【課題】簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変遅延幅で連続的に設定する。
【解決手段】微動部および粗動部を遅延回路部として少なくとも２組と、各遅延回路部の切り替えを行う選択回路とを備えた可変遅延回路において、第１の遅延回路部の第１の微動部の遅延時間が最大値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最小値に設定し、第１の遅延回路部の第１の微動部の遅延時間が最小値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最大値に設定し、第１の遅延回路部と第２の遅延回路部の遅延時間が等しくなるように第２の遅延回路部の第２の粗動部の遅延時間を設定した後に、選択回路によって第１の遅延回路部から第２の遅延回路部に切り替える構成である。 （もっと読む）

【課題】従来のクロックスキュー調整回路では、精度の高いクロックスキュー調整を行うことができないという問題があった。
【解決手段】本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ１０１と、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路１０２と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路１０３と、を備える。このような回路構成により、精度の高いクロックスキュー調整を行うことができる。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】消費電力とクロックスキューを最小限に抑える。
【解決手段】クロック分配回路は、クロック分配領域に格子状に配置され、クロックメッシュを駆動する複数のクロックドライバと、各クロックドライバに対して格子状に割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持するクロックドライバ駆動力保持回路と、各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを有する。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューの最小化しつつ、クロック信号部での消費電力を最小化する半導体集積回路の設計方法、設計装置および、コンピュータプログラムを提供する。
【解決手段】半導体集積回路設計装置１００は、クロックゲーティング構造を含む半導体集積回路のチップ情報を記憶するチップ情報記憶部９０と、規則対称レイアウト構造を有するバッファツリーを生成するバッファツリー生成部１０３と、フリップフロップを含む論理ゲートを配置する論理ゲート配置部１０５と、配置されたフリップフロップの配置分布と半導体集積回路のゲーティング構造を考慮して、フリップフロップのクラスタを生成するクラスタ生成部１０７と、フリップフロップの各クラスタを駆動するゲーティッドブロックを挿入するゲーティッドブロック挿入部１０９と、ゲーティッドブロックをバッファツリーの末端バッファに置換する置換部１１１と、を備える。 （もっと読む）

【課題】複数のクロック系統間のクロック・スキューを低減することができるクロック分配装置を提供する。
【解決手段】基準クロックに同期した第１のクロックを出力する第１のクロック出力部と、基準クロックに同期した第２のクロックを出力する第２のクロック出力部と、第１のクロックが供給される第１のクロック分配部の第１の分岐点から分岐させた第３のクロックと、第２のクロックが供給される第２のクロック分配部の第２の分岐点から分岐させた第４のクロックとの位相差である、第１の位相差を検出する位相差検出部とを備え、第２のクロック出力部は、第１の位相差が小さくなるように、第１のクロックと第２のクロックとの位相差である第２の位相差を設定する。 （もっと読む）

【課題】レイアウトの大きさを増大させず、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供すること。
【解決手段】遅延ライン部は、第１の遅延時間ｄ１を各々有する複数の第１の単位遅延セルを有し、クロック信号ｃｌｋを遅延する第１遅延ラインと、第２の遅延時間ｄ２を各々有する複数の第２の単位遅延セルを有し、第１遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第２遅延ラインと、第３の遅延時間ｄ３を各々有する複数の第３の単位遅延セルを有し、第２遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第３遅延ラインとを備え、第１の遅延時間ｄ１が第２の遅延時間ｄ２より短く、第２の遅延時間ｄ２が第３の遅延時間ｄ３より短い。 （もっと読む）

【課題】半導体装置におけるクロックジッタの低減ができる半導体設計支援装置を提供することを目的とする。
【解決手段】半導体設計支援装置１００は、クロック信号が伝播する伝播遅延時間の調整対象となるクロック分配回路と、クロック分配回路に周期的なノイズの影響を与えるノイズ源のノイズ周期を特定する。そして、クロック分配回路のクロック信号の伝播遅延時間を特定する。そして、クロック信号の伝播遅延時間に調整時間を加えた調整後伝播遅延時間がノイズ周期の自然数倍となるように調整時間を決定する。クロック分配回路のクロック信号の伝播遅延時間を調整時間を加えた値とすることで、半導体装置におけるクロックジッタの低減ができる。 （もっと読む）

【課題】 プロセス要因で生じるクロック信号の位相バラツキを抑える。
【解決手段】 信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。 （もっと読む）

【課題】一番周波数の低い二次側接続装置に合わせることなく個々の二次側接続装置の最大動作周波数で動作可能な情報処理装置にする。
【解決手段】基準発振信号PCICLK_0を供給する主装置３Ａを接続部２０_0に接続する。二次側には、主装置３Ａの指示に基づき情報処理を行なう二次側接続装置が装着される接続部２０_@を設ける。接続回路１０Ａは、基準発振信号PCICLK_0の供給を受け、各二次側接続装置のそれぞれの動作可能周波数に対応する基準発振信号PCICLK_@を生成して各別の基準発振信号線２２_@を介して出力する。接続回路１０Ａは、主装置３Ａと各二次側接続装置の基準発振信号PCICLKの周波数の違いを吸収するので、各二次側接続装置の最大の周波数を使用することが可能となる。一番周波数の低い二次側接続装置に合わせることなく個々の二次側接続装置の最大動作周波数で動作可能になり生産性が向上する。 （もっと読む）