遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法
【課題】レイアウトの大きさを増大させず、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供すること。
【解決手段】遅延ライン部は、第１の遅延時間ｄ１を各々有する複数の第１の単位遅延セルを有し、クロック信号ｃｌｋを遅延する第１遅延ラインと、第２の遅延時間ｄ２を各々有する複数の第２の単位遅延セルを有し、第１遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第２遅延ラインと、第３の遅延時間ｄ３を各々有する複数の第３の単位遅延セルを有し、第２遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第３遅延ラインとを備え、第１の遅延時間ｄ１が第２の遅延時間ｄ２より短く、第２の遅延時間ｄ２が第３の遅延時間ｄ３より短い。
【解決手段】遅延ライン部は、第１の遅延時間ｄ１を各々有する複数の第１の単位遅延セルを有し、クロック信号ｃｌｋを遅延する第１遅延ラインと、第２の遅延時間ｄ２を各々有する複数の第２の単位遅延セルを有し、第１遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第２遅延ラインと、第３の遅延時間ｄ３を各々有する複数の第３の単位遅延セルを有し、第２遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第３遅延ラインとを備え、第１の遅延時間ｄ１が第２の遅延時間ｄ２より短く、第２の遅延時間ｄ２が第３の遅延時間ｄ３より短い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ラインを構成する単位遅延セルの遅延量、すなわち単位遅延セルのレゾリューション値を部分的に変化させることによって、動作周波数帯域に対するジッタ特性を改善することができる遅延固定ループ及び遅延固定ループのクロック遅延固定方法に関する。
【背景技術】
【０００２】
通常、システムや電気回路においてクロックは各部の動作タイミングを合わせるためのレファレンス（基準信号）として用いられており、エラーを生じないで、より速い動作を保証するために用いられることもある。外部から入力されるクロックが内部で用いられるとき、内部回路による時間遅延（クロックスキュー）が発生するが、この時間遅延を補償して内部クロックが外部クロックと同じ位相になるように遅延固定ループ（ＤＬＬ：Delay Locked Loop）が用いられる。すなわち、ＤＬＬは、外部クロックを利用してセンシングされたデータがデータ出力バッファを経て出力されるタイミングと、外部から入力されるクロックのタイミングとを一致させるために使用される。
【０００３】
ＤＬＬがＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）に適用される場合を一例として、従来技術について説明する。
【０００４】
図１は、従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬの構成を示すブロック図である。
【０００５】
従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬは、クロックバッファ部１１、１１’、クロック分周部１２、ダミー遅延ライン部１３、遅延モデル部１４、位相比較部１５、遅延制御部１６、及び遅延ライン部１７を備えている。クロックバッファ部１１には、外部クロック信号ｃｌｋ、ｃｌｋｂが入力され、外部クロック信号ｃｌｋ、ｃｌｋｂの立ち上がりエッジ及び立ち下がりエッジに同期して発生する内部クロックｒｃｌｋ、ｆｃｌｋを生成する。クロック分周部１２は、クロックバッファ部１１’によってバッファされて出力される外部クロックｃｌｋを、１／ｎ（ｎは正の整数）に分周して基準クロックｒｅｆとして出力し、基準クロックｒｅｆはダミー遅延ライン部１３及び位相比較部１５に入力される。遅延モデル部１４は、ダミー遅延ライン部１３から出力されるクロックｆｂｋ＿ｄｌｙを、クロックが実際に通過する経路と同じ遅延条件で遅延するように構成されている。位相比較部１５は、遅延モデル部１４の出力ｆｂｋの位相と基準クロックｒｅｆの位相とを比較してシフト制御信号を遅延制御部１６に出力する。遅延制御部１６は、遅延ライン部１７及びダミー遅延ライン部１３のクロックの位相をシフトさせる制御信号を出力する。遅延ライン部１７は、入力された内部クロックｒｃｌｋ、ｆｃｌｋをシフトさせて出力する。
【０００６】
以下、本ＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬを構成する各部分について具体的に説明する。
【０００７】
図２は、図１に示した従来技術に係るクロックバッファ部１１の内部構成を示す回路図である。
【０００８】
図２のクロックバッファ部１１は、差動比較回路に外部クロックｃｌｋ、ｃｌｋｂが入力されて外部クロックの立ち上がりエッジに同期する内部クロックｒｃｌｋを生成する。ダミー遅延ライン部１３用のクロックバッファ部１１’も別途備えているが、その説明は省略する。
【０００９】
図３は、図１に示した従来技術に係るクロック分周部１２の内部構成を示す回路図である。
【００１０】
図３のクロック分周部１２は、外部クロックの周波数を１／８に分周して出力するが、ここで外部クロックを分周する理由は電力消費量を減らすためである。図３に示したクロック分周回路の具体的な動作については、その説明を省略する。
【００１１】
図４は、図１に示した従来技術に係る位相比較部１５の内部構成を示す回路図である。
【００１２】
位相比較部１５は、ＤＬＬへの入力クロックの位相と出力クロックの位相とを比較して２つのクロックの位相差を検出する。位相比較部１５は、クロック分周部１２から出力される基準クロックｒｅｆの位相と、遅延モデル部１４から出力されるフィードバッククロックｆｂｋの位相とを比較し、その比較結果に基づいてリード（lead）、ラグ（lag）及び固定（locking）の３つの情報を遅延制御部１６に出力する。図４に示したように、比較信号ＰＣ１、ＰＣ３によりクロックをシフトライト（shift right）させる信号（ｓｒｅ、ｓｒｏ）が生成され、比較信号ＰＣ２、ＰＣ４によりシフトレフト（shift left）させる信号（ｓｌｅ、ｓｌｏ）が生成される。そして、分周される前のクロックｒｃｌｋを利用してシフト動作を行なうか、あるいはクロック分周部１２から出力される基準クロックｒｅｆとフィードバッククロックｆｂｋとの比較に応じてシフト動作を行なうかが決定される。フィードバッククロックｆｂｋと基準クロックｒｅｆとの位相差が長い遅延セル（long delay cell）の遅延時間より大きい場合、信号ＰＣ５またはＰＣ６が「Ｈ」状態（論理的ハイレベル）になり、信号ＰＣ５とＰＣ６の論理和である信号ＡＣが「Ｈ」状態になり、分周される前のクロックｒｃｌｋと信号ＡＣとが図４に示すように論理結合されて位相比較器１５１から出力され、これによって、シフトレジスタ制御信号発生器１５２のＴフリップフロップＦ／Ｆを動作させることができる。すなわち、フィードバッククロックｆｂｋと基準クロックｒｅｆとの位相差が大きい場合は、分周前のクロックｒｃｌｋを利用してシフトレジスタを動作させることによって、フィードバッククロックｆｂｋと基準クロックｒｅｆとの位相差を速い速度で小さくする。その後、２つの位相差が所定間隔以下に小さくなると、２つの信号ＰＣ５及びＰＣ６がいずれも「Ｌ」状態（論理的ローレベル）に遷移して、分周された基準クロックｒｅｆ及びフィードバッククロックｆｂｋに応じてシフトレジスタを動作させる。
【００１３】
図５は、図１に示した従来技術に係る遅延制御部１６の内部構成を示す回路図である。
【００１４】
遅延制御部１６は、複数のＮＯＲゲートを備え、遅延ライン部１７に入力されたクロックの通過経路を決める制御信号を出力する部分と、双方向シフトレジスタを備え、経路の位置を変更する部分とから構成されている。遅延制御部１６内のシフトレジスタは４つの入力信号を受信してシフト制御動作を行ない、初期状態では、最左側あるいは最右側の入力経路が「Ｈ」状態になり、最大あるいは最小の遅延になるようにできる。シフトレジスタに入力される信号は、シフトライト偶数ｓｒｅ、シフトライト奇数ｓｒｏ、シフトレフト偶数ｓｌｅ及びシフトレフト奇数ｓｌｏの４つの信号から構成されている。ここで、シフト動作を正常に制御するために、「Ｈ」状態の２つの信号が互いに時間的にオーバーラップしないようにする。
【００１５】
図６は、図１に示した従来技術に係る遅延ライン部１７の内部構成を示す回路図である。
【００１６】
遅延ライン部１７は、外部から入力されるクロックの位相を遅延させる回路である。位相遅延量が位相比較部１５で決定され、遅延制御部１６の出力する制御信号に応じて、遅延ライン部１７において内部クロックｒｃｌｋ、ｆｃｌｋの位相遅延が実行される。遅延ライン部１７は、複数の単位遅延セルが直列に接続されて構成されている。単位遅延セルは、２つのＮＡＮＤゲートが直列に接続されて構成されている。それぞれの単位遅延セルの入力は、遅延制御部１６内のシフトレジスタと１対１に対応させて接続されており、複数のシフトレジスタのうちのいずれか１つの出力端子のみが「Ｈ」状態を出力することによって、遅延ライン部１７への入力クロックが通過する経路が決定される。遅延ライン部１７は、ＤＤＲ ＳＤＲＡＭの場合、通常、立ち上がりクロック用の遅延ラインと立ち下がりクロック用の遅延ラインとの２種類の遅延ラインで構成される。これは、立ち上がりエッジ及び立ち下がりエッジを同様に処理してデューティ比の歪み（duty ratio distortion）を最大限抑制するためである。
【００１７】
ダミー遅延ライン部１３は、具体的な回路を示していないが、位相比較部１５に入力されるフィードバッククロックｆｂｋのための遅延ラインであって、その内部構成は図６に示した遅延ライン部１７の構成と同様である。ただし、分周されたクロックｒｅｆが入力されるため、電力消費が少ない。遅延モデル部１４は、チップに入力された外部クロックが遅延ライン部１７に入力される前まで、及び遅延ライン部１７の出力クロックがチップの外部に出力されるまでの遅延要素をモデリングした回路である。クロック信号ライン１８は、遅延ライン部１７から出力バッファ１９までクロックが通過する経路である。出力バッファ１９は、クロック信号ラインによって伝送されるクロックに同期させてデータを外部出力端子に出力する。
【００１８】
従来のＤＬＬ内の遅延ライン部１７では、クロックが通過する単位遅延セルの個数を変更して、外部クロックと内部クロックとの位相差を減少させる。この場合、２つのＮＡＮＤゲートから構成された１つの単位遅延セルは１００ｐｓ程度のレゾリューションを有し、動作周波数をｆとする場合の遅延ライン部１７は最大１／ｆだけの時間を位相遅延に使用する。従って、遅延ライン部１７は、１／ｆを１つの単位遅延セルの遅延時間で割った値に該当する個数の単位遅延セルを備える。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記したように遅延ライン部内の全ての単位遅延セルが同じ遅延時間を有する従来技術に係るＤＬＬには、次のような問題点がある。
【００２０】
まず、ＤＬＬは、高速でも低速でも動作できなければならない。さらに、ＤＬＬを特定製品に適用する場合、必要に応じて高速動作から低速動作に、逆に低速動作から高速動作に変更できる必要がある。従って、ＤＬＬを高周波動作に対応させるためには、遅延ライン部内の単位遅延セルの遅延時間を減少させなければならず、そのため同じＤＬＬを、低周波動作にも対応させるためには単位遅延セルの個数を増加させなければならない。
【００２１】
その結果、ＤＬＬのレイアウトサイズが増大し、ＤＬＬを駆動させるための電流が増大する。
【００２２】
従って、レイアウトサイズを増大させずに、要求される電流量をできる限り抑制するには、動作周波数に応じて最適化された単位遅延セルのレゾリューションを探さなければならない。ところが、ＤＬＬを使用する電子システムの高速化のために、ＤＬＬの動作周波数自体も高周波化への要求が高まっているにも関わらず、低周波での動作も依然として要求されており、最適化の限界に直面している。
【００２３】
このような問題を解決するために、遅延ライン部における遅延を粗遅延（Coarse Delay）と精密遅延（Fine Delay）とに区分したＤＬＬが用いられているが、粗遅延と精密遅延との間の連動性に問題がある。また、互いに独立した遅延ライン部を連動させるために、複雑な制御回路が必要となり、レイアウトサイズの増大をもたらす。
【００２４】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、レイアウトサイズを増大させずに、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供することにある。
【００２５】
また、本発明は、動作周波数の変化にスムーズに対応できる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供することをも目的とする。
【課題を解決するための手段】
【００２６】
上記の目的を達成するために、本発明に係る遅延固定ループ回路の遅延ライン部（１）は、第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、クロック信号を遅延する第１遅延ラインと、第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、前記クロック信号を遅延する第２遅延ラインと、第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、前記クロック信号を遅延する第３遅延ラインとを備え、前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短いことを特徴としている。
【００２７】
また、本発明に係る遅延固定ループ回路の遅延ライン部（２）は、第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、第１の周波数でクロック信号を遅延する第１遅延ラインと、第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、第２の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第１遅延ラインへ出力する第２遅延ラインと、第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、第３の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第２遅延ラインへ出力する第３遅延ラインとを備え、前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短く、前記第１の周波数が前記第２の周波数より高く、前記第２の周波数が前記第３の周波数より高いことを特徴としている。
【００２８】
また、本発明に係る遅延固定ループ回路におけるクロック信号の遅延固定方法は、基準信号と、遅延モデル部から生成されるフィードバック信号とを比較するための比較信号を生成するステップ（ａ）と、前記比較信号に応じて、制御信号を生成するステップ（ｂ）と、互いに異なるレゾリューションを各々有する複数の単位遅延セルを有する遅延ライン部を用いて、前記制御信号に応じて、クロック信号を遅延するステップ（ｃ）とを含むことを特徴としている。
【００２９】
通常、ＤＬＬにおける位相遅延量はクロック周期（Ｔｃｌｋ）以下であり、全遅延量（total delay）は０以上Ｔｃｌｋ以下であるため、常に遅延ライン部で使用する単位遅延セルの数は動作周波数により制限される。すなわち、動作周波数帯域によって遅延ライン部で使用する単位遅延セルの数が決定される。これはＤＬＬの動作でネガティブ遅延を生成するアルゴリズムを使用することによって達成される。
【００３０】
もし、動作周波数の位相遅延量が５ｎｓｅｃ（１ｎ＝１０−９）であり、単位遅延セルのレゾリューションが１００ｐｓｅｃ（１ｐ＝１０−１２）であれば、最大５０個の単位遅延セルを利用することになる。そして、動作周波数の位相遅延量が１０ｎｓｅｃであり、単位遅延セルのレゾリューションが１００ｐｓｅｃであれば、１００個の単位遅延セルを利用することになる。
【００３１】
このような点を利用して、本発明においては、単位遅延セルのレゾリューションが異なるようにし、高周波数帯域では単位遅延セルのレゾリューションを高くし、低周波数帯域では単位遅延セルのレゾリューションを低くすることによって、レイアウトサイズの増大を少なくし、単位遅延セルのレゾリューションを適正化する。
【００３２】
本発明に係る遅延固定ループを構成する遅延ライン部は、レゾリューションが異なる単位遅延セルから形成され得る。また、本遅延ライン部は、第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインとを直列に接続することによって形成されていてもよい。さらに、本遅延ライン部は、第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインと、第３レゾリューションを有する単位遅延セルから形成された第３遅延ラインとが順次直列に接続されて形成されていてもよい。もちろん、当業者であれば、さらに異なるレゾリューションを有する単位遅延セルから形成された第４遅延ラインが追加的に接続され得ることが分かるであろう。
【００３３】
そして、単位遅延セルのレゾリューションは、単位遅延セル内のＭＯＳゲートの長さを調節することによって調整できる。あるいは、単位遅延セルのレゾリューションは、単位遅延セル内のインバータを形成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとに、追加的にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続することによって調整することもできる。あるいは、外部から印加する電圧の大きさを調節することによって、単位遅延セルのレゾリューションを調整してもよい。
【００３４】
このように互いに異なる単位遅延セルを利用することは、動作周波数毎にアクセス時間ｔＡＣが変わるためである。すなわち、動作周波数が高くなるほど有効データ窓が小さくなり、ＤＬＬのジッタ特性とスキュー特性が向上されなければならないためである。ＤＬＬのジッタ特性とスキュー特性は種々の方法により向上させることができるが、最も重要な要素は、遅延ライン部を形成する単位遅延セルの遅延量、すなわちレゾリューションが小さくならなければならないことである。
【発明の効果】
【００３５】
本発明によれば、ＤＬＬを用いる電子システムにおいてＤＬＬの面積を大幅に減少させることができ、高周波から低周波までの広い周波数帯域において速やかに位相を固定させることができ、動作周波数の変化にスムーズに対応できるＤＬＬを提供することができる。
【００３６】
また、従来のＤＬＬの回路構成からの変更が僅かであるため、回路設計にかかる時間を短縮することができる。
【図面の簡単な説明】
【００３７】
【図１】従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬの構成を示すブロック図である。
【図２】従来技術に係るクロックバッファ部の構成を示す回路図である。
【図３】従来技術に係るクロック分周部の構成を示す回路図である。
【図４】従来技術に係る位相比較部の構成を示す回路図である。
【図５】従来技術に係る遅延制御部の構成を示す回路図である。
【図６】従来技術に係る遅延ライン部の構成を示す回路図である。
【図７】本発明の実施の形態に係る遅延固定ループの特徴である遅延ライン部の構成を示す回路図である。
【発明を実施するための形態】
【００３８】
以下、添付した図面を参照して本発明の実施の形態に関して詳細に説明する。
【００３９】
図７は、本発明の実施の形態に係る遅延固定ループにおける遅延ライン部の構成を示す回路図である。本実施の形態に係る遅延固定ループは、図１のものと基本的構成は同様であるが、遅延ライン部に特徴がある。図７に示したように、本遅延ライン部は、３種類の単位遅延セルを使用して構成されている。例えば、３種類の単位遅延セルの遅延時間を、それぞれｄ１、ｄ２、ｄ３（ｄ１＜ｄ２＜ｄ３）とすれば、遅延ライン部を構成する単位遅延セルは、高周波数帯域用の単位遅延セル（遅延時間ｄ１）と、中間周波数帯域用の単位遅延セル（遅延時間ｄ２）と、低周波数帯域用の単位遅延セル（遅延時間ｄ３）とに区分することができる。
【００４０】
例えば、２００ＭＨｚ以上を高周波数帯域、１００〜２００ＭＨｚを中間周波数帯域、１００ＭＨｚ以下を低周波数帯域と定義すると、各周波数帯域に必要な単位遅延セルの数は、高周波数帯域の単位遅延セルに関しては５ｎｓｅｃ／ｄ１であり、中間周波数帯域の単位遅延セルに関しては（１０ｎｓｅｃ−５ｎｓｅｃ）／ｄ２であり、低周波数帯域の単位遅延セルに関しては（１２ｎｓｅｃ−１０ｎｓｅｃ）／ｄ３である。
【００４１】
従って、２００ＭＨｚ以上での動作を保証するためにｄ１＝６５ｐｓｅｃのレゾリューションを有する第１遅延ラインと、１００〜２００ＭＨｚでの動作を保証するためにｄ２＝１００ｐｓｅｃのレゾリューションを有する第２遅延ラインと、１００ＭＨｚ以下での動作を保証するためにｄ３＝１５０ｐｓｅｃのレゾリューションを有する第３遅延ラインとを備えて遅延ライン部を構成すると仮定すると、第１遅延ラインの単位遅延セルは７７個、第２遅延ラインの単位遅延セルは５０個、そして第３遅延ラインの単位遅延セルは１４個であり、全部で１４１個の単位遅延セルが使用される。
【００４２】
これに対して、２００ＭＨｚ以上での動作を保証するように、遅延ライン部の全ての単位遅延セルがいずれも同じ６５ｐｓｅｃのレゾリューションを有する場合、１８５個の単位遅延セルが必要である。従って、図７に示した遅延ライン部を用いてＤＬＬを構成する場合、ＤＬＬを形成するレイアウトのうち、最も大きい面積を占める遅延ライン部の面積を、例えば２００ＭＨｚの動作周波数まで保証する場合には、７５％程度に減少させることができる。
【００４３】
図７に示した遅延ライン部の動作を簡単に説明する。遅延制御部から最初にｒｅｇ＿ｒに「Ｈ」状態の制御信号が印加されるとする。ｒｅｇ＿ｒに「Ｈ」状態の制御信号が印加されると、入力されるクロック（ｒｃｌｋあるいはｆｃｌｋ）が、制御信号によりイネーブルされた単位遅延セルに入力され、遅延されて出力される。その後、ｒｅｇ＿ｒ−１に「Ｈ」状態の制御信号が印加されると、クロック（ｒｃｌｋあるいはｆｃｌｋ）は２個の単位遅延セルを通過して出力される。
【００４４】
ここで、遅延ライン部に入力されるクロックの遅延は、第１遅延ラインの最右側の単位遅延セルで最も速く行なわれるため、第１遅延ラインを構成する単位遅延セルの遅延時間を、他の第２、第３遅延ライン内の単位遅延セルの遅延時間よりも短くすることが好ましい。このように構成することによって、高周波動作の場合は第１遅延ラインにおける遅延のみで位相固定がなされ、低周波動作の場合には第２遅延ラインあるいは第３遅延ラインで位相固定がなされる。
【００４５】
本発明は、ＤＤＲ ＳＤＲＡＭにおいてＤＬＬが用いられる場合を例に説明しているが、本発明に係るＤＬＬはＤＤＲ ＳＤＲＡＭに限らず、ＤＬＬを使用する種々の電子システムに適用可能である。特に、ユーザによって使用する動作周波数が異なる電子システムや、１つの電子システム内でも動作状況によって動作周波数が異なる電子システムに対して、本発明に係るＤＬＬは有用に用いられる。
【００４６】
尚、本発明は、本実施の形態に限定されるものではなく、本発明の趣旨から逸脱しない範囲内で種々の変更を加えて実施することが可能である。
【符号の説明】
【００４７】
１１ クロックバッファ部
１２ クロック分周部
１３ ダミー遅延ライン部
１４ 遅延モデル部
１５ 位相比較部
１６ 遅延制御部
１７ 遅延ライン部
【技術分野】
【０００１】
本発明は、遅延ラインを構成する単位遅延セルの遅延量、すなわち単位遅延セルのレゾリューション値を部分的に変化させることによって、動作周波数帯域に対するジッタ特性を改善することができる遅延固定ループ及び遅延固定ループのクロック遅延固定方法に関する。
【背景技術】
【０００２】
通常、システムや電気回路においてクロックは各部の動作タイミングを合わせるためのレファレンス（基準信号）として用いられており、エラーを生じないで、より速い動作を保証するために用いられることもある。外部から入力されるクロックが内部で用いられるとき、内部回路による時間遅延（クロックスキュー）が発生するが、この時間遅延を補償して内部クロックが外部クロックと同じ位相になるように遅延固定ループ（ＤＬＬ：Delay Locked Loop）が用いられる。すなわち、ＤＬＬは、外部クロックを利用してセンシングされたデータがデータ出力バッファを経て出力されるタイミングと、外部から入力されるクロックのタイミングとを一致させるために使用される。
【０００３】
ＤＬＬがＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）に適用される場合を一例として、従来技術について説明する。
【０００４】
図１は、従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬの構成を示すブロック図である。
【０００５】
従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬは、クロックバッファ部１１、１１’、クロック分周部１２、ダミー遅延ライン部１３、遅延モデル部１４、位相比較部１５、遅延制御部１６、及び遅延ライン部１７を備えている。クロックバッファ部１１には、外部クロック信号ｃｌｋ、ｃｌｋｂが入力され、外部クロック信号ｃｌｋ、ｃｌｋｂの立ち上がりエッジ及び立ち下がりエッジに同期して発生する内部クロックｒｃｌｋ、ｆｃｌｋを生成する。クロック分周部１２は、クロックバッファ部１１’によってバッファされて出力される外部クロックｃｌｋを、１／ｎ（ｎは正の整数）に分周して基準クロックｒｅｆとして出力し、基準クロックｒｅｆはダミー遅延ライン部１３及び位相比較部１５に入力される。遅延モデル部１４は、ダミー遅延ライン部１３から出力されるクロックｆｂｋ＿ｄｌｙを、クロックが実際に通過する経路と同じ遅延条件で遅延するように構成されている。位相比較部１５は、遅延モデル部１４の出力ｆｂｋの位相と基準クロックｒｅｆの位相とを比較してシフト制御信号を遅延制御部１６に出力する。遅延制御部１６は、遅延ライン部１７及びダミー遅延ライン部１３のクロックの位相をシフトさせる制御信号を出力する。遅延ライン部１７は、入力された内部クロックｒｃｌｋ、ｆｃｌｋをシフトさせて出力する。
【０００６】
以下、本ＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬを構成する各部分について具体的に説明する。
【０００７】
図２は、図１に示した従来技術に係るクロックバッファ部１１の内部構成を示す回路図である。
【０００８】
図２のクロックバッファ部１１は、差動比較回路に外部クロックｃｌｋ、ｃｌｋｂが入力されて外部クロックの立ち上がりエッジに同期する内部クロックｒｃｌｋを生成する。ダミー遅延ライン部１３用のクロックバッファ部１１’も別途備えているが、その説明は省略する。
【０００９】
図３は、図１に示した従来技術に係るクロック分周部１２の内部構成を示す回路図である。
【００１０】
図３のクロック分周部１２は、外部クロックの周波数を１／８に分周して出力するが、ここで外部クロックを分周する理由は電力消費量を減らすためである。図３に示したクロック分周回路の具体的な動作については、その説明を省略する。
【００１１】
図４は、図１に示した従来技術に係る位相比較部１５の内部構成を示す回路図である。
【００１２】
位相比較部１５は、ＤＬＬへの入力クロックの位相と出力クロックの位相とを比較して２つのクロックの位相差を検出する。位相比較部１５は、クロック分周部１２から出力される基準クロックｒｅｆの位相と、遅延モデル部１４から出力されるフィードバッククロックｆｂｋの位相とを比較し、その比較結果に基づいてリード（lead）、ラグ（lag）及び固定（locking）の３つの情報を遅延制御部１６に出力する。図４に示したように、比較信号ＰＣ１、ＰＣ３によりクロックをシフトライト（shift right）させる信号（ｓｒｅ、ｓｒｏ）が生成され、比較信号ＰＣ２、ＰＣ４によりシフトレフト（shift left）させる信号（ｓｌｅ、ｓｌｏ）が生成される。そして、分周される前のクロックｒｃｌｋを利用してシフト動作を行なうか、あるいはクロック分周部１２から出力される基準クロックｒｅｆとフィードバッククロックｆｂｋとの比較に応じてシフト動作を行なうかが決定される。フィードバッククロックｆｂｋと基準クロックｒｅｆとの位相差が長い遅延セル（long delay cell）の遅延時間より大きい場合、信号ＰＣ５またはＰＣ６が「Ｈ」状態（論理的ハイレベル）になり、信号ＰＣ５とＰＣ６の論理和である信号ＡＣが「Ｈ」状態になり、分周される前のクロックｒｃｌｋと信号ＡＣとが図４に示すように論理結合されて位相比較器１５１から出力され、これによって、シフトレジスタ制御信号発生器１５２のＴフリップフロップＦ／Ｆを動作させることができる。すなわち、フィードバッククロックｆｂｋと基準クロックｒｅｆとの位相差が大きい場合は、分周前のクロックｒｃｌｋを利用してシフトレジスタを動作させることによって、フィードバッククロックｆｂｋと基準クロックｒｅｆとの位相差を速い速度で小さくする。その後、２つの位相差が所定間隔以下に小さくなると、２つの信号ＰＣ５及びＰＣ６がいずれも「Ｌ」状態（論理的ローレベル）に遷移して、分周された基準クロックｒｅｆ及びフィードバッククロックｆｂｋに応じてシフトレジスタを動作させる。
【００１３】
図５は、図１に示した従来技術に係る遅延制御部１６の内部構成を示す回路図である。
【００１４】
遅延制御部１６は、複数のＮＯＲゲートを備え、遅延ライン部１７に入力されたクロックの通過経路を決める制御信号を出力する部分と、双方向シフトレジスタを備え、経路の位置を変更する部分とから構成されている。遅延制御部１６内のシフトレジスタは４つの入力信号を受信してシフト制御動作を行ない、初期状態では、最左側あるいは最右側の入力経路が「Ｈ」状態になり、最大あるいは最小の遅延になるようにできる。シフトレジスタに入力される信号は、シフトライト偶数ｓｒｅ、シフトライト奇数ｓｒｏ、シフトレフト偶数ｓｌｅ及びシフトレフト奇数ｓｌｏの４つの信号から構成されている。ここで、シフト動作を正常に制御するために、「Ｈ」状態の２つの信号が互いに時間的にオーバーラップしないようにする。
【００１５】
図６は、図１に示した従来技術に係る遅延ライン部１７の内部構成を示す回路図である。
【００１６】
遅延ライン部１７は、外部から入力されるクロックの位相を遅延させる回路である。位相遅延量が位相比較部１５で決定され、遅延制御部１６の出力する制御信号に応じて、遅延ライン部１７において内部クロックｒｃｌｋ、ｆｃｌｋの位相遅延が実行される。遅延ライン部１７は、複数の単位遅延セルが直列に接続されて構成されている。単位遅延セルは、２つのＮＡＮＤゲートが直列に接続されて構成されている。それぞれの単位遅延セルの入力は、遅延制御部１６内のシフトレジスタと１対１に対応させて接続されており、複数のシフトレジスタのうちのいずれか１つの出力端子のみが「Ｈ」状態を出力することによって、遅延ライン部１７への入力クロックが通過する経路が決定される。遅延ライン部１７は、ＤＤＲ ＳＤＲＡＭの場合、通常、立ち上がりクロック用の遅延ラインと立ち下がりクロック用の遅延ラインとの２種類の遅延ラインで構成される。これは、立ち上がりエッジ及び立ち下がりエッジを同様に処理してデューティ比の歪み（duty ratio distortion）を最大限抑制するためである。
【００１７】
ダミー遅延ライン部１３は、具体的な回路を示していないが、位相比較部１５に入力されるフィードバッククロックｆｂｋのための遅延ラインであって、その内部構成は図６に示した遅延ライン部１７の構成と同様である。ただし、分周されたクロックｒｅｆが入力されるため、電力消費が少ない。遅延モデル部１４は、チップに入力された外部クロックが遅延ライン部１７に入力される前まで、及び遅延ライン部１７の出力クロックがチップの外部に出力されるまでの遅延要素をモデリングした回路である。クロック信号ライン１８は、遅延ライン部１７から出力バッファ１９までクロックが通過する経路である。出力バッファ１９は、クロック信号ラインによって伝送されるクロックに同期させてデータを外部出力端子に出力する。
【００１８】
従来のＤＬＬ内の遅延ライン部１７では、クロックが通過する単位遅延セルの個数を変更して、外部クロックと内部クロックとの位相差を減少させる。この場合、２つのＮＡＮＤゲートから構成された１つの単位遅延セルは１００ｐｓ程度のレゾリューションを有し、動作周波数をｆとする場合の遅延ライン部１７は最大１／ｆだけの時間を位相遅延に使用する。従って、遅延ライン部１７は、１／ｆを１つの単位遅延セルの遅延時間で割った値に該当する個数の単位遅延セルを備える。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記したように遅延ライン部内の全ての単位遅延セルが同じ遅延時間を有する従来技術に係るＤＬＬには、次のような問題点がある。
【００２０】
まず、ＤＬＬは、高速でも低速でも動作できなければならない。さらに、ＤＬＬを特定製品に適用する場合、必要に応じて高速動作から低速動作に、逆に低速動作から高速動作に変更できる必要がある。従って、ＤＬＬを高周波動作に対応させるためには、遅延ライン部内の単位遅延セルの遅延時間を減少させなければならず、そのため同じＤＬＬを、低周波動作にも対応させるためには単位遅延セルの個数を増加させなければならない。
【００２１】
その結果、ＤＬＬのレイアウトサイズが増大し、ＤＬＬを駆動させるための電流が増大する。
【００２２】
従って、レイアウトサイズを増大させずに、要求される電流量をできる限り抑制するには、動作周波数に応じて最適化された単位遅延セルのレゾリューションを探さなければならない。ところが、ＤＬＬを使用する電子システムの高速化のために、ＤＬＬの動作周波数自体も高周波化への要求が高まっているにも関わらず、低周波での動作も依然として要求されており、最適化の限界に直面している。
【００２３】
このような問題を解決するために、遅延ライン部における遅延を粗遅延（Coarse Delay）と精密遅延（Fine Delay）とに区分したＤＬＬが用いられているが、粗遅延と精密遅延との間の連動性に問題がある。また、互いに独立した遅延ライン部を連動させるために、複雑な制御回路が必要となり、レイアウトサイズの増大をもたらす。
【００２４】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、レイアウトサイズを増大させずに、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供することにある。
【００２５】
また、本発明は、動作周波数の変化にスムーズに対応できる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供することをも目的とする。
【課題を解決するための手段】
【００２６】
上記の目的を達成するために、本発明に係る遅延固定ループ回路の遅延ライン部（１）は、第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、クロック信号を遅延する第１遅延ラインと、第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、前記クロック信号を遅延する第２遅延ラインと、第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、前記クロック信号を遅延する第３遅延ラインとを備え、前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短いことを特徴としている。
【００２７】
また、本発明に係る遅延固定ループ回路の遅延ライン部（２）は、第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、第１の周波数でクロック信号を遅延する第１遅延ラインと、第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、第２の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第１遅延ラインへ出力する第２遅延ラインと、第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、第３の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第２遅延ラインへ出力する第３遅延ラインとを備え、前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短く、前記第１の周波数が前記第２の周波数より高く、前記第２の周波数が前記第３の周波数より高いことを特徴としている。
【００２８】
また、本発明に係る遅延固定ループ回路におけるクロック信号の遅延固定方法は、基準信号と、遅延モデル部から生成されるフィードバック信号とを比較するための比較信号を生成するステップ（ａ）と、前記比較信号に応じて、制御信号を生成するステップ（ｂ）と、互いに異なるレゾリューションを各々有する複数の単位遅延セルを有する遅延ライン部を用いて、前記制御信号に応じて、クロック信号を遅延するステップ（ｃ）とを含むことを特徴としている。
【００２９】
通常、ＤＬＬにおける位相遅延量はクロック周期（Ｔｃｌｋ）以下であり、全遅延量（total delay）は０以上Ｔｃｌｋ以下であるため、常に遅延ライン部で使用する単位遅延セルの数は動作周波数により制限される。すなわち、動作周波数帯域によって遅延ライン部で使用する単位遅延セルの数が決定される。これはＤＬＬの動作でネガティブ遅延を生成するアルゴリズムを使用することによって達成される。
【００３０】
もし、動作周波数の位相遅延量が５ｎｓｅｃ（１ｎ＝１０−９）であり、単位遅延セルのレゾリューションが１００ｐｓｅｃ（１ｐ＝１０−１２）であれば、最大５０個の単位遅延セルを利用することになる。そして、動作周波数の位相遅延量が１０ｎｓｅｃであり、単位遅延セルのレゾリューションが１００ｐｓｅｃであれば、１００個の単位遅延セルを利用することになる。
【００３１】
このような点を利用して、本発明においては、単位遅延セルのレゾリューションが異なるようにし、高周波数帯域では単位遅延セルのレゾリューションを高くし、低周波数帯域では単位遅延セルのレゾリューションを低くすることによって、レイアウトサイズの増大を少なくし、単位遅延セルのレゾリューションを適正化する。
【００３２】
本発明に係る遅延固定ループを構成する遅延ライン部は、レゾリューションが異なる単位遅延セルから形成され得る。また、本遅延ライン部は、第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインとを直列に接続することによって形成されていてもよい。さらに、本遅延ライン部は、第１レゾリューションを有する単位遅延セルから形成された第１遅延ラインと、第２レゾリューションを有する単位遅延セルから形成された第２遅延ラインと、第３レゾリューションを有する単位遅延セルから形成された第３遅延ラインとが順次直列に接続されて形成されていてもよい。もちろん、当業者であれば、さらに異なるレゾリューションを有する単位遅延セルから形成された第４遅延ラインが追加的に接続され得ることが分かるであろう。
【００３３】
そして、単位遅延セルのレゾリューションは、単位遅延セル内のＭＯＳゲートの長さを調節することによって調整できる。あるいは、単位遅延セルのレゾリューションは、単位遅延セル内のインバータを形成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとに、追加的にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続することによって調整することもできる。あるいは、外部から印加する電圧の大きさを調節することによって、単位遅延セルのレゾリューションを調整してもよい。
【００３４】
このように互いに異なる単位遅延セルを利用することは、動作周波数毎にアクセス時間ｔＡＣが変わるためである。すなわち、動作周波数が高くなるほど有効データ窓が小さくなり、ＤＬＬのジッタ特性とスキュー特性が向上されなければならないためである。ＤＬＬのジッタ特性とスキュー特性は種々の方法により向上させることができるが、最も重要な要素は、遅延ライン部を形成する単位遅延セルの遅延量、すなわちレゾリューションが小さくならなければならないことである。
【発明の効果】
【００３５】
本発明によれば、ＤＬＬを用いる電子システムにおいてＤＬＬの面積を大幅に減少させることができ、高周波から低周波までの広い周波数帯域において速やかに位相を固定させることができ、動作周波数の変化にスムーズに対応できるＤＬＬを提供することができる。
【００３６】
また、従来のＤＬＬの回路構成からの変更が僅かであるため、回路設計にかかる時間を短縮することができる。
【図面の簡単な説明】
【００３７】
【図１】従来技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬの構成を示すブロック図である。
【図２】従来技術に係るクロックバッファ部の構成を示す回路図である。
【図３】従来技術に係るクロック分周部の構成を示す回路図である。
【図４】従来技術に係る位相比較部の構成を示す回路図である。
【図５】従来技術に係る遅延制御部の構成を示す回路図である。
【図６】従来技術に係る遅延ライン部の構成を示す回路図である。
【図７】本発明の実施の形態に係る遅延固定ループの特徴である遅延ライン部の構成を示す回路図である。
【発明を実施するための形態】
【００３８】
以下、添付した図面を参照して本発明の実施の形態に関して詳細に説明する。
【００３９】
図７は、本発明の実施の形態に係る遅延固定ループにおける遅延ライン部の構成を示す回路図である。本実施の形態に係る遅延固定ループは、図１のものと基本的構成は同様であるが、遅延ライン部に特徴がある。図７に示したように、本遅延ライン部は、３種類の単位遅延セルを使用して構成されている。例えば、３種類の単位遅延セルの遅延時間を、それぞれｄ１、ｄ２、ｄ３（ｄ１＜ｄ２＜ｄ３）とすれば、遅延ライン部を構成する単位遅延セルは、高周波数帯域用の単位遅延セル（遅延時間ｄ１）と、中間周波数帯域用の単位遅延セル（遅延時間ｄ２）と、低周波数帯域用の単位遅延セル（遅延時間ｄ３）とに区分することができる。
【００４０】
例えば、２００ＭＨｚ以上を高周波数帯域、１００〜２００ＭＨｚを中間周波数帯域、１００ＭＨｚ以下を低周波数帯域と定義すると、各周波数帯域に必要な単位遅延セルの数は、高周波数帯域の単位遅延セルに関しては５ｎｓｅｃ／ｄ１であり、中間周波数帯域の単位遅延セルに関しては（１０ｎｓｅｃ−５ｎｓｅｃ）／ｄ２であり、低周波数帯域の単位遅延セルに関しては（１２ｎｓｅｃ−１０ｎｓｅｃ）／ｄ３である。
【００４１】
従って、２００ＭＨｚ以上での動作を保証するためにｄ１＝６５ｐｓｅｃのレゾリューションを有する第１遅延ラインと、１００〜２００ＭＨｚでの動作を保証するためにｄ２＝１００ｐｓｅｃのレゾリューションを有する第２遅延ラインと、１００ＭＨｚ以下での動作を保証するためにｄ３＝１５０ｐｓｅｃのレゾリューションを有する第３遅延ラインとを備えて遅延ライン部を構成すると仮定すると、第１遅延ラインの単位遅延セルは７７個、第２遅延ラインの単位遅延セルは５０個、そして第３遅延ラインの単位遅延セルは１４個であり、全部で１４１個の単位遅延セルが使用される。
【００４２】
これに対して、２００ＭＨｚ以上での動作を保証するように、遅延ライン部の全ての単位遅延セルがいずれも同じ６５ｐｓｅｃのレゾリューションを有する場合、１８５個の単位遅延セルが必要である。従って、図７に示した遅延ライン部を用いてＤＬＬを構成する場合、ＤＬＬを形成するレイアウトのうち、最も大きい面積を占める遅延ライン部の面積を、例えば２００ＭＨｚの動作周波数まで保証する場合には、７５％程度に減少させることができる。
【００４３】
図７に示した遅延ライン部の動作を簡単に説明する。遅延制御部から最初にｒｅｇ＿ｒに「Ｈ」状態の制御信号が印加されるとする。ｒｅｇ＿ｒに「Ｈ」状態の制御信号が印加されると、入力されるクロック（ｒｃｌｋあるいはｆｃｌｋ）が、制御信号によりイネーブルされた単位遅延セルに入力され、遅延されて出力される。その後、ｒｅｇ＿ｒ−１に「Ｈ」状態の制御信号が印加されると、クロック（ｒｃｌｋあるいはｆｃｌｋ）は２個の単位遅延セルを通過して出力される。
【００４４】
ここで、遅延ライン部に入力されるクロックの遅延は、第１遅延ラインの最右側の単位遅延セルで最も速く行なわれるため、第１遅延ラインを構成する単位遅延セルの遅延時間を、他の第２、第３遅延ライン内の単位遅延セルの遅延時間よりも短くすることが好ましい。このように構成することによって、高周波動作の場合は第１遅延ラインにおける遅延のみで位相固定がなされ、低周波動作の場合には第２遅延ラインあるいは第３遅延ラインで位相固定がなされる。
【００４５】
本発明は、ＤＤＲ ＳＤＲＡＭにおいてＤＬＬが用いられる場合を例に説明しているが、本発明に係るＤＬＬはＤＤＲ ＳＤＲＡＭに限らず、ＤＬＬを使用する種々の電子システムに適用可能である。特に、ユーザによって使用する動作周波数が異なる電子システムや、１つの電子システム内でも動作状況によって動作周波数が異なる電子システムに対して、本発明に係るＤＬＬは有用に用いられる。
【００４６】
尚、本発明は、本実施の形態に限定されるものではなく、本発明の趣旨から逸脱しない範囲内で種々の変更を加えて実施することが可能である。
【符号の説明】
【００４７】
１１ クロックバッファ部
１２ クロック分周部
１３ ダミー遅延ライン部
１４ 遅延モデル部
１５ 位相比較部
１６ 遅延制御部
１７ 遅延ライン部
【特許請求の範囲】
【請求項１】
第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、クロック信号を遅延する第１遅延ラインと、
第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、前記クロック信号を遅延する第２遅延ラインと、
第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、前記クロック信号を遅延する第３遅延ラインとを備え、
前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短いことを特徴とする、遅延固定ループ回路の遅延ライン部。
【請求項２】
前記第１遅延ラインと、前記第２遅延ラインと、前記第３遅延ラインとが直列に接続されていることを特徴とする、請求項１に記載の遅延ライン部。
【請求項３】
第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、第１の周波数でクロック信号を遅延する第１遅延ラインと、
第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、第２の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第１遅延ラインへ出力する第２遅延ラインと、
第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、第３の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第２遅延ラインへ出力する第３遅延ラインとを備え、
前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短く、前記第１の周波数が前記第２の周波数より高く、前記第２の周波数が前記第３の周波数より高いことを特徴とする、遅延固定ループ回路の遅延ライン部。
【請求項４】
前記第１の遅延時間の数が前記第２の遅延時間の数よりも大きく、前記第２の遅延時間の数が前記第３の遅延時間の数よりも大きいことを特徴とする、請求項３に記載の遅延ライン部。
【請求項５】
同期式メモリ装置の遅延固定ループ回路におけるクロック信号の遅延固定方法であって、
基準信号と、遅延モデル部から生成されるフィードバック信号とを比較するための比較信号を生成するステップ（ａ）と、
前記比較信号に応じて、制御信号を生成するステップ（ｂ）と、
互いに異なるレゾリューションを各々有する複数の単位遅延セルを有する遅延ライン部を用いて、前記制御信号に応じて、クロック信号を遅延するステップ（ｃ）とを含むことを特徴とする、クロック信号遅延固定方法。
【請求項６】
前記ステップ（ｃ）が、
第１のレゾリューションを各々有する複数の第１の単位遅延セルを有する第１遅延ラインを通じて、前記クロック信号を遅延するステップ（ｃ１）と、
前記ステップ（ｃ１）において遅延固定動作が達成されない場合に、第２のレゾリューションを各々有する複数の第２の単位遅延セルを有する第２遅延ラインを通じて、前記クロック信号を遅延するステップ（ｃ２）と、
前記ステップ（ｃ２）において前記遅延固定動作が達成されない場合に、第３のレゾリューションを各々有する複数の第３の単位遅延セルを有する第３遅延ラインを通じて、前記クロック信号を遅延するステップ（ｃ３）とを含み、
前記第２のレゾリューションが前記第１のレゾリューションより高く、前記第３のレゾリューションが前記第２のレゾリューションより高いことを特徴とする、請求項５に記載のクロック信号遅延固定方法。
【請求項７】
前記第１遅延ラインと、前記第２遅延ラインと、前記第３遅延ラインとが直列に接続されていることを特徴とする、請求項６に記載のクロック信号遅延固定方法。
【請求項１】
第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、クロック信号を遅延する第１遅延ラインと、
第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、前記クロック信号を遅延する第２遅延ラインと、
第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、前記クロック信号を遅延する第３遅延ラインとを備え、
前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短いことを特徴とする、遅延固定ループ回路の遅延ライン部。
【請求項２】
前記第１遅延ラインと、前記第２遅延ラインと、前記第３遅延ラインとが直列に接続されていることを特徴とする、請求項１に記載の遅延ライン部。
【請求項３】
第１の遅延時間を各々有する複数の第１の単位遅延セルを有し、第１の周波数でクロック信号を遅延する第１遅延ラインと、
第２の遅延時間を各々有する複数の第２の単位遅延セルを有し、前記第１遅延ラインにおいて遅延固定動作が達成されない場合に、第２の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第１遅延ラインへ出力する第２遅延ラインと、
第３の遅延時間を各々有する複数の第３の単位遅延セルを有し、前記第２遅延ラインにおいて前記遅延固定動作が達成されない場合に、第３の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第２遅延ラインへ出力する第３遅延ラインとを備え、
前記第１の遅延時間が前記第２の遅延時間より短く、前記第２の遅延時間が前記第３の遅延時間より短く、前記第１の周波数が前記第２の周波数より高く、前記第２の周波数が前記第３の周波数より高いことを特徴とする、遅延固定ループ回路の遅延ライン部。
【請求項４】
前記第１の遅延時間の数が前記第２の遅延時間の数よりも大きく、前記第２の遅延時間の数が前記第３の遅延時間の数よりも大きいことを特徴とする、請求項３に記載の遅延ライン部。
【請求項５】
同期式メモリ装置の遅延固定ループ回路におけるクロック信号の遅延固定方法であって、
基準信号と、遅延モデル部から生成されるフィードバック信号とを比較するための比較信号を生成するステップ（ａ）と、
前記比較信号に応じて、制御信号を生成するステップ（ｂ）と、
互いに異なるレゾリューションを各々有する複数の単位遅延セルを有する遅延ライン部を用いて、前記制御信号に応じて、クロック信号を遅延するステップ（ｃ）とを含むことを特徴とする、クロック信号遅延固定方法。
【請求項６】
前記ステップ（ｃ）が、
第１のレゾリューションを各々有する複数の第１の単位遅延セルを有する第１遅延ラインを通じて、前記クロック信号を遅延するステップ（ｃ１）と、
前記ステップ（ｃ１）において遅延固定動作が達成されない場合に、第２のレゾリューションを各々有する複数の第２の単位遅延セルを有する第２遅延ラインを通じて、前記クロック信号を遅延するステップ（ｃ２）と、
前記ステップ（ｃ２）において前記遅延固定動作が達成されない場合に、第３のレゾリューションを各々有する複数の第３の単位遅延セルを有する第３遅延ラインを通じて、前記クロック信号を遅延するステップ（ｃ３）とを含み、
前記第２のレゾリューションが前記第１のレゾリューションより高く、前記第３のレゾリューションが前記第２のレゾリューションより高いことを特徴とする、請求項５に記載のクロック信号遅延固定方法。
【請求項７】
前記第１遅延ラインと、前記第２遅延ラインと、前記第３遅延ラインとが直列に接続されていることを特徴とする、請求項６に記載のクロック信号遅延固定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２１３３０８（Ｐ２０１０−２１３３０８Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２０１０−９３６９３（Ｐ２０１０−９３６９３）
【出願日】平成２２年４月１５日（２０１０．４．１５）
【分割の表示】特願２００４−１０２３５５（Ｐ２００４−１０２３５５）の分割
【原出願日】平成１６年３月３１日（２００４．３．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２２年４月１５日（２０１０．４．１５）
【分割の表示】特願２００４−１０２３５５（Ｐ２００４−１０２３５５）の分割
【原出願日】平成１６年３月３１日（２００４．３．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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