【課題】消費電力を抑制しつつ、スキューの抑制およびスラックの増大を可能にするクロック分配回路の設計方法を提供する。
【解決手段】クロック分配回路の設計方法は、バッファの位置および配線の位置を設定し、クロック分配回路の共通ノードから第１の回路素子までのクロック伝達時間およびクロック分配回路の共通ノードから第２の回路素子までのクロック伝達時間を計算し、共通ノードから第１の回路素子までの第１の経路と共通ノードから第２の回路素子までの第２の経路との間のいずれかの箇所を短絡する短絡配線を設定することによって、共通ノードから第１の回路素子までのクロック伝達時間のばらつきおよび共通ノードから第２の回路素子までのクロック伝達時間のばらつきだけ、第２の回路素子が受け取るデータと第２の回路素子が受け取るクロックとの間のスラックを改善することを具備する。 （もっと読む）

【課題】チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能なＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させるディレイライン２１０と、ディレイライン２１０による遅延量を制御する制御回路とを備える。ディレイライン２１０は、従属接続された複数の可変遅延素子５００を有し、可変遅延素子５００は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部３００と、複数の可変遅延素子５００のうち出力を取り出す可変遅延素子を選択する第２の制御部４００とを有している。本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。 （もっと読む）

【課題】クロックスキューをより正確に計測できる半導体集積回路装置及びクロックスキュー計測方法を提供する。
【解決手段】ＬＳＩ１００内部のクロック信号を入力するクロック入力端子１と、クロックスキューを計測するためのクロックスキュー計測信号を入力する計測信号入力端子２と、クロック信号とクロックスキュー計測信号とが入力される複数のＦ／Ｆ３と、計測信号入力端子２から複数のＦ／Ｆ３にクロックスキュー計測信号を分配する複数の計測信号分配ドライバ７と、を備え、複数のＦ／Ｆ３は、複数のＦ／Ｆ群５に分けられ、Ｆ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７と直接に信号線のみを介して接続され、複数のＦ／Ｆ３の出力信号に基づいて、複数のＦ／Ｆ３間におけるクロックスキューを計測するように構成した。 （もっと読む）

【課題】複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法を提供する。
【解決手段】第１の同期回路群は、分周器群と第１の同期回路群との間に設けられ、分周器群からの各分周信号を入力とし、その出力が第１の同期回路群のラッチ回路の各入力端子に接続されたＮ段のラッチ回路からなり、第１段目から第Ｍ段目のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号が入力され、Ｍ段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有する。 （もっと読む）

【課題】 パス始点Ｆ／Ｆ終点Ｆ／Ｆ間の遅延を最小化する、最終段クロックドライバから始終点Ｆ／Ｆへクロック信号クロックを配線する。
【解決手段】 始終点Ｆ／Ｆリストを記憶部に抽出し、始終点Ｆ／Ｆへ接続する最終段クロックドライバ候補を選択して記憶部に格納する始終点Ｆ／Ｆ処理部と、始点Ｆ／Ｆ終点Ｆ／Ｆへ接続する最終段クロックドライバ候補の組み合わせから、最終段クロックドライバ間クロックスキューが最小になる始終点Ｆ／Ｆに接続する最終段クロックドライバを選択して記憶部に格納するクロックスキュー処理部と、を備えることを特徴とする。 （もっと読む）

メモリ・システムにおける指定されたポイント間の全体の時間遅延が一定に維持されるように、メモリ・モジュール間のデータの伝送時間が管理される、メモリ・システムについて説明される。多数のレーンのバスの各レーンを別個に管理することができ、中間モジュールにおいてスキュー除去する必要なしに、宛先モジュールにおいてデータフレームを評価することができる。バス・シリアル・データ速度の１つ又それ以上の約数でモジュールを通してデータ経路を作動させ、受信されたデータのサンプリング・ポイントを選択し、温度変化又は時間経過に起因する時間遅延の変動を調整することによって、データを経路指定するためのスイッチを有するモジュールを通したデータの伝播における時間遅延が低減される。 （もっと読む）

【課題】 半導体装置におけるクロックスキューを低減する。
【解決手段】 第１のサブクロックツリー802と、第２のサブクロックツリー803とを有し、それぞれのサブクロックツリーにおける相対位置の等しい末端クロックドライバの出力クロックの位相が一致するように、可変遅延素子805で遅延させたクロックを第２のサブクロックツリー803に入力する。 （もっと読む）

複数のクロック信号を生成するための方法。前記方法は、位相ロックループ（ＰＬＬ）を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、（所定の数のサイクルにつき）１以上のクロックサイクルを除去する。
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【課題】クロックパルスを用いずに入力パルスを遅延させた出力パルスを生成する。
【解決手段】外部からの入力パルス信号に応じて動作を開始し、その動作の開始から第１の遅延時間Ｔ１後に出力信号を変化させる第１の遅延回路１０２と、その出力信号に応じて、動作の開始から第１の遅延時間Ｔ１後に動作を開始し、その動作の開始から第２の遅延時間Ｔ２後に出力信号を変化させる第２の遅延回路１０４と、を備え、その出力信号の変化に応じて入力パルス信号を遅延させた出力パルス信号を生成する。 （もっと読む）

【課題】マスタの第１のデバイスからスレーブの第２のデバイスに確実且つ容易にアクセスすることである。
【解決手段】バスコントローラＦＰＧＡ１と、バスコントローラＦＰＧＡ１と通信接続され、ライトクロック信号ＷＣＬＫが一線路で順に伝送される複数のローカルＦＰＧＡ２１〜２４と、を備え、バスコントローラＦＰＧＡ１からのライトクロック信号ＷＣＬＫの線路が最も長いローカルＦＰＧＡ２４は、リードクロック信号ＲＣＬＫを出力して他のローカルＦＰＧＡ２３〜２１を一線路で順に介してバスコントローラＦＰＧＡ１に伝送し、各ローカルＦＰＧＡ２１〜２４は、リードクロック信号ＲＣＬＫに同期して入力信号を出力してバスコントローラＦＰＧＡ１へ伝送し、各ローカルＦＰＧＡ２１〜２４及びバスコントローラＦＰＧＡ１の間のリードクロック信号ＲＣＬＫの線路長と、前記入力信号の線路長とが等しい。 （もっと読む）