【課題】チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減する。
【解決手段】第１クロック信号を発生可能な発振器（１０１）と、上記第１クロック信号とフィードバック信号との位相比較を行い、それに基づいて第２クロック信号を形成するＰＬＬ回路（１０２）とを設ける。さらに、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを設ける。上記ＰＬＬ回路に、上記フィードバック信号を補正するための可変ディレイ回路（１３）を設け、上記位相差低減のためのクロック遅延補正を行う。 （もっと読む）

【課題】簡略な構造で、クロック周期以上の遅延に対しても安定したアクセスを実現する同期メモリアクセス調整回路及び調整方法を提供する。
【解決手段】クロック信号３０に同期して動作する同期メモリ２にアクセスする同期メモリアクセス調整回路１において、同期メモリ２にデータ読み出し、書き込みのアクセスのために与えるクロック信号３１を位相遅延調整するための第１の遅延回路１６と、前記アクセス後に同期メモリ２から出力される読み出しデータ４６を取り込むためのクロック信号３２を位相遅延調整するための第２の遅延回路１７と、同期メモリ２から出力される読み出しデータ４６をサイクル遅延調整するためのファーストインファーストアウト回路１２とを備える。 （もっと読む）

【課題】半導体集積回路におけるクロック信号の供給において、回路全体を通しクロックラインを短縮し得る構成を提供することを目的とする。
【解決手段】回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 （もっと読む）

信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）

【課題】半導体装置の製造ばらつきや経年劣化に起因するクロックスキューを補正することができる半導体装置を提供する。
【解決手段】スキュー検出部６は、スキューを検出するための少なくとも１個のクリティカルパス７又はレーシングパス７を含む。クロック調整部５は、スキュー検出部６により検出されたスキューに基づいて、ディレイの設定値を設定する。クロックセル４は、ディレイの設定値に応じて、第１のクロックのディレイを調整して、第２のクロックとして出力する。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】レイアウト後のクロックのデューティ調整を容易に行なうことのできる、半導体集積回路の設計方法を提供する。
【解決手段】、クロックの両エッジで動作するセルへクロックを供給するセルとして初期配置セルを配置した後、クロックツリーの配置、クロック配線、セル間配線などのレイアウトを実行し、レイアウト実行後の実配線長にもとづくタイミング検証を行って、デューティ値の規定を満たさないデューティ違反が発生している初期配置セルを抽出し、デューティ違反の初期配置セルを、レイアウト上の配置位置はそのままで、外形サイズ、入出力端子位置、入力容量および出力駆動力が初期配置セルと同じで、デューティが規定値を満たすように調整されたデューティ調整セルに置換する。 （もっと読む）

【課題】外部水晶体を参照信号源とせずに、正確な周波数を発生する。
【解決手段】ＰＶＴ検知装置は複数の遅延モジュールと信号位相／周波数制御モジュールを含む。各遅延モジュールは対照ユニットと参照ユニットを含む。対照ユニットと参照ユニットは互いにＰＶＴに対する異なる感度の遅延特性を有する。各遅延モジュールは入力信号がそれぞれ対照ユニットと参照ユニットを通ってから生じた位相又は周波数の相違を対照し、各遅延モジュールの遅延パラメータを発生する。信号位相／周波数制御モジュールは各遅延パラメータを受けて対照し、絶対遅延時間発生装置の外部環境のＰＶＴ状態を検出し、遅延時間発生器を制御して補正することにより、正確な絶対遅延時間を発生する。 （もっと読む）

本稿で開示されるシステムは、二つ以上の放送／マルチメディア設備源から発する関係しない情報および／または参照信号を同期させるのに好適である。ここで、前記信号は異なる信号フォーマットである、および／または受信装置において異なる遅延を受けるのでもよい。本システムは、パケット・ネットワークを介して複数のスレーブ参照信号生成器の少なくとも一つに接続されたマスター参照時間生成器を有する。マスター参照時間生成器は、マスター参照時間カウンタおよび該マスター参照時間カウンタをサンプリングするためのサンプリング装置を有する。マスター参照時間生成器は時間データをマスター参照時間パケットにエンコードし、これらのパケットをパケット・ネットワークにフィードする。複数のスレーブ参照信号生成器のうちの前記少なくとも一つは、参照信号を生成するために、エンコードされた時間データを入力として受け入れるよう適応されている。生成される参照信号の位相は、ある初期時間点からの経過時間に基づいて計算される。スレーブ参照信号生成器は、前記初期時間点から経過した時間データを生成するためのスレーブ参照時間カウンタを有する。スレーブ参照時間カウンタは、スレーブ参照時間カウンタをサンプリングするためのサンプリング装置に接続される。マスター参照時間カウンタおよびスレーブ参照時間カウンタは、マスター参照時間生成器およびネットワークのスレーブ参照信号生成器のすべての上で同期された時間ベースから導出された時間点においてサンプリングされる。
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【課題】ノイズ又はジッタの影響により不安定な位相比較結果が出ても、クロック整合トレーニング動作の安定した結果を外部コントローラに伝送することができる回路を提供する。
【解決手段】第１クロックＨＣＫの位相を基準として第２クロックＷＣＫの位相を検出し、当該検出結果に対応する第１検出信号ＤＥＴ＿ＳＩＧ１を生成する第１位相検出手段４３０と、第２クロックＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相を、第１クロックＨＣＫの位相を基準として検出し、当該検出結果に対応する第２検出信号ＤＥＴ＿ＳＩＧ２を生成する第２位相検出手段４４０と、出力信号を出力し、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びフィードバックされた出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧに応答して、出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを決定する論理レベル決定手段４５０と、を備える。 （もっと読む）