信号の較正方法および装置
信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、本出願人が所有する、参照によって開示が本明細書に組み込まれている、２００８年９月３０日に出願した米国特許仮特許出願第６１／１０１３４２号に対する利益および優先権を主張するものである。
【０００２】
本出願は、主に信号処理に関し、より具体的には（ただし、排他的ではなく）タイミング信号の較正に関する。
【背景技術】
【０００３】
電子装置には、互いの位相関係が規定されている複数の信号によって制御されたり、そのような信号を利用したりする回路が含まれる場合がある。たとえば、電子装置には、互いに異なる速度で動作する様々な回路が含まれる場合がある。このような場合は、これらの様々な回路の動作を制御するために、複数のクロック信号のセット（たとえば、クロックツリー）を装置に与える場合がある。さらに、回路同士が指定の様式で相互に作用するように、これらのクロック信号の間に特定の位相関係を規定する場合がある。
【０００４】
特定の状況下では、時間が経つにつれて、電子装置が、信号のセットの所望の位相関係を維持できなくなる場合がある。たとえば、電子装置の電源オン後に存在する、クロックツリーの異なる信号間の位相関係が、電子装置の電源オフ前に存在していた位相関係と異なる場合がある。
【０００５】
このような位相関係を時間の経過に対して維持するために、電子装置のタイミング回路を電源オンのままにしておいたり、比較的複雑なタイミング制御機構（位相ロックループなど）を電子装置に用いたりする場合がある。しかしながら、これらのようなタイミング制御方式は、電子装置がデータ処理を行っていない場合でも消費電力量が比較的多い場合がある。
【０００６】
以下に続く、発明を実施するための形態および添付の特許請求の範囲、ならびに添付図面において、本開示の例示的な特徴、態様、および利点を示す。
【図面の簡単な説明】
【０００７】
【図１】本発明の教示に従って構築された信号処理システムの一実施形態の簡略ブロック図である。
【図２】本発明の教示に従って構築された信号処理システムの一実施形態の簡略ブロック図である。
【図３】本発明の教示に従って構築されたクロック発生回路の一実施形態の簡略ブロック図である。
【図４】本発明の教示に従ってクロック信号を発生させるように実効可能な動作の一実施形態のフローチャートである。
【図５】本発明の教示に従って構築されたデータ処理システムの一実施形態の簡略ブロック図である。
【図６】本発明の教示に従ってデータを処理するように実効可能な動作の一実施形態のフローチャートである。
【図７】本発明の教示に従って構築されたデータ処理およびクロック発生回路の一実施形態の簡略ブロック図である。
【図８】複数のクロック信号のセットの位相を調節するために使用可能なタイミング動作の一実施形態の簡略図である。
【図９】本発明の教示に従って構築されたデータ処理およびクロック発生回路の一実施形態の簡略ブロック図である。
【図１０】複数の信号のセットを較正するために使用可能なタイミング動作の一実施形態の簡略図である。
【図１１】複数の信号のセットを較正するために使用可能なタイミング動作の一実施形態の簡略図である。
【０００８】
一般にそうであるように、図面に示した各種の特徴は、寸法どおりには描かれていない場合がある。したがって、各種特徴の寸法は、明確さのために、任意に拡大または縮小されている場合がある。さらに、いくつかの図面は、明確さのために簡略化されている場合がある。したがって、図面には、所与の装置または方法の構成要素がすべて描かれているわけではない。最後に、明細書および図面の全体を通して、類似の特徴を表すために類似の参照符号を使用している場合がある。
【発明を実施するための形態】
【０００９】
以下の説明では、１つ以上の例示的実施形態を示す。当然のことながら、本発明の教示は、様々な形態で実施可能であり、本明細書で開示した実施形態は、代表的なものに過ぎない。たとえば、当業者であれば本発明の教示に基づいて理解されるように、ある特定の構造的または機能的詳細を、他のどの構造的または機能的詳細にも依存せずに、一実施形態に組み込むことが可能である。したがって、開示された任意の実施形態に示されている、任意の好適な数の構造的または機能的詳細を用いて、装置を実装したり、方法を実践したりすることが可能である。また、開示された任意の実施形態に示されている、その構造的または機能的詳細に加えて（またはそれら以外の）他の構造的または機能的詳細を用いて、装置を実装したり、方法を実践したりすることも可能である。
【００１０】
本開示は、いくつかの態様において、位相誤差または他の、信号に関連する同様の誤差の検出に基づいて信号を較正することに関する。このような誤差は、様々な方法で検出可能である。たとえば、高速度の基準信号に基づいてクロック信号のセットを発生させる装置では、クロック信号セットのうちの最低速度のクロック信号の位相と、高速度の基準クロック信号に関連付けられた低速度の基準クロック信号の位相との比較に基づいて、クロック信号セットのうちの１つ以上の低速度の信号の位相を規定（たとえば、選択）する。さらに、データのフレーミングにクロック信号のセットを用いる装置では、フレーミングされたデータの中でフレーミングオフセットが検出された場合に、クロック信号セットのうちの１つ以上の低速度の信号の位相を規定（たとえば、調節）する。本開示のこれらおよび他の態様について、図１および２を参照しながら、簡単に説明する。
【００１１】
図１に示すシステム１００では、クロック源１０２を、１つ以上の装置（たとえば、装置１０４および１０６）から物理的に分離することが可能である。たとえば、クロック源１０２は、装置１０４および１０６とは別の装置として実施可能である。便宜上、以下の説明では、装置１０６ではなく装置１０４の動作に注目する。しかしながら、当然のこととして、装置１０６およびシステム１００内の他の装置（図示せず）も、装置１０４と同様に動作可能である。
【００１２】
装置１０４は、たとえば、システム１００内の１つ以上の装置（たとえば、クロック源１０２と関連付けられた、図示されていないデータ処理コンポーネント）との間でのデータ送信および／またはデータ受信を容易にするために、局部発生クロック信号を用いることが可能である。より具体的な（ただし、限定的ではない）例として、高速度の基準クロック信号１０８に同期したシリアル化データを、クロック源１０２と装置１０４との間で転送することが可能である。
【００１３】
このようなデータの受信および送信を容易にするために、装置１０４は、クロック源１０２から受信したクロック信号１０８および低速度の基準クロック信号１１０に基づいて、局部タイミング信号を発生させる。典型的な実装では、装置１０２は、クロック信号１０８を分周することにより、クロック信号１１０を発生させる。装置１０４が発生させた局部タイミングは、それぞれの周波数が異なる複数のクロック信号を含むことが可能である。たとえば、クロック分周器１１２が、（たとえば、公称周波数がｆ０である）クロック信号１０８を連続的に分周して、公称周波数がｆ０の約数（たとえば、ｆ０／２、ｆ０／４、…、ｆ０／ｎ）であるクロック信号のセットを出力することが可能である。便宜上、本明細書では、このようなクロック信号のセットを、分周クロックツリーと呼ぶことにする。ここで、約数（すなわち、因数）という用語は、ある量（整数値でも非整数値でもよい）を割り切れる（すなわち、整数除算できる）量（整数値でも非整数値でもよい）を意味する。たとえば、１．５Ｈｚは６．０Ｈｚの約数である。
【００１４】
動作によっては、分周クロックツリーのブランチ間で特定の位相関係を維持することが必要になる。たとえば、最高速度のブランチ（たとえば、ｆ０）の特定の立ち上がりエッジにおいては、２番目に高速度のブランチ（たとえば、ｆ０／２）がロー状態からハイ状態に遷移し、３番目に高速度のブランチ（たとえば、ｆ０／３）がハイ状態からロー状態に遷移することが必要な場合がある。
【００１５】
装置１０４は、装置１０４またはそのクロッキング回路の電源をオフにし、再度オンにした場合や、他のなんらかの事象（たとえば、信号グリッチ）によって局部発生クロック信号のうちの１つ以上の信号の位相が変化した場合でも、局部発生クロック信号が所望の位相関係を自動的に再取得するように、信号較正を有利に行う。簡単に言うと、較正動作は、クロック信号１１０の位相を、クロック信号１１０と同じ公称周波数（たとえば、ｆ０／ｎ）を有する一連の低速度の局部発生クロック信号の位相と比較することを含む。これらの位相比較結果に基づいて、装置１０４は、所望の位相関係を有する、クロック信号のサブセットを識別する。
【００１６】
後で詳述するように、クロック分周器１１２は、分周クロックツリーのすべてのブランチに対して、あらゆる可能な位相でクロック信号を発生させる。たとえば、ｆ０／２に対応する、可能なそれぞれの位相で２つの信号を発生させ、ｆ０／４に対応する、可能なそれぞれの位相で４つの信号を発生させる。その他のブランチについても同様である。したがって、ｎ＝４の場合には、４つの位相組み合わせを発生させる。各位相組み合わせは、ｆ０／２に関連付けられた信号と、ｆ０／４と関連付けられた信号とを有する。したがって、これらの位相組み合わせのそれぞれは、対応する、信号のサブセットに関連付けられる。
【００１７】
次に、位相選択器１１４が、クロック信号１１０の位相と、各サブセットの最低速度のクロック信号の位相とを比較する。最小位相誤差に関連付けられたサブセットが、所望の位相関係を与えるサブセットとして識別される。したがって、装置１０４は、このサブセットを、クロック信号１０８とともに、較正済みクロックツリーとして出力する。
【００１８】
次に図２を参照すると、システム２００が、装置２０４（たとえば、周辺装置）から物理的に分離可能なクロック／データ源２０２を含んでいる。たとえば、クロック／データ源２０２は、装置２０４とは別の装置として実施可能である。前述の場合と同様に、装置２０４は、システム２００内の１つ以上の装置（たとえば、クロック／データ源２０２と関連付けられた、図示されていないデータ処理コンポーネント）との間でのデータ送信および／またはデータ受信を容易にするために、（ｆ０、…、ｆ０／ｎと指定された）局部発生クロック信号を出力するクロック発生器２０６を含む。また、前述のように、装置２０４は、装置２０４またはそのクロッキング回路の電源をオフにし、再度オンにした場合や、他のなんらかの事象（たとえば、信号グリッチ）によって局部発生クロック信号のうちの１つ以上の信号の位相が変化した場合でも、局部発生クロック信号が所望の位相関係を自動的に再取得するように、信号較正を行う。
【００１９】
図２の例では、クロック／データ源２０２から受信したデータをフレーミングするために、局部発生クロック信号を用いる。たとえば、タイミング／データ源２０２が、シリアル化データストリームを装置２０４に送信し、装置２０４では、受信データフレーマ２０８がそのシリアル化データを（たとえば、パラレルデータを出力するために）フレーミングする。態様によっては、フレーミングは、（たとえば、定義された語境界に従って）データボリューム内の開始点および終了点を定義することを含む。ここで、クロック発生器２０６からのクロック信号の位相に誤差があれば、その誤差は、フレーミングされたデータのフレーミング誤差となって現れる。
【００２０】
簡単に言えば、システム２００の位相較正動作では、クロック／データ源２０２が較正データパターンを装置２０４に送信し、装置２０４が、これを受けて、フレーミング誤差が検出された場合に、自身の局部発生クロック信号の位相を調節する。後で詳述するように、フレーミングオフセットがあれば、フレーミングオフセット検出器２１０が、フレーミングされた較正データパターンを処理して、フレーミングオフセットを特定する。このようなオフセットは、たとえば、（たとえば、フレーミングされたデータパターンの中の）フレーム内でフレーミングビットが配置された位置と、フレーム内でフレーミングビットが配置されると予想された位置との間のビット位置の数を表すことが可能である。次に、フレームオフセット検出器２１０は、このオフセット情報を位相規定器２１２に与え、位相規定器２１２は、クロック発生器２０６と連係して、局部発生クロック信号の位相を規定（たとえば、調節または選択）する。
【００２１】
上述の概要を踏まえて、以下では、位相較正済み信号を与えることに関するさらなる詳細を、図３〜１１を参照しながら説明する。簡単に言うと、図３および４は、システム１００の機能性と同様の機能性を実現するために用いることが可能なコンポーネントおよび動作の例に関する。図５〜１１は、システム２００の機能性と同様の機能性を実現するために用いることが可能なコンポーネントおよび動作の例に関する。
【００２２】
図３は、位相較正済み信号を与える装置３００の一実施形態を示す。態様によっては、装置３００は、図１の装置１０４に関して前述した機能性を実現する。
【００２３】
装置３００の動作例を、図４のフローチャートと併せて説明する。便宜上、図４の動作（または他の任意の、本明細書で説明または教示される動作）については、特定のコンポーネント（たとえば、システム１００および／または装置３００のコンポーネント）によって実行されるものとして説明する。しかしながら、当然のこととして、これらの動作は、他のタイプのコンポーネントによっても実行可能であり、コンポーネントの数が異なっても実行可能である。また、当然のこととして、実施態様によっては、本明細書に記載の動作のうちの１つ以上の動作を用いなくてもよい。
【００２４】
図４のブロック４０２で示したように、装置３００は、図３において公称周波数Ｆ０を有するものとして示された第１のクロック信号３０２を（たとえば、図示されていないシグナリングインタフェースを介して）受信する。第１のクロック信号３０２は、（たとえば、図示されていないが）バッファリングされて、装置３００から出力される分周クロックツリーの最高速度のクロックを与えることが可能である。したがって、第１のクロック信号３０２は、図１のクロック信号１０８に対応する。
【００２５】
ブロック４０４で示したように、装置３００はまた、図３において公称周波数Ｆ０／４を有するものとして示された第２のクロック信号３０４を（たとえば、図示されていないシグナリングインタフェースを介して）受信する。図３の例では、クロックツリーは、３つのブランチ（ｆ０、ｆ０／２、およびｆ０／４）を有する。したがって、第２のクロック信号３０４は、分周クロックツリーの最低速度のクロックに対応する（たとえば、図１のクロック信号１１０に対応する）。当然のことながら、他の実施態様では別の数のクロックツリーブランチを用いてもよい。
【００２６】
ブロック４０６で示したように、装置３００は、第１のクロック信号３０２をベースとして複数のクロック信号を発生させる。たとえば、第１のクロック信号３０２は、最初に分周器３０６で分周されて、公称周波数ｆ０／２の信号を与え、分周器３０６の出力は、分周器３０８で分周されて、公称周波数ｆ０／４の信号を与える。さらに、装置３００は、複数の位相反転器３１０および適切な信号経路を用いて、分周クロックツリーの各ブランチごとに可能なすべての位相を発生させる。態様によっては、分周器３０６および３０８、位相反転器３１０、ならびに関連する信号経路は、図１のクロック分周器１１２に対応する。
【００２７】
上記信号は、一対の多重化器３１２および３１４に与えられる。多重化器３１２は、計数器３１８からの一対の制御信号に基づいて、４つの入力信号のうちの１つを出力信号３１６として選択する。同様に、多重化器３１４は、計数器３１８からの別の制御信号（たとえば、最上位ビット）に基づいて、２つの入力信号のうちの１つを出力信号３２０として選択する。したがって、当然のことながら、計数器３１８（たとえば、３ビット計数器）の計数が（たとえば、０から７に）進むにつれ、多重化器３１２および３１４は、信号３１６および３２０に関して起こりうる８つの異なる位相関係を連続的に出力する。
【００２８】
ブロック４０８で示したように、パルス発生器３２２が、第２のクロック信号３０４と現在の信号３１６との間の位相差を測定する。ここで、当然のことながら、これらの信号の公称周波数は同じである（たとえば、ｆ０／４）。いくつかの実施形態では、パルス発生器３２２は、２つの信号の間の位相差が規定のスキュー許容値より大きい場合に、パルスを発生させる。このスキュー許容値は、たとえば、クロック３０２の周期に対する固定比率として規定できる。
【００２９】
パルスが発生すると、計数器３１８がインクリメントされ、これによって、多重化器３１２および３１４から出力されるクロック信号のサブセットが変化する（すなわち、別の位相関係を有するサブセットに変わる）。次に、パルス発生器３２２は、新しい信号３１６と第２の信号３０４との位相を比較し、位相差が規定のスキュー許容値より大きい場合には、再度パルスを発生させる。上記動作は、パルス発生器３２２からパルスを発生させないクロック信号サブセットが計数器３１８の出力によって選択されるまで（たとえば、現在の信号３１６の位相が第２のクロック信号３０４の位相の規定のスキュー許容値以内になるまで）繰り返される。有利なことに、（たとえば、装置３００の電源がオフにされた結果として）信号３１６および３２０の位相関係が所望の位相関係から外れるような事象が発生した場合には、装置３００は、分周クロックツリーを自動的に較正する。
【００３０】
ブロック４１０で示したように、装置３００は、信号３０４と信号３１６との間の位相差に基づいて、所望の位相関係を与える発生クロック信号３１６および３２０のサブセットを選択する。したがって、態様によっては、パルス発生器３２２および計数器３１８は、図１の位相選択器１１４に対応する。これらのコンポーネントは、様々な様式で（たとえば、状態機械として）実装可能である。
【００３１】
図１、３、および４の教示に従って実装されるクロック較正方式によれば、１つ以上の態様において、他の較正方式より効果的な較正を行うことが可能である。たとえば、本開示の方式は、クロックツリーのすべてのブランチを中央のクロック発生器から各周辺装置へ単純に引き回す方式に比べて、信号の必要な相互接続の数が少なくなる。
【００３２】
さらに、本開示の方式によれば、分散している各装置のクロック発生器を、リセット信号を用いて較正する方式に比べて、実装が容易になり、パフォーマンスが良好になる。たとえば、リセット信号を用いる方式は、起動シーケンスがより複雑である可能性があり、タイミング要件がより厳しい可能性があり、リセット可能フリップフロップを使用する可能性がある（たとえば、リセット可能フリップフロップは非リセット可能フリップフロップより低速になる場合がある）。これに対し、本開示の方式は、制御信号（たとえば、リセット信号）によって制御されない多重化器および分周フリップフロップを使用することが可能である。したがって、本開示の方式のほうが、セットアップ時間の制約が緩やかである。さらに、本開示の方式であれば、リセット可能フリップフロップを使用しなくてよい。
【００３３】
図５は、較正済み信号を与えるシステムの別の実施形態を示す。ここでは、システム５００が、（たとえば、図示されていないクロック源を含む）制御装置５０２と、関連付けられた装置５０４（たとえば、メモリ装置などの周辺装置）とを含んでいる。態様によっては、システム５００は、図２と併せて前述した機能性と同様の機能性を実現する。装置５００の動作例を、図６のフローチャートの文脈で説明する。
【００３４】
ブロック６０２で示したように、制御装置５０２は、装置５０４においてタイミング（たとえば、位相）較正動作を開始する。このような動作は、装置５０４の電力状態（またはモード）の変更と併せて、または、制御装置５０２によって起動される較正動作と併せて開始可能である。
【００３５】
前者の場合の一例として、周辺電力制御装置５０６が、装置５０４の電力モード制御装置５０８と連係して、装置５０４の電力状態を制御することが可能である。具体的な例として、制御装置５０２は、装置５０４との間でデータが送信も受信もされないアイドルモードの間は、装置５０４の１つ以上の部分（たとえば、クロック発生器部分）の電源を一時的に落とすことを選択することが可能である。その後、しばらく経ってから、周辺電力制御装置５０６は、電力制御信号を電力モード制御装置５０８に送信して、装置５０４を低電力モード（たとえば、アイドルモード）から高電力モード（たとえば、アクティブモード）に変更する。
【００３６】
上述の較正動作の一例として、較正制御装置５１０が、較正メッセージを装置５０４に繰り返し（たとえば、周期的に）送信することが可能である。たとえば、これらの動作は、制御装置５０２と装置５０４との間でデータ転送が行われていないアイドル期間の間に実行可能である。このようにして、制御装置５０２は、装置５０４が時間の経過に対して適切なタイミング較正を確実に継続するようにすることが可能である。
【００３７】
図５に示したように、制御装置５０２は、装置５０４との通信のために通信インタフェース５１２（たとえば、シグナリングインタフェース、通信プロセッサ、または他の好適なコンポーネント）を含む。装置５０４も、同様の回路（図示せず）を含む。
【００３８】
ブロック６０４で示したように、装置５０４は、所与の刺激に対する応答として、タイミング較正動作を開始する。たとえば、上述のように、これらの動作は、制御装置５０２からメッセージを受信した後に開始される。代替として、装置５０４は、これらの動作を、電源投入後、リセット後、または他の何らかの事象に対する応答として、（たとえば、較正パターンを連続的に監視することにより）自動的に開始することが可能である。
【００３９】
ブロック６０６で示したように、較正制御装置５１０は、較正パターンデータを装置５０４に送信する。このために、較正制御装置５１０は、定義された語境界（たとえば、バイト境界）においてデータパターンを発生させる較正パターン発生器５１４を含むか、これと連係することが可能である。当然のことながら、このようなデータパターンは、様々な形態をとりうる。たとえば、比較的シンプルな例では、データパターンが、語境界内部の１つ以上のビット位置に位置するデータ値（たとえば、「１」）を含むことが可能である。本明細書に記載のように、制御装置５０２は、このデータをシリアル化フォーマットで装置５０４に送信することが可能である。較正制御装置５１０は、制御装置５０２が較正信号または電力制御信号を送信してから、規定の時間以内に較正パターンデータを送信することが可能である。
【００４０】
ブロック６０８で示したように、装置５０４（たとえば、フレーマ５１６）は、制御装置５０２から受信した較正パターンデータを処理する。後で図７および８と併せて詳述するように、このフレーミング動作は、シリアル化解除動作を含むことが可能であり、シリアル化解除動作によって、フレーマ５１６は、受信したシリアルデータをパラレルデータに変換する。態様によっては、フレーミング動作は、クロック発生器５１８が発生させるクロック信号のセットに基づくことが可能である。また、フレーマ５１６は、定義された語境界に従って、フレーミングされたパラレルデータを出力することが可能である。
【００４１】
ブロック６１０で示したように、較正パターンオフセット判定器５２０が、フレーミングされたデータパターンを処理して、フレーミング動作に関連付けられたフレーミング誤差が存在するかどうかを判定する。たとえば、較正パターンオフセット判定器５２０は、フレーミングされたデータパターンの値を、予想されるデータ値と比較する。上述のように、この動作は、フレーミングされたデータパターンの中の、１つ以上のデータ値の実際の位置（たとえば、クロック信号のエッジを基準として定義されている語境界に関連付けられた位置）を、フレーミングされたデータパターンの中の各データ値ごとの予想される位置と比較することを含む。
【００４２】
そして、較正パターンオフセット判定器５２０は、ブロック６１０で検出されたオフセットに関する表示５２２を発生させる。たとえば、フレーミング誤差がない場合には、較正パターンオフセット判定器５２０は、オフセット値「０」を出力する。フレーミングが１ビットずれた場合、較正パターンオフセット判定器５２０は、オフセット値「１」を出力する。２ビット以上ずれた場合も相応の出力がなされる。
【００４３】
ブロック６１２で示したように、較正回路５２４が、オフセット５２２に基づいて、装置５０４の信号タイミングを較正する。たとえば、後で図７および８と併せて詳述するように、較正回路５２４は、フレーマ５１６が受信データを正しくフレーミングできるように、クロック発生器５１８が発生させたクロック信号のうちの１つ以上のクロック信号の位相を規定する。
【００４４】
ブロック６１４で示したように、装置５０４の較正が完了すると、制御装置５０２およびメモリ装置５０４がデータ転送動作を開始する。後述するように、装置５０４は、有利なことに、（たとえば、低電力モードへの遷移に起因する）位相誤差があれば、これを１つの動作で補償することが可能である。したがって、制御装置５０２および装置５０４は、装置５０４が較正パターンデータを受信してから比較的短時間のうちに（たとえば、送信されたデータに関連付けられた最高速度のクロックの４クロック周期以内に）データ転送動作を開始することが可能である。
【００４５】
図７は、位相較正済み信号を与える装置７００（たとえば、回路）の一実施形態を示す。態様によっては、装置７００は、図２の装置５０４に関して前述した機能性のうちのいくつかを実現する。たとえば、フレーマ５１６に対応する機能性をシリアル化解除器７０２が実現し、クロック発生器５１８に対応する機能性をクロック発生器７０４が実現し、較正パターンオフセット判定器５２０に対応する機能性を状態機械７０６が実現することが可能である。
【００４６】
シリアル化解除器７０２は、（たとえば、制御装置５０２からの）データ受信を容易にする信号インタフェースコンポーネントを複数含む。ここで、信号は、（ＤＩで示された）１つ以上のパッドを介して受信され、信号バッファなどの（ＲＤで示された）受信器コンポーネントに与えられる。図７はまた、受信クロック（この例では、バッファリングされたクロックＲＣ１Ｂ）の両エッジでデータをクロックインするデュアルデータレート（「ＤＤＲ」）シグナリングコンポーネントを組み込んだ実施態様を示している。
【００４７】
シリアル化解除器７０２はさらに、２ビット幅のデータ（ＲＤ１ＸおよびＲＤ１Ｙ）を１６ビット幅のデータ（ＲＤ４ＸおよびＲＤ４Ｙ）に変換するシリアルパラレル変換コンポーネントを含んでいる。ここで、図からわかるように、シリアルパラレル動作は、３つの段階で行う。第１の段階では、ＲＣ１の半分の周波数で動作するクロックＲＣ２の動作により、２ビット幅のデータ（ＲＤ１ＸおよびＲＤ１Ｙ）を４ビット幅のデータ（ＲＤ２ＸおよびＲＤ２Ｙ）に変換する。第２の段階では、ＲＣ２の半分の周波数で動作するクロックＲＣ３の動作により、４ビット幅のデータ（ＲＤ２ＸおよびＲＤ２Ｙ）を８ビット幅のデータ（ＲＤ３ＸおよびＲＤ３Ｙ）に変換する。第３の段階では、ＲＣ３の半分の周波数で動作するクロックＲＣ４（たとえば、ＲＣ４Ａ）の動作により、８ビット幅のデータ（ＲＤ３ＸおよびＲＤ３Ｙ）を１６ビット幅のデータ（ＲＤ４ＸおよびＲＤ４Ｙ）に変換する。
【００４８】
クロック発生器７０４は、（ＩＮＣで示された）インクリメント器コンポーネントと（それぞれが２つのフリップフロップを含む）３つのレジスタ段とを含む制御ループを用いて、分周クロックツリーＲＣ１〜ＲＣ４を出力する。インクリメント器は、３つのレジスタ段に対して入力信号を発生させる。たとえば、インクリメント器は、０から７までを繰り返し計数する３ビット計数器を含み、これによって、装置７００の語アライメント状態を維持する。ここで、計数の最上位ビットが右端（第３）の段階に与えられ、計数の最下位ビットが左端（第１）の段階に与えられる。したがって、第１の段階は、ＲＣ１のクロックレートの半分のクロックレートでクロックＲＣ２を発生させる。第２の段階は、ＲＣ２のクロックレートの半分のクロックレートでクロックＲＣ３を発生させる。第３の段階は、ＲＣ３のクロックレートの半分のクロックレートでクロックＲＣ４を発生させる。
【００４９】
クロック発生器７０４はさらに、（ＡＤＤで示された）加算器コンポーネントを含んでおり、加算器コンポーネントは、分周クロックツリーの位相を、状態機械７０６から与えられる語アライメントオフセット信号７０８の値に基づいて規定することを可能にする。これらのコンポーネントの動作例を、図８の簡略タイミング図と併せて説明する。
【００５０】
図８の複雑さを減らすために、これらの動作を、図７に示した４ビット分周クロックツリーではなく、３ビット分周クロックツリー（たとえば、ＲＣ１〜ＲＣ３のみ）の文脈で説明する。したがって、図８では、インクリメント器は、０から３までを繰り返し計数するものとして示してある。また、（たとえば、状態機械７０６内の語アライメントレジスタからの出力である）語アライメントオフセット信号７０８は、２ビット信号である。
【００５１】
図８の左側のタイミングで示したように、フレーミング誤差がない場合（たとえば、語アライメントレジスタの出力が「００」の場合）、加算器の出力は、インクリメント器の出力に追従する。図８は、このような条件の下でのＲＣ１〜ＲＣ３の位相関係の一例を示している。
【００５２】
図８の上側の受信パターンデータで示したように、ある時点で、シリアル化解除器７０２は、較正データを受信する。この簡略化された例では、データは、４ビット語境界において定義される。
【００５３】
図８の上側の出力データで示したように、フレーミング動作中に、クロック信号ＲＣ１〜ＲＣ３の位相関係が正しくないことに起因してフレーミング誤差が発生する場合がある。ここでは、フレーミング誤差は２ビットである。これに応じて、状態機械７０６は、語アライメントレジスタの値を「１０」に変更し、この値が加算器に与えられる。図８の右側に示したように、加算器の出力は、インクリメント器からの計数に語アライメントオフセット信号７０８が加算されたことを反映するように調節される。さらに、レジスタ段（たとえば、クロック分周器）に与えられた、結果的に調節された計数値は、クロック信号（たとえば、ＲＣ２およびＲＣ３）に対して所望の位相変化を引き起こす。結果として、その後のフレーミング動作でフレーミング誤差は発生しなくなる。これは、（たとえば、引き続いて行われる較正試験において）新たなフレーミング誤差が検出されるまでオフセット値は変更されないためである。
【００５４】
有利なことに、装置７００は、１回のアライメント測定および１回のアライメント調節で、位相較正（ならびに関連付けられた語アライメントまたはフレーミング調節）を行うことが可能である。結果として、装置７００は、較正動作を非常に迅速に行うことが可能である。たとえば、新たなオフセット値が算出されると、最高速度のクロック（たとえば、ＲＣ１）の１クロック周期以内にクロック位相を調節することが可能である。
【００５５】
図７はまた、装置７００の語アライメント状態が語アライメントオフセットから実質的に分離されていることを示している。図８に示したように、（語アライメント状態に関連付けられた）インクリメント器出力は、語アライメントオフセット信号７０８の変化の影響を受けない。したがって、語アライメントオフセットを変更する場合には、語アライメントオフセットの変更が現在の語アライメント状態に与えうる影響をまったく考慮しなくてよい。結果として、語アライメントオフセットの実装は、たとえば、語アライメント状態が、あらゆるオフセット変更を語アライメント状態におけるタイミング事象と同期させなければならない実装と比較すると、複雑さが小さい。このような同期は、更新ロジック（たとえば、オフセット値を更新する状態機械７０６）が比較的低速のクロック領域（たとえば、ＲＣ４Ｂ）で動作し、語アライメントロジック（たとえば、インクリメント器）がかなり高速のクロック領域（たとえば、ＲＣ１）で動作する場合には、特に複雑になる可能性がある。
【００５６】
較正回路の別の例を、図９を参照しながら説明する。ここでは、装置９００が、シリアルパラレルロジック（ＲＤＱ＿ＳＰブロック９０２）と、クロック発生器および位相較正回路（ＲＣＫ＿ＳＰブロック９０４）とを含んでいる。
【００５７】
関連するタイミング図である図１０を参照すると、受信ＤＤＲシリアルストリームＤＱ±がクロックＣＫ±によってクロックインされることにより、入力データＤＷ０〜ＤＺ０（図９の左側）がブロック９０２に与えられる。このデータは、クロックＣＫ１によりラッチされ、多重化器段に与えられる。多重化器段は、制御信号ＡＤＪＣおよびＡＤＪＴで制御されて、４つの入力データ信号のうちの１つをデータＤ１として出力する。このデータは、次にパラレル化段（ブロック９０２の右側）に与えられる。パラレル化段は、クロックＦ０およびＦ２によって制御される。
【００５８】
クロック発生器ブロック９０４は、いくつかの態様において装置７００の語アライメントロジックと同様である語アライメント状態ロジックを含んでいる。たとえば、インクリメント器（ＩＮＣ）ループが計数（Ｅ１およびＥ０）を発生させ、これは、クロック信号Ｆ０〜Ｆ３の発生に用いられる。
【００５９】
クロック発生器９０４は、陰を付けて示した回路と連係して動作する較正ロジック９０６を含んでいる。ここでは、クロックＦ０〜Ｆ３の位相を調節するために、クリア信号ＣＬＲＦおよびセット信号ＳＥＴＦが、それぞれ、ＡＮＤゲートおよびＯＲゲートを介してインクリメントループに組み込まれている。図１０は、装置９００内のデータの動きの一例を示す。図１１は、（ＤＷ０〜ＤＺ０で示される）アライメント誤差を検出し、所望の同期が達成されるように位相を調節する調節サイクルの一例を示す。
【００６０】
上記を鑑みると、当然のこととして、信号較正は、リモート装置において達成可能であり、全体がリモート装置において実装される制御ループ（たとえば、フレーミング誤差検出→オフセット発生→フレーミングクロック位相調節）を用いることにより達成可能である。さらに、このような制御ループは、時間の経過に対して所望の信号同期を維持するために、繰り返しを前提として閉じていてよい。
【００６１】
さらに、本発明の教示は、位相ロックループのような、比較的複雑な（かつ高電力の）クロック回路を含まない、低電力かつ／または低コストの装置で効果的に使用可能である。むしろ、本発明の教示は、フレーミングまたは他の動作に関連付けられたタイミング（たとえば、データアライメント）変動が（たとえば、最高速度のクロックの）ビット時間より大きい場合に効果的な較正を行うために使用可能である。
【００６２】
当然のことながら、開示された実施形態に対して、本発明の教示に基づく様々な修正を施すことが可能である。たとえば、実施形態が異なれば、利用するクロック信号の数は異なってよい。そのような場合は、所望の機能性を実現するために、回路を適宜増やしたり減らしたりしてよい。さらに、本発明の教示は、上述の目的以外の目的に使用するクロック信号を発生することにも使用可能である。たとえば、本発明の教示は、シリアル化動作（たとえば、別の装置への送信のためにパラレルデータをシリアルデータに変換することに関するフレーミング動作）または他の動作に用いるクロック信号を発生させる装置にも適用可能である。
【００６３】
本発明の教示は、様々な用途で使用可能である。実施形態によっては、本発明の教示は、メモリシステムにおいて使用可能である。たとえば、図１のクロック源１０２の機能性は、メモリ制御装置において実装可能であり、装置１０４および装置３００の機能性は、１つ以上のメモリ装置において実装可能である。同様に、クロック／データ源２０２および制御装置５０２の機能性は、メモリ制御装置において実装可能であり、装置２０４および装置５０４の機能性（ならびに図７および９の機能性）は、１つ以上のメモリ装置において実装可能である。ここで、メモリ装置は、たとえば、データをメモリ装置にクロックインすること、および／またはメモリ装置からクロックアウトすることのために較正済みクロック信号を発生させることが可能である。
【００６４】
態様によっては、メモリ装置は、記憶セルのセットを含む半導体集積回路素子を含むことが可能であり、記憶セルのセットは、ひとまとまりとしてメモリアレイまたはメモリアレイの一部分を形成することが可能である。このようなメモリ装置として、たとえば、揮発性メモリ装置、不揮発性メモリ装置、ＤＲＡＭ、ＳＲＡＭ、およびフラッシュメモリ装置がある。態様によっては、メモリ装置は、（たとえば、１つ以上のＤＲＡＭまたは他のメモリコンポーネントを含む）メモリモジュールを含んでよい。
【００６５】
メモリシステムは、様々な用途で使用可能である。たとえば、メモリシステムは、コンピュータグラフィックスカード、ビデオゲームコンソール、プリンタ、パーソナルコンピュータ、サーバ、または他の何らかの、データ記憶装置を利用する装置に組み込むことが可能である。
【００６６】
また、当然のことながら、本明細書に記載の様々な構造および機能を、様々な様式で、様々な装置を用いて実装することが可能である。たとえば、処理装置、制御装置、状態機械、ロジック、またはこれらのコンポーネントのうちの１つ以上のコンポーネントの何らかの組み合わせなど、様々なハードウェアコンポーネントにより、装置を実装することが可能である。
【００６７】
実施形態によっては、本明細書に記載の機能またはコンポーネントのうちの１つ以上を実装するために、１つ以上の処理装置上で、命令を含むコード（たとえば、ソフトウェア、ファームウェア、ミドルウェアなど）を実行することが可能である。これらのコードおよび関連コンポーネント（たとえば、コードによる（またはコードを実行するための）データ構造体および他のコンポーネント）は、処理装置が読み取り可能な（たとえば、一般にコンピュータ可読媒体と呼ばれる）適切なデータメモリに記憶させることが可能である。
【００６８】
本明細書で開示された処理におけるブロックの列挙順序は、好適なアプローチの一例に過ぎない。したがって、そのような各ブロックに関連付けられた各動作は、本開示の範囲から逸脱することなく、並べ替えが可能である。同様に、添付の方法クレームは、例示的順序での動作を示しており、必ずしも、示された特定の順序に限定されない。
【００６９】
本明細書に記載のコンポーネント同士および機能同士を、様々な様式で接続または結合することが可能である。これを行う様式は、部分的には、各コンポーネントが他のコンポーネントから分離されているかどうか、ならびに、どのように分離されているかに依存する場合がある。実施形態によっては、図面においてリード線に示された接続または結合のうちのいくつかが、集積回路の形であってもよく、回路基板上にあってもよく、ディスクリートワイヤとして実装されてもよく、他の何らかの様式で実装されてもよい。
【００７０】
本明細書で説明した信号は、様々な形態をとることが可能である。たとえば、実施形態によっては、信号は、ワイヤで送信される電気信号、光ファイバのような光媒体または空気を通って送信される光パルス、または空気などの媒体を通って送信されるＲＦ波などを含んでよい。さらに、複数の信号をまとめて、本明細書における信号としてもよい。上述の信号も、データの形態をとることが可能である。たとえば、実施形態によっては、あるアプリケーションプログラムが信号を別のアプリケーションプログラムに送信することが可能である。このような信号は、データメモリに記憶させることが可能である。
【００７１】
また、当然のことながら、「第１の」、「第２の」などの指定により、本発明の要素を参照する場合、この参照は、それらの要素の数量または順序を一般的に限定しない。むしろ、これらの指定は、本明細書においては、２つ以上の要素、または要素の２つ以上の段階を区別する簡便な方法として用いるものとする。したがって、第１および第２の要素を参照することは、そこでは２つの要素だけを用いることを意味するものではなく、また、何らかの様式で第１の要素が第２の要素に先行しなければならないことを意味するものでもない。また、特に断らない限り、要素のセットは、１つ以上の要素を含むものとする。
【００７２】
特定の例示的実施形態について詳細に説明し、添付図面で示したが、当然のことながら、このような実施形態は、本発明の教示の例示に過ぎず、本発明の教示を限定するものではない。特に、本発明の教示は、様々な装置および方法に適用可能であることを認識されたい。したがって、本発明の広い発明範囲から逸脱することなく、本明細書で教示された例示的実施形態および他の実施形態に様々な修正を施すことが可能であることが認識されるであろう。上記を鑑みて理解されるように、本発明の教示は、開示された特定の実施形態または構成に限定されず、むしろ、添付の特許請求の範囲に含まれるあらゆる変更、適応、または修正を包含するものとする。
【技術分野】
【０００１】
優先権の主張
本出願は、本出願人が所有する、参照によって開示が本明細書に組み込まれている、２００８年９月３０日に出願した米国特許仮特許出願第６１／１０１３４２号に対する利益および優先権を主張するものである。
【０００２】
本出願は、主に信号処理に関し、より具体的には（ただし、排他的ではなく）タイミング信号の較正に関する。
【背景技術】
【０００３】
電子装置には、互いの位相関係が規定されている複数の信号によって制御されたり、そのような信号を利用したりする回路が含まれる場合がある。たとえば、電子装置には、互いに異なる速度で動作する様々な回路が含まれる場合がある。このような場合は、これらの様々な回路の動作を制御するために、複数のクロック信号のセット（たとえば、クロックツリー）を装置に与える場合がある。さらに、回路同士が指定の様式で相互に作用するように、これらのクロック信号の間に特定の位相関係を規定する場合がある。
【０００４】
特定の状況下では、時間が経つにつれて、電子装置が、信号のセットの所望の位相関係を維持できなくなる場合がある。たとえば、電子装置の電源オン後に存在する、クロックツリーの異なる信号間の位相関係が、電子装置の電源オフ前に存在していた位相関係と異なる場合がある。
【０００５】
このような位相関係を時間の経過に対して維持するために、電子装置のタイミング回路を電源オンのままにしておいたり、比較的複雑なタイミング制御機構（位相ロックループなど）を電子装置に用いたりする場合がある。しかしながら、これらのようなタイミング制御方式は、電子装置がデータ処理を行っていない場合でも消費電力量が比較的多い場合がある。
【０００６】
以下に続く、発明を実施するための形態および添付の特許請求の範囲、ならびに添付図面において、本開示の例示的な特徴、態様、および利点を示す。
【図面の簡単な説明】
【０００７】
【図１】本発明の教示に従って構築された信号処理システムの一実施形態の簡略ブロック図である。
【図２】本発明の教示に従って構築された信号処理システムの一実施形態の簡略ブロック図である。
【図３】本発明の教示に従って構築されたクロック発生回路の一実施形態の簡略ブロック図である。
【図４】本発明の教示に従ってクロック信号を発生させるように実効可能な動作の一実施形態のフローチャートである。
【図５】本発明の教示に従って構築されたデータ処理システムの一実施形態の簡略ブロック図である。
【図６】本発明の教示に従ってデータを処理するように実効可能な動作の一実施形態のフローチャートである。
【図７】本発明の教示に従って構築されたデータ処理およびクロック発生回路の一実施形態の簡略ブロック図である。
【図８】複数のクロック信号のセットの位相を調節するために使用可能なタイミング動作の一実施形態の簡略図である。
【図９】本発明の教示に従って構築されたデータ処理およびクロック発生回路の一実施形態の簡略ブロック図である。
【図１０】複数の信号のセットを較正するために使用可能なタイミング動作の一実施形態の簡略図である。
【図１１】複数の信号のセットを較正するために使用可能なタイミング動作の一実施形態の簡略図である。
【０００８】
一般にそうであるように、図面に示した各種の特徴は、寸法どおりには描かれていない場合がある。したがって、各種特徴の寸法は、明確さのために、任意に拡大または縮小されている場合がある。さらに、いくつかの図面は、明確さのために簡略化されている場合がある。したがって、図面には、所与の装置または方法の構成要素がすべて描かれているわけではない。最後に、明細書および図面の全体を通して、類似の特徴を表すために類似の参照符号を使用している場合がある。
【発明を実施するための形態】
【０００９】
以下の説明では、１つ以上の例示的実施形態を示す。当然のことながら、本発明の教示は、様々な形態で実施可能であり、本明細書で開示した実施形態は、代表的なものに過ぎない。たとえば、当業者であれば本発明の教示に基づいて理解されるように、ある特定の構造的または機能的詳細を、他のどの構造的または機能的詳細にも依存せずに、一実施形態に組み込むことが可能である。したがって、開示された任意の実施形態に示されている、任意の好適な数の構造的または機能的詳細を用いて、装置を実装したり、方法を実践したりすることが可能である。また、開示された任意の実施形態に示されている、その構造的または機能的詳細に加えて（またはそれら以外の）他の構造的または機能的詳細を用いて、装置を実装したり、方法を実践したりすることも可能である。
【００１０】
本開示は、いくつかの態様において、位相誤差または他の、信号に関連する同様の誤差の検出に基づいて信号を較正することに関する。このような誤差は、様々な方法で検出可能である。たとえば、高速度の基準信号に基づいてクロック信号のセットを発生させる装置では、クロック信号セットのうちの最低速度のクロック信号の位相と、高速度の基準クロック信号に関連付けられた低速度の基準クロック信号の位相との比較に基づいて、クロック信号セットのうちの１つ以上の低速度の信号の位相を規定（たとえば、選択）する。さらに、データのフレーミングにクロック信号のセットを用いる装置では、フレーミングされたデータの中でフレーミングオフセットが検出された場合に、クロック信号セットのうちの１つ以上の低速度の信号の位相を規定（たとえば、調節）する。本開示のこれらおよび他の態様について、図１および２を参照しながら、簡単に説明する。
【００１１】
図１に示すシステム１００では、クロック源１０２を、１つ以上の装置（たとえば、装置１０４および１０６）から物理的に分離することが可能である。たとえば、クロック源１０２は、装置１０４および１０６とは別の装置として実施可能である。便宜上、以下の説明では、装置１０６ではなく装置１０４の動作に注目する。しかしながら、当然のこととして、装置１０６およびシステム１００内の他の装置（図示せず）も、装置１０４と同様に動作可能である。
【００１２】
装置１０４は、たとえば、システム１００内の１つ以上の装置（たとえば、クロック源１０２と関連付けられた、図示されていないデータ処理コンポーネント）との間でのデータ送信および／またはデータ受信を容易にするために、局部発生クロック信号を用いることが可能である。より具体的な（ただし、限定的ではない）例として、高速度の基準クロック信号１０８に同期したシリアル化データを、クロック源１０２と装置１０４との間で転送することが可能である。
【００１３】
このようなデータの受信および送信を容易にするために、装置１０４は、クロック源１０２から受信したクロック信号１０８および低速度の基準クロック信号１１０に基づいて、局部タイミング信号を発生させる。典型的な実装では、装置１０２は、クロック信号１０８を分周することにより、クロック信号１１０を発生させる。装置１０４が発生させた局部タイミングは、それぞれの周波数が異なる複数のクロック信号を含むことが可能である。たとえば、クロック分周器１１２が、（たとえば、公称周波数がｆ０である）クロック信号１０８を連続的に分周して、公称周波数がｆ０の約数（たとえば、ｆ０／２、ｆ０／４、…、ｆ０／ｎ）であるクロック信号のセットを出力することが可能である。便宜上、本明細書では、このようなクロック信号のセットを、分周クロックツリーと呼ぶことにする。ここで、約数（すなわち、因数）という用語は、ある量（整数値でも非整数値でもよい）を割り切れる（すなわち、整数除算できる）量（整数値でも非整数値でもよい）を意味する。たとえば、１．５Ｈｚは６．０Ｈｚの約数である。
【００１４】
動作によっては、分周クロックツリーのブランチ間で特定の位相関係を維持することが必要になる。たとえば、最高速度のブランチ（たとえば、ｆ０）の特定の立ち上がりエッジにおいては、２番目に高速度のブランチ（たとえば、ｆ０／２）がロー状態からハイ状態に遷移し、３番目に高速度のブランチ（たとえば、ｆ０／３）がハイ状態からロー状態に遷移することが必要な場合がある。
【００１５】
装置１０４は、装置１０４またはそのクロッキング回路の電源をオフにし、再度オンにした場合や、他のなんらかの事象（たとえば、信号グリッチ）によって局部発生クロック信号のうちの１つ以上の信号の位相が変化した場合でも、局部発生クロック信号が所望の位相関係を自動的に再取得するように、信号較正を有利に行う。簡単に言うと、較正動作は、クロック信号１１０の位相を、クロック信号１１０と同じ公称周波数（たとえば、ｆ０／ｎ）を有する一連の低速度の局部発生クロック信号の位相と比較することを含む。これらの位相比較結果に基づいて、装置１０４は、所望の位相関係を有する、クロック信号のサブセットを識別する。
【００１６】
後で詳述するように、クロック分周器１１２は、分周クロックツリーのすべてのブランチに対して、あらゆる可能な位相でクロック信号を発生させる。たとえば、ｆ０／２に対応する、可能なそれぞれの位相で２つの信号を発生させ、ｆ０／４に対応する、可能なそれぞれの位相で４つの信号を発生させる。その他のブランチについても同様である。したがって、ｎ＝４の場合には、４つの位相組み合わせを発生させる。各位相組み合わせは、ｆ０／２に関連付けられた信号と、ｆ０／４と関連付けられた信号とを有する。したがって、これらの位相組み合わせのそれぞれは、対応する、信号のサブセットに関連付けられる。
【００１７】
次に、位相選択器１１４が、クロック信号１１０の位相と、各サブセットの最低速度のクロック信号の位相とを比較する。最小位相誤差に関連付けられたサブセットが、所望の位相関係を与えるサブセットとして識別される。したがって、装置１０４は、このサブセットを、クロック信号１０８とともに、較正済みクロックツリーとして出力する。
【００１８】
次に図２を参照すると、システム２００が、装置２０４（たとえば、周辺装置）から物理的に分離可能なクロック／データ源２０２を含んでいる。たとえば、クロック／データ源２０２は、装置２０４とは別の装置として実施可能である。前述の場合と同様に、装置２０４は、システム２００内の１つ以上の装置（たとえば、クロック／データ源２０２と関連付けられた、図示されていないデータ処理コンポーネント）との間でのデータ送信および／またはデータ受信を容易にするために、（ｆ０、…、ｆ０／ｎと指定された）局部発生クロック信号を出力するクロック発生器２０６を含む。また、前述のように、装置２０４は、装置２０４またはそのクロッキング回路の電源をオフにし、再度オンにした場合や、他のなんらかの事象（たとえば、信号グリッチ）によって局部発生クロック信号のうちの１つ以上の信号の位相が変化した場合でも、局部発生クロック信号が所望の位相関係を自動的に再取得するように、信号較正を行う。
【００１９】
図２の例では、クロック／データ源２０２から受信したデータをフレーミングするために、局部発生クロック信号を用いる。たとえば、タイミング／データ源２０２が、シリアル化データストリームを装置２０４に送信し、装置２０４では、受信データフレーマ２０８がそのシリアル化データを（たとえば、パラレルデータを出力するために）フレーミングする。態様によっては、フレーミングは、（たとえば、定義された語境界に従って）データボリューム内の開始点および終了点を定義することを含む。ここで、クロック発生器２０６からのクロック信号の位相に誤差があれば、その誤差は、フレーミングされたデータのフレーミング誤差となって現れる。
【００２０】
簡単に言えば、システム２００の位相較正動作では、クロック／データ源２０２が較正データパターンを装置２０４に送信し、装置２０４が、これを受けて、フレーミング誤差が検出された場合に、自身の局部発生クロック信号の位相を調節する。後で詳述するように、フレーミングオフセットがあれば、フレーミングオフセット検出器２１０が、フレーミングされた較正データパターンを処理して、フレーミングオフセットを特定する。このようなオフセットは、たとえば、（たとえば、フレーミングされたデータパターンの中の）フレーム内でフレーミングビットが配置された位置と、フレーム内でフレーミングビットが配置されると予想された位置との間のビット位置の数を表すことが可能である。次に、フレームオフセット検出器２１０は、このオフセット情報を位相規定器２１２に与え、位相規定器２１２は、クロック発生器２０６と連係して、局部発生クロック信号の位相を規定（たとえば、調節または選択）する。
【００２１】
上述の概要を踏まえて、以下では、位相較正済み信号を与えることに関するさらなる詳細を、図３〜１１を参照しながら説明する。簡単に言うと、図３および４は、システム１００の機能性と同様の機能性を実現するために用いることが可能なコンポーネントおよび動作の例に関する。図５〜１１は、システム２００の機能性と同様の機能性を実現するために用いることが可能なコンポーネントおよび動作の例に関する。
【００２２】
図３は、位相較正済み信号を与える装置３００の一実施形態を示す。態様によっては、装置３００は、図１の装置１０４に関して前述した機能性を実現する。
【００２３】
装置３００の動作例を、図４のフローチャートと併せて説明する。便宜上、図４の動作（または他の任意の、本明細書で説明または教示される動作）については、特定のコンポーネント（たとえば、システム１００および／または装置３００のコンポーネント）によって実行されるものとして説明する。しかしながら、当然のこととして、これらの動作は、他のタイプのコンポーネントによっても実行可能であり、コンポーネントの数が異なっても実行可能である。また、当然のこととして、実施態様によっては、本明細書に記載の動作のうちの１つ以上の動作を用いなくてもよい。
【００２４】
図４のブロック４０２で示したように、装置３００は、図３において公称周波数Ｆ０を有するものとして示された第１のクロック信号３０２を（たとえば、図示されていないシグナリングインタフェースを介して）受信する。第１のクロック信号３０２は、（たとえば、図示されていないが）バッファリングされて、装置３００から出力される分周クロックツリーの最高速度のクロックを与えることが可能である。したがって、第１のクロック信号３０２は、図１のクロック信号１０８に対応する。
【００２５】
ブロック４０４で示したように、装置３００はまた、図３において公称周波数Ｆ０／４を有するものとして示された第２のクロック信号３０４を（たとえば、図示されていないシグナリングインタフェースを介して）受信する。図３の例では、クロックツリーは、３つのブランチ（ｆ０、ｆ０／２、およびｆ０／４）を有する。したがって、第２のクロック信号３０４は、分周クロックツリーの最低速度のクロックに対応する（たとえば、図１のクロック信号１１０に対応する）。当然のことながら、他の実施態様では別の数のクロックツリーブランチを用いてもよい。
【００２６】
ブロック４０６で示したように、装置３００は、第１のクロック信号３０２をベースとして複数のクロック信号を発生させる。たとえば、第１のクロック信号３０２は、最初に分周器３０６で分周されて、公称周波数ｆ０／２の信号を与え、分周器３０６の出力は、分周器３０８で分周されて、公称周波数ｆ０／４の信号を与える。さらに、装置３００は、複数の位相反転器３１０および適切な信号経路を用いて、分周クロックツリーの各ブランチごとに可能なすべての位相を発生させる。態様によっては、分周器３０６および３０８、位相反転器３１０、ならびに関連する信号経路は、図１のクロック分周器１１２に対応する。
【００２７】
上記信号は、一対の多重化器３１２および３１４に与えられる。多重化器３１２は、計数器３１８からの一対の制御信号に基づいて、４つの入力信号のうちの１つを出力信号３１６として選択する。同様に、多重化器３１４は、計数器３１８からの別の制御信号（たとえば、最上位ビット）に基づいて、２つの入力信号のうちの１つを出力信号３２０として選択する。したがって、当然のことながら、計数器３１８（たとえば、３ビット計数器）の計数が（たとえば、０から７に）進むにつれ、多重化器３１２および３１４は、信号３１６および３２０に関して起こりうる８つの異なる位相関係を連続的に出力する。
【００２８】
ブロック４０８で示したように、パルス発生器３２２が、第２のクロック信号３０４と現在の信号３１６との間の位相差を測定する。ここで、当然のことながら、これらの信号の公称周波数は同じである（たとえば、ｆ０／４）。いくつかの実施形態では、パルス発生器３２２は、２つの信号の間の位相差が規定のスキュー許容値より大きい場合に、パルスを発生させる。このスキュー許容値は、たとえば、クロック３０２の周期に対する固定比率として規定できる。
【００２９】
パルスが発生すると、計数器３１８がインクリメントされ、これによって、多重化器３１２および３１４から出力されるクロック信号のサブセットが変化する（すなわち、別の位相関係を有するサブセットに変わる）。次に、パルス発生器３２２は、新しい信号３１６と第２の信号３０４との位相を比較し、位相差が規定のスキュー許容値より大きい場合には、再度パルスを発生させる。上記動作は、パルス発生器３２２からパルスを発生させないクロック信号サブセットが計数器３１８の出力によって選択されるまで（たとえば、現在の信号３１６の位相が第２のクロック信号３０４の位相の規定のスキュー許容値以内になるまで）繰り返される。有利なことに、（たとえば、装置３００の電源がオフにされた結果として）信号３１６および３２０の位相関係が所望の位相関係から外れるような事象が発生した場合には、装置３００は、分周クロックツリーを自動的に較正する。
【００３０】
ブロック４１０で示したように、装置３００は、信号３０４と信号３１６との間の位相差に基づいて、所望の位相関係を与える発生クロック信号３１６および３２０のサブセットを選択する。したがって、態様によっては、パルス発生器３２２および計数器３１８は、図１の位相選択器１１４に対応する。これらのコンポーネントは、様々な様式で（たとえば、状態機械として）実装可能である。
【００３１】
図１、３、および４の教示に従って実装されるクロック較正方式によれば、１つ以上の態様において、他の較正方式より効果的な較正を行うことが可能である。たとえば、本開示の方式は、クロックツリーのすべてのブランチを中央のクロック発生器から各周辺装置へ単純に引き回す方式に比べて、信号の必要な相互接続の数が少なくなる。
【００３２】
さらに、本開示の方式によれば、分散している各装置のクロック発生器を、リセット信号を用いて較正する方式に比べて、実装が容易になり、パフォーマンスが良好になる。たとえば、リセット信号を用いる方式は、起動シーケンスがより複雑である可能性があり、タイミング要件がより厳しい可能性があり、リセット可能フリップフロップを使用する可能性がある（たとえば、リセット可能フリップフロップは非リセット可能フリップフロップより低速になる場合がある）。これに対し、本開示の方式は、制御信号（たとえば、リセット信号）によって制御されない多重化器および分周フリップフロップを使用することが可能である。したがって、本開示の方式のほうが、セットアップ時間の制約が緩やかである。さらに、本開示の方式であれば、リセット可能フリップフロップを使用しなくてよい。
【００３３】
図５は、較正済み信号を与えるシステムの別の実施形態を示す。ここでは、システム５００が、（たとえば、図示されていないクロック源を含む）制御装置５０２と、関連付けられた装置５０４（たとえば、メモリ装置などの周辺装置）とを含んでいる。態様によっては、システム５００は、図２と併せて前述した機能性と同様の機能性を実現する。装置５００の動作例を、図６のフローチャートの文脈で説明する。
【００３４】
ブロック６０２で示したように、制御装置５０２は、装置５０４においてタイミング（たとえば、位相）較正動作を開始する。このような動作は、装置５０４の電力状態（またはモード）の変更と併せて、または、制御装置５０２によって起動される較正動作と併せて開始可能である。
【００３５】
前者の場合の一例として、周辺電力制御装置５０６が、装置５０４の電力モード制御装置５０８と連係して、装置５０４の電力状態を制御することが可能である。具体的な例として、制御装置５０２は、装置５０４との間でデータが送信も受信もされないアイドルモードの間は、装置５０４の１つ以上の部分（たとえば、クロック発生器部分）の電源を一時的に落とすことを選択することが可能である。その後、しばらく経ってから、周辺電力制御装置５０６は、電力制御信号を電力モード制御装置５０８に送信して、装置５０４を低電力モード（たとえば、アイドルモード）から高電力モード（たとえば、アクティブモード）に変更する。
【００３６】
上述の較正動作の一例として、較正制御装置５１０が、較正メッセージを装置５０４に繰り返し（たとえば、周期的に）送信することが可能である。たとえば、これらの動作は、制御装置５０２と装置５０４との間でデータ転送が行われていないアイドル期間の間に実行可能である。このようにして、制御装置５０２は、装置５０４が時間の経過に対して適切なタイミング較正を確実に継続するようにすることが可能である。
【００３７】
図５に示したように、制御装置５０２は、装置５０４との通信のために通信インタフェース５１２（たとえば、シグナリングインタフェース、通信プロセッサ、または他の好適なコンポーネント）を含む。装置５０４も、同様の回路（図示せず）を含む。
【００３８】
ブロック６０４で示したように、装置５０４は、所与の刺激に対する応答として、タイミング較正動作を開始する。たとえば、上述のように、これらの動作は、制御装置５０２からメッセージを受信した後に開始される。代替として、装置５０４は、これらの動作を、電源投入後、リセット後、または他の何らかの事象に対する応答として、（たとえば、較正パターンを連続的に監視することにより）自動的に開始することが可能である。
【００３９】
ブロック６０６で示したように、較正制御装置５１０は、較正パターンデータを装置５０４に送信する。このために、較正制御装置５１０は、定義された語境界（たとえば、バイト境界）においてデータパターンを発生させる較正パターン発生器５１４を含むか、これと連係することが可能である。当然のことながら、このようなデータパターンは、様々な形態をとりうる。たとえば、比較的シンプルな例では、データパターンが、語境界内部の１つ以上のビット位置に位置するデータ値（たとえば、「１」）を含むことが可能である。本明細書に記載のように、制御装置５０２は、このデータをシリアル化フォーマットで装置５０４に送信することが可能である。較正制御装置５１０は、制御装置５０２が較正信号または電力制御信号を送信してから、規定の時間以内に較正パターンデータを送信することが可能である。
【００４０】
ブロック６０８で示したように、装置５０４（たとえば、フレーマ５１６）は、制御装置５０２から受信した較正パターンデータを処理する。後で図７および８と併せて詳述するように、このフレーミング動作は、シリアル化解除動作を含むことが可能であり、シリアル化解除動作によって、フレーマ５１６は、受信したシリアルデータをパラレルデータに変換する。態様によっては、フレーミング動作は、クロック発生器５１８が発生させるクロック信号のセットに基づくことが可能である。また、フレーマ５１６は、定義された語境界に従って、フレーミングされたパラレルデータを出力することが可能である。
【００４１】
ブロック６１０で示したように、較正パターンオフセット判定器５２０が、フレーミングされたデータパターンを処理して、フレーミング動作に関連付けられたフレーミング誤差が存在するかどうかを判定する。たとえば、較正パターンオフセット判定器５２０は、フレーミングされたデータパターンの値を、予想されるデータ値と比較する。上述のように、この動作は、フレーミングされたデータパターンの中の、１つ以上のデータ値の実際の位置（たとえば、クロック信号のエッジを基準として定義されている語境界に関連付けられた位置）を、フレーミングされたデータパターンの中の各データ値ごとの予想される位置と比較することを含む。
【００４２】
そして、較正パターンオフセット判定器５２０は、ブロック６１０で検出されたオフセットに関する表示５２２を発生させる。たとえば、フレーミング誤差がない場合には、較正パターンオフセット判定器５２０は、オフセット値「０」を出力する。フレーミングが１ビットずれた場合、較正パターンオフセット判定器５２０は、オフセット値「１」を出力する。２ビット以上ずれた場合も相応の出力がなされる。
【００４３】
ブロック６１２で示したように、較正回路５２４が、オフセット５２２に基づいて、装置５０４の信号タイミングを較正する。たとえば、後で図７および８と併せて詳述するように、較正回路５２４は、フレーマ５１６が受信データを正しくフレーミングできるように、クロック発生器５１８が発生させたクロック信号のうちの１つ以上のクロック信号の位相を規定する。
【００４４】
ブロック６１４で示したように、装置５０４の較正が完了すると、制御装置５０２およびメモリ装置５０４がデータ転送動作を開始する。後述するように、装置５０４は、有利なことに、（たとえば、低電力モードへの遷移に起因する）位相誤差があれば、これを１つの動作で補償することが可能である。したがって、制御装置５０２および装置５０４は、装置５０４が較正パターンデータを受信してから比較的短時間のうちに（たとえば、送信されたデータに関連付けられた最高速度のクロックの４クロック周期以内に）データ転送動作を開始することが可能である。
【００４５】
図７は、位相較正済み信号を与える装置７００（たとえば、回路）の一実施形態を示す。態様によっては、装置７００は、図２の装置５０４に関して前述した機能性のうちのいくつかを実現する。たとえば、フレーマ５１６に対応する機能性をシリアル化解除器７０２が実現し、クロック発生器５１８に対応する機能性をクロック発生器７０４が実現し、較正パターンオフセット判定器５２０に対応する機能性を状態機械７０６が実現することが可能である。
【００４６】
シリアル化解除器７０２は、（たとえば、制御装置５０２からの）データ受信を容易にする信号インタフェースコンポーネントを複数含む。ここで、信号は、（ＤＩで示された）１つ以上のパッドを介して受信され、信号バッファなどの（ＲＤで示された）受信器コンポーネントに与えられる。図７はまた、受信クロック（この例では、バッファリングされたクロックＲＣ１Ｂ）の両エッジでデータをクロックインするデュアルデータレート（「ＤＤＲ」）シグナリングコンポーネントを組み込んだ実施態様を示している。
【００４７】
シリアル化解除器７０２はさらに、２ビット幅のデータ（ＲＤ１ＸおよびＲＤ１Ｙ）を１６ビット幅のデータ（ＲＤ４ＸおよびＲＤ４Ｙ）に変換するシリアルパラレル変換コンポーネントを含んでいる。ここで、図からわかるように、シリアルパラレル動作は、３つの段階で行う。第１の段階では、ＲＣ１の半分の周波数で動作するクロックＲＣ２の動作により、２ビット幅のデータ（ＲＤ１ＸおよびＲＤ１Ｙ）を４ビット幅のデータ（ＲＤ２ＸおよびＲＤ２Ｙ）に変換する。第２の段階では、ＲＣ２の半分の周波数で動作するクロックＲＣ３の動作により、４ビット幅のデータ（ＲＤ２ＸおよびＲＤ２Ｙ）を８ビット幅のデータ（ＲＤ３ＸおよびＲＤ３Ｙ）に変換する。第３の段階では、ＲＣ３の半分の周波数で動作するクロックＲＣ４（たとえば、ＲＣ４Ａ）の動作により、８ビット幅のデータ（ＲＤ３ＸおよびＲＤ３Ｙ）を１６ビット幅のデータ（ＲＤ４ＸおよびＲＤ４Ｙ）に変換する。
【００４８】
クロック発生器７０４は、（ＩＮＣで示された）インクリメント器コンポーネントと（それぞれが２つのフリップフロップを含む）３つのレジスタ段とを含む制御ループを用いて、分周クロックツリーＲＣ１〜ＲＣ４を出力する。インクリメント器は、３つのレジスタ段に対して入力信号を発生させる。たとえば、インクリメント器は、０から７までを繰り返し計数する３ビット計数器を含み、これによって、装置７００の語アライメント状態を維持する。ここで、計数の最上位ビットが右端（第３）の段階に与えられ、計数の最下位ビットが左端（第１）の段階に与えられる。したがって、第１の段階は、ＲＣ１のクロックレートの半分のクロックレートでクロックＲＣ２を発生させる。第２の段階は、ＲＣ２のクロックレートの半分のクロックレートでクロックＲＣ３を発生させる。第３の段階は、ＲＣ３のクロックレートの半分のクロックレートでクロックＲＣ４を発生させる。
【００４９】
クロック発生器７０４はさらに、（ＡＤＤで示された）加算器コンポーネントを含んでおり、加算器コンポーネントは、分周クロックツリーの位相を、状態機械７０６から与えられる語アライメントオフセット信号７０８の値に基づいて規定することを可能にする。これらのコンポーネントの動作例を、図８の簡略タイミング図と併せて説明する。
【００５０】
図８の複雑さを減らすために、これらの動作を、図７に示した４ビット分周クロックツリーではなく、３ビット分周クロックツリー（たとえば、ＲＣ１〜ＲＣ３のみ）の文脈で説明する。したがって、図８では、インクリメント器は、０から３までを繰り返し計数するものとして示してある。また、（たとえば、状態機械７０６内の語アライメントレジスタからの出力である）語アライメントオフセット信号７０８は、２ビット信号である。
【００５１】
図８の左側のタイミングで示したように、フレーミング誤差がない場合（たとえば、語アライメントレジスタの出力が「００」の場合）、加算器の出力は、インクリメント器の出力に追従する。図８は、このような条件の下でのＲＣ１〜ＲＣ３の位相関係の一例を示している。
【００５２】
図８の上側の受信パターンデータで示したように、ある時点で、シリアル化解除器７０２は、較正データを受信する。この簡略化された例では、データは、４ビット語境界において定義される。
【００５３】
図８の上側の出力データで示したように、フレーミング動作中に、クロック信号ＲＣ１〜ＲＣ３の位相関係が正しくないことに起因してフレーミング誤差が発生する場合がある。ここでは、フレーミング誤差は２ビットである。これに応じて、状態機械７０６は、語アライメントレジスタの値を「１０」に変更し、この値が加算器に与えられる。図８の右側に示したように、加算器の出力は、インクリメント器からの計数に語アライメントオフセット信号７０８が加算されたことを反映するように調節される。さらに、レジスタ段（たとえば、クロック分周器）に与えられた、結果的に調節された計数値は、クロック信号（たとえば、ＲＣ２およびＲＣ３）に対して所望の位相変化を引き起こす。結果として、その後のフレーミング動作でフレーミング誤差は発生しなくなる。これは、（たとえば、引き続いて行われる較正試験において）新たなフレーミング誤差が検出されるまでオフセット値は変更されないためである。
【００５４】
有利なことに、装置７００は、１回のアライメント測定および１回のアライメント調節で、位相較正（ならびに関連付けられた語アライメントまたはフレーミング調節）を行うことが可能である。結果として、装置７００は、較正動作を非常に迅速に行うことが可能である。たとえば、新たなオフセット値が算出されると、最高速度のクロック（たとえば、ＲＣ１）の１クロック周期以内にクロック位相を調節することが可能である。
【００５５】
図７はまた、装置７００の語アライメント状態が語アライメントオフセットから実質的に分離されていることを示している。図８に示したように、（語アライメント状態に関連付けられた）インクリメント器出力は、語アライメントオフセット信号７０８の変化の影響を受けない。したがって、語アライメントオフセットを変更する場合には、語アライメントオフセットの変更が現在の語アライメント状態に与えうる影響をまったく考慮しなくてよい。結果として、語アライメントオフセットの実装は、たとえば、語アライメント状態が、あらゆるオフセット変更を語アライメント状態におけるタイミング事象と同期させなければならない実装と比較すると、複雑さが小さい。このような同期は、更新ロジック（たとえば、オフセット値を更新する状態機械７０６）が比較的低速のクロック領域（たとえば、ＲＣ４Ｂ）で動作し、語アライメントロジック（たとえば、インクリメント器）がかなり高速のクロック領域（たとえば、ＲＣ１）で動作する場合には、特に複雑になる可能性がある。
【００５６】
較正回路の別の例を、図９を参照しながら説明する。ここでは、装置９００が、シリアルパラレルロジック（ＲＤＱ＿ＳＰブロック９０２）と、クロック発生器および位相較正回路（ＲＣＫ＿ＳＰブロック９０４）とを含んでいる。
【００５７】
関連するタイミング図である図１０を参照すると、受信ＤＤＲシリアルストリームＤＱ±がクロックＣＫ±によってクロックインされることにより、入力データＤＷ０〜ＤＺ０（図９の左側）がブロック９０２に与えられる。このデータは、クロックＣＫ１によりラッチされ、多重化器段に与えられる。多重化器段は、制御信号ＡＤＪＣおよびＡＤＪＴで制御されて、４つの入力データ信号のうちの１つをデータＤ１として出力する。このデータは、次にパラレル化段（ブロック９０２の右側）に与えられる。パラレル化段は、クロックＦ０およびＦ２によって制御される。
【００５８】
クロック発生器ブロック９０４は、いくつかの態様において装置７００の語アライメントロジックと同様である語アライメント状態ロジックを含んでいる。たとえば、インクリメント器（ＩＮＣ）ループが計数（Ｅ１およびＥ０）を発生させ、これは、クロック信号Ｆ０〜Ｆ３の発生に用いられる。
【００５９】
クロック発生器９０４は、陰を付けて示した回路と連係して動作する較正ロジック９０６を含んでいる。ここでは、クロックＦ０〜Ｆ３の位相を調節するために、クリア信号ＣＬＲＦおよびセット信号ＳＥＴＦが、それぞれ、ＡＮＤゲートおよびＯＲゲートを介してインクリメントループに組み込まれている。図１０は、装置９００内のデータの動きの一例を示す。図１１は、（ＤＷ０〜ＤＺ０で示される）アライメント誤差を検出し、所望の同期が達成されるように位相を調節する調節サイクルの一例を示す。
【００６０】
上記を鑑みると、当然のこととして、信号較正は、リモート装置において達成可能であり、全体がリモート装置において実装される制御ループ（たとえば、フレーミング誤差検出→オフセット発生→フレーミングクロック位相調節）を用いることにより達成可能である。さらに、このような制御ループは、時間の経過に対して所望の信号同期を維持するために、繰り返しを前提として閉じていてよい。
【００６１】
さらに、本発明の教示は、位相ロックループのような、比較的複雑な（かつ高電力の）クロック回路を含まない、低電力かつ／または低コストの装置で効果的に使用可能である。むしろ、本発明の教示は、フレーミングまたは他の動作に関連付けられたタイミング（たとえば、データアライメント）変動が（たとえば、最高速度のクロックの）ビット時間より大きい場合に効果的な較正を行うために使用可能である。
【００６２】
当然のことながら、開示された実施形態に対して、本発明の教示に基づく様々な修正を施すことが可能である。たとえば、実施形態が異なれば、利用するクロック信号の数は異なってよい。そのような場合は、所望の機能性を実現するために、回路を適宜増やしたり減らしたりしてよい。さらに、本発明の教示は、上述の目的以外の目的に使用するクロック信号を発生することにも使用可能である。たとえば、本発明の教示は、シリアル化動作（たとえば、別の装置への送信のためにパラレルデータをシリアルデータに変換することに関するフレーミング動作）または他の動作に用いるクロック信号を発生させる装置にも適用可能である。
【００６３】
本発明の教示は、様々な用途で使用可能である。実施形態によっては、本発明の教示は、メモリシステムにおいて使用可能である。たとえば、図１のクロック源１０２の機能性は、メモリ制御装置において実装可能であり、装置１０４および装置３００の機能性は、１つ以上のメモリ装置において実装可能である。同様に、クロック／データ源２０２および制御装置５０２の機能性は、メモリ制御装置において実装可能であり、装置２０４および装置５０４の機能性（ならびに図７および９の機能性）は、１つ以上のメモリ装置において実装可能である。ここで、メモリ装置は、たとえば、データをメモリ装置にクロックインすること、および／またはメモリ装置からクロックアウトすることのために較正済みクロック信号を発生させることが可能である。
【００６４】
態様によっては、メモリ装置は、記憶セルのセットを含む半導体集積回路素子を含むことが可能であり、記憶セルのセットは、ひとまとまりとしてメモリアレイまたはメモリアレイの一部分を形成することが可能である。このようなメモリ装置として、たとえば、揮発性メモリ装置、不揮発性メモリ装置、ＤＲＡＭ、ＳＲＡＭ、およびフラッシュメモリ装置がある。態様によっては、メモリ装置は、（たとえば、１つ以上のＤＲＡＭまたは他のメモリコンポーネントを含む）メモリモジュールを含んでよい。
【００６５】
メモリシステムは、様々な用途で使用可能である。たとえば、メモリシステムは、コンピュータグラフィックスカード、ビデオゲームコンソール、プリンタ、パーソナルコンピュータ、サーバ、または他の何らかの、データ記憶装置を利用する装置に組み込むことが可能である。
【００６６】
また、当然のことながら、本明細書に記載の様々な構造および機能を、様々な様式で、様々な装置を用いて実装することが可能である。たとえば、処理装置、制御装置、状態機械、ロジック、またはこれらのコンポーネントのうちの１つ以上のコンポーネントの何らかの組み合わせなど、様々なハードウェアコンポーネントにより、装置を実装することが可能である。
【００６７】
実施形態によっては、本明細書に記載の機能またはコンポーネントのうちの１つ以上を実装するために、１つ以上の処理装置上で、命令を含むコード（たとえば、ソフトウェア、ファームウェア、ミドルウェアなど）を実行することが可能である。これらのコードおよび関連コンポーネント（たとえば、コードによる（またはコードを実行するための）データ構造体および他のコンポーネント）は、処理装置が読み取り可能な（たとえば、一般にコンピュータ可読媒体と呼ばれる）適切なデータメモリに記憶させることが可能である。
【００６８】
本明細書で開示された処理におけるブロックの列挙順序は、好適なアプローチの一例に過ぎない。したがって、そのような各ブロックに関連付けられた各動作は、本開示の範囲から逸脱することなく、並べ替えが可能である。同様に、添付の方法クレームは、例示的順序での動作を示しており、必ずしも、示された特定の順序に限定されない。
【００６９】
本明細書に記載のコンポーネント同士および機能同士を、様々な様式で接続または結合することが可能である。これを行う様式は、部分的には、各コンポーネントが他のコンポーネントから分離されているかどうか、ならびに、どのように分離されているかに依存する場合がある。実施形態によっては、図面においてリード線に示された接続または結合のうちのいくつかが、集積回路の形であってもよく、回路基板上にあってもよく、ディスクリートワイヤとして実装されてもよく、他の何らかの様式で実装されてもよい。
【００７０】
本明細書で説明した信号は、様々な形態をとることが可能である。たとえば、実施形態によっては、信号は、ワイヤで送信される電気信号、光ファイバのような光媒体または空気を通って送信される光パルス、または空気などの媒体を通って送信されるＲＦ波などを含んでよい。さらに、複数の信号をまとめて、本明細書における信号としてもよい。上述の信号も、データの形態をとることが可能である。たとえば、実施形態によっては、あるアプリケーションプログラムが信号を別のアプリケーションプログラムに送信することが可能である。このような信号は、データメモリに記憶させることが可能である。
【００７１】
また、当然のことながら、「第１の」、「第２の」などの指定により、本発明の要素を参照する場合、この参照は、それらの要素の数量または順序を一般的に限定しない。むしろ、これらの指定は、本明細書においては、２つ以上の要素、または要素の２つ以上の段階を区別する簡便な方法として用いるものとする。したがって、第１および第２の要素を参照することは、そこでは２つの要素だけを用いることを意味するものではなく、また、何らかの様式で第１の要素が第２の要素に先行しなければならないことを意味するものでもない。また、特に断らない限り、要素のセットは、１つ以上の要素を含むものとする。
【００７２】
特定の例示的実施形態について詳細に説明し、添付図面で示したが、当然のことながら、このような実施形態は、本発明の教示の例示に過ぎず、本発明の教示を限定するものではない。特に、本発明の教示は、様々な装置および方法に適用可能であることを認識されたい。したがって、本発明の広い発明範囲から逸脱することなく、本明細書で教示された例示的実施形態および他の実施形態に様々な修正を施すことが可能であることが認識されるであろう。上記を鑑みて理解されるように、本発明の教示は、開示された特定の実施形態または構成に限定されず、むしろ、添付の特許請求の範囲に含まれるあらゆる変更、適応、または修正を包含するものとする。
【特許請求の範囲】
【請求項１】
第１の公称周波数を有する第１のクロック信号を受信するステップと、
前記第１の公称周波数の約数である第２の公称周波数を有する第２のクロック信号を受信するステップと、
前記第１のクロック信号をベースとして複数のクロック信号を発生させるステップであって、前記発生した複数のクロック信号は、前記第２の公称周波数を有する第３のクロック信号を含むステップと、
前記第２のクロック信号と前記第３のクロック信号との間の位相差を測定するステップと、
前記発生した複数のクロック信号の複数のサブセットから、前記位相差に基づいて、１つのサブセットを選択するステップと、
を含む信号較正方法。
【請求項２】
前記複数のサブセットは、それぞれ異なるクロック位相関係を規定する、請求項１に記載の方法。
【請求項３】
前記位相差が規定のスキュー許容値以下である場合、前記選択されるサブセットは、前記第３のクロック信号を含むサブセットである、請求項１に記載の方法。
【請求項４】
前記位相差が規定のスキュー許容値以上である場合、前記選択されるサブセットは、前記第３のクロック信号を含まないサブセットである、請求項１に記載の方法。
【請求項５】
前記複数のクロック信号の周波数は、前記第１の公称周波数の約数である、請求項１に記載の方法。
【請求項６】
前記位相差が規定のスキュー許容値より大きい場合にはパルスを発生させるステップをさらに含み、
前記パルスは、計数器をインクリメントし、
前記計数器の出力は、前記１つのサブセットを選択するために与えられる、
請求項１に記載の方法。
【請求項７】
前記発生したクロック信号は、少なくとも１つの多重化器の入力に与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために、前記少なくとも１つの多重化器に与えられる、
請求項６に記載の方法。
【請求項８】
前記複数のサブセットから所望のサブセットが選択されて較正済みクロック信号が与えられるまで、前記パルスを発生させて前記計数器の出力を変更することを繰り返すステップをさらに含む、請求項６に記載の方法。
【請求項９】
前記複数のクロック信号を、データをメモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために、前記メモリ装置において発生させる、請求項１に記載の方法。
【請求項１０】
前記メモリ装置はＤＲＡＭを備える、請求項９に記載の方法。
【請求項１１】
前記メモリ装置はメモリモジュールを備える、請求項９に記載の方法。
【請求項１２】
クロック分周器であって、
第１の公称周波数を有する第１のクロック信号を受信すること、および、
前記第１のクロック信号をベースとして複数のクロック信号を発生させることであって、前記発生した複数のクロック信号は、前記第１の公称周波数の約数である第２の公称周波数を有する第３のクロック信号を含むこと、
を行うように構成されるクロック分周器と、
位相選択器であって、
前記第２の公称周波数を有する第２のクロック信号を受信すること、
前記第２のクロック信号と前記第３のクロック信号との間の位相差を測定すること、および、
前記発生した複数のクロック信号の複数のサブセットから、前記位相差に基づいて、１つのサブセットを選択すること、
を行うように構成される位相選択器と、
を備える信号較正装置。
【請求項１３】
前記複数のサブセットは、それぞれ異なるクロック位相関係を規定する、請求項１２に記載の信号較正装置。
【請求項１４】
前記位相選択器はさらに、前記位相差が規定のスキュー許容値より小さい場合に、前記第３のクロック信号を含むサブセットを選択するように構成される、請求項１２に記載の信号較正装置。
【請求項１５】
前記位相選択器はさらに、前記位相差が規定のスキュー許容値より大きい場合に、前記第３のクロック信号を含まないサブセットを選択するように構成される、請求項１２に記載の信号較正装置。
【請求項１６】
前記複数のクロック信号の周波数は、前記第１の公称周波数の約数である、請求項１２に記載の信号較正装置。
【請求項１７】
前記位相選択器はさらに、前記位相差が規定のスキュー許容値より大きい場合にはパルスを発生させるように構成され、
前記位相選択器は、計数器を備え、
前記パルスは、前記計数器をインクリメントするために与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために与えられる、
請求項１２に記載の信号較正装置。
【請求項１８】
前記発生したクロック信号は、前記位相選択器の少なくとも１つの多重化器の入力に与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために、前記少なくとも１つの多重化器に与えられる、
請求項１７に記載の信号較正装置。
【請求項１９】
前記位相選択器はさらに、前記複数のサブセットから所望のサブセットが選択されて較正済みクロック信号が与えられるまで、前記パルスを発生させて前記計数器の出力を変更することを繰り返すように構成される、請求項１７に記載の信号較正装置。
【請求項２０】
メモリ装置を備え、
前記複数のクロック信号を、データを前記メモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために発生させる、
請求項１２に記載の信号較正装置。
【請求項２１】
前記メモリ装置はＤＲＡＭを備える、請求項２０に記載の信号較正装置。
【請求項２２】
前記メモリ装置はメモリモジュールを備える、請求項２０に記載の信号較正装置。
【請求項２３】
第１の公称周波数を有する第１のクロック信号を受信する手段と、
前記第１の公称周波数の約数である第２の公称周波数を有する第２のクロック信号を受信する手段と、
前記第１のクロック信号をベースとして複数のクロック信号を発生させる手段であって、前記発生した複数のクロック信号は、前記第２の公称周波数を有する第３のクロック信号を含む手段と、
前記第２のクロック信号と前記第３のクロック信号との間の位相差を測定する手段と、
前記発生した複数のクロック信号の複数のサブセットから、前記位相差に基づいて、１つのサブセットを選択する手段と、
を備える信号較正装置。
【請求項２４】
前記複数のサブセットは、それぞれ異なるクロック位相関係を規定する、請求項２３に記載の信号較正装置。
【請求項２５】
前記選択する手段は、前記位相差が規定のスキュー許容値より小さい場合に、前記第３のクロック信号を含むサブセットを選択するように構成される、請求項２３に記載の信号較正装置。
【請求項２６】
前記選択する手段は、前記位相差が規定のスキュー許容値より大きい場合に、前記第３のクロック信号を含まないサブセットを選択するように構成される、請求項２３に記載の信号較正装置。
【請求項２７】
前記複数のクロック信号の周波数は、前記第１の公称周波数の約数である、請求項２３に記載の信号較正装置。
【請求項２８】
前記測定する手段は、前記位相差が規定のスキュー許容値より大きい場合にはパルスを発生させるように構成され、
前記選択する手段は、計数器を備え、
前記パルスは、前記計数器をインクリメントするために与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために与えられる、
請求項２３に記載の信号較正装置。
【請求項２９】
前記発生したクロック信号は、前記選択する手段の少なくとも１つの多重化器の入力に与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために、前記少なくとも１つの多重化器に与えられる、
請求項２８に記載の信号較正装置。
【請求項３０】
前記測定する手段はさらに、前記複数のサブセットから所望のサブセットが選択されて較正済みクロック信号が与えられるまで、前記パルスを発生させて前記計数器の出力を変更することを繰り返すように構成される、請求項２８に記載の信号較正装置。
【請求項３１】
メモリ装置を備え、
前記複数のクロック信号を、データを前記メモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために発生させる、
請求項２３に記載の信号較正装置。
【請求項３２】
前記メモリ装置はＤＲＡＭを備える、請求項３１に記載の信号較正装置。
【請求項３３】
前記メモリ装置はメモリモジュールを備える、請求項３１に記載の信号較正装置。
【請求項３４】
複数のクロック信号を用いて受信データパターンをフレーミングするステップと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するステップと、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するステップと、
を含む信号較正方法。
【請求項３５】
前記位相を前記規定するステップは、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることを含む、請求項３４に記載の方法。
【請求項３６】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるレジスタのセットの少なくとも１つの入力に与えられる、請求項３５に記載の方法。
【請求項３７】
前記レジスタセットは、前記受信データパターンに関連付けられた基準クロック信号を分周するクロックツリーを備える、請求項３６に記載の方法。
【請求項３８】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項３４に記載の方法。
【請求項３９】
前記オフセットを測定するステップは、
前記フレーミングされたデータパターンの中の前記値のビット位置を測定することと、
前記オフセットを、前記ビット位置と、前記フレーミングされたデータパターンの中の前記値について予想されるビット位置との間の差として規定することと、
を含む、請求項３４に記載の装置。
【請求項４０】
前記オフセットは、前記複数のクロック信号のうちの最低速度のクロック信号に関連付けられた時間領域で測定され、
前記位相は、前記複数のクロック信号のうちの最高速度のクロック信号に関連付けられた時間領域で規定される、
請求項３４に記載の方法。
【請求項４１】
前記オフセットは、いったん規定されると、少なくとも次のデータパターンが受信されるまで、変更されないままになる、請求項３４に記載の方法。
【請求項４２】
前記位相は、前記オフセットが規定されてから、前記複数のクロック信号のうちの最高速度のクロック信号の１周期以内に規定される、請求項４１に記載の方法。
【請求項４３】
前記位相を前記規定するステップは、前記データパターンをフレーミングする装置の制御ループを、複数回、周期的に閉じることを含む、請求項３４に記載の方法。
【請求項４４】
前記データパターンは、低電力モードまたはアイドルモードの終了と併せて受信される、請求項３４に記載の方法。
【請求項４５】
前記データパターンは、電力制御コマンドの受信と併せて受信される、請求項３４に記載の方法。
【請求項４６】
前記データパターンは、周期的較正コマンドの受信と併せて受信される、請求項３４に記載の方法。
【請求項４７】
前記フレーミングは、シリアル化解除またはシリアル化を含む、請求項３４に記載の方法。
【請求項４８】
前記フレーミングに関連付けられたタイミング変動が、前記複数のクロック信号のうちの最高速度のクロック信号のビット時間より大きい、請求項３４に記載の方法。
【請求項４９】
前記データパターンの受信後、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以内に有効なデータを受信するステップをさらに含む、請求項３４に記載の方法。
【請求項５０】
前記複数のクロック信号を、データをメモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために、前記メモリ装置において発生させる、請求項３４に記載の方法。
【請求項５１】
前記メモリ装置はＤＲＡＭを備える、請求項５０に記載の方法。
【請求項５２】
前記メモリ装置はメモリモジュールを備える、請求項５０に記載の方法。
【請求項５３】
複数のクロック信号を用いて受信データパターンをフレーミングするように構成されたフレーマと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するように構成されたオフセット検出器と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するように構成された位相規定器と、
を備える信号較正装置。
【請求項５４】
前記位相規定器はさらに、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項５３に記載の信号較正装置。
【請求項５５】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項５４に記載の信号較正装置。
【請求項５６】
前記レジスタセットは、前記受信データパターンに関連付けられた基準クロック信号を分周するように構成されたクロックツリーを備える、請求項５５に記載の信号較正装置。
【請求項５７】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項５３に記載の信号較正装置。
【請求項５８】
前記オフセット検出器はさらに、
前記フレーミングされたデータパターンの中の前記値のビット位置を測定することと、
前記オフセットを、前記ビット位置と、前記フレーミングされたデータパターンの中の前記値について予想されるビット位置との間の差として規定することと、
を行うことによって前記オフセットを測定するように構成される、請求項５３に記載の信号較正装置。
【請求項５９】
前記オフセット検出器はさらに、前記オフセットを、前記複数のクロック信号のうちの最低速度のクロック信号に関連付けられた時間領域で測定するように構成され、
前記位相規定器はさらに、前記位相を、前記複数のクロック信号のうちの最高速度のクロック信号に関連付けられた時間領域で規定するように構成される、
請求項５３に記載の信号較正装置。
【請求項６０】
前記オフセット検出器はさらに、前記オフセットがいったん決定されると、少なくとも次のデータパターンが受信されるまで前記オフセットを変更しないままにするように構成される、請求項５３に記載の信号較正装置。
【請求項６１】
前記位相規定器はさらに、前記位相を、前記オフセットが規定されてから、前記複数のクロック信号のうちの最高速度のクロック信号の１周期以内に規定するように構成される、請求項６０に記載の信号較正装置。
【請求項６２】
前記位相を前記規定することは、前記信号較正装置の制御ループを、複数回、周期的に閉じることを含む、請求項５３に記載の信号較正装置。
【請求項６３】
前記データパターンは、低電力モードまたはアイドルモードの終了と併せて受信される、請求項５３に記載の信号較正装置。
【請求項６４】
前記データパターンは、電力制御コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項６５】
前記データパターンは、周期的較正コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項６６】
前記フレーミングは、シリアル化解除またはシリアル化を含む、請求項５３に記載の信号較正装置。
【請求項６７】
前記フレーミングに関連付けられたタイミング変動が、前記複数のクロック信号のうちの最高速度のクロック信号のビット時間より大きい、請求項５３に記載の信号較正装置。
【請求項６８】
前記フレーマはさらに、前記データパターンの受信後、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以内に有効なデータを受信するように構成される、請求項５３に記載の信号較正装置。
【請求項６９】
メモリ装置を備え、
前記複数のクロック信号は、データを前記メモリ装置にクロックインするか、かつ／または、前記メモリ装置からクロックアウトする、
請求項５３に記載の信号較正装置。
【請求項７０】
前記メモリ装置はＤＲＡＭを備える、請求項６９に記載の信号較正装置。
【請求項７１】
前記メモリ装置はメモリモジュールを備える、請求項６９に記載の信号較正装置。
【請求項７２】
複数のクロック信号を用いて受信データパターンをフレーミングする手段と、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定する手段と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定する手段と、
を備える信号較正装置。
【請求項７３】
前記規定する手段は、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項５３に記載の信号較正装置。
【請求項７４】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項７３に記載の信号較正装置。
【請求項７５】
前記レジスタセットは、前記受信データパターンに関連付けられた基準クロック信号を分周するように構成されたクロックツリーを備える、請求項７４に記載の信号較正装置。
【請求項７６】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項５３に記載の信号較正装置。
【請求項７７】
前記測定する手段はさらに、
前記フレーミングされたデータパターンの中の前記値のビット位置を測定することと、
前記オフセットを、前記ビット位置と、前記フレーミングされたデータパターンの中の前記値について予想されるビット位置との間の差として規定することと、
を行うことによって前記オフセットを測定するように構成される、請求項５３に記載の信号較正装置。
【請求項７８】
前記測定する手段は、前記オフセットを、前記複数のクロック信号のうちの最低速度のクロック信号に関連付けられた時間領域で測定するように構成され、
前記規定する手段は、前記位相を、前記複数のクロック信号のうちの最高速度のクロック信号に関連付けられた時間領域で規定するように構成される、
請求項５３に記載の信号較正装置。
【請求項７９】
前記測定する手段は、前記オフセットがいったん決定されると、少なくとも次のデータパターンが受信されるまで前記オフセットを変更しないままにするように構成される、請求項５３に記載の信号較正装置。
【請求項８０】
前記規定する手段は、前記位相を、前記オフセットが規定されてから、前記複数のクロック信号のうちの最高速度のクロック信号の１周期以内に規定するように構成される、請求項７９に記載の信号較正装置。
【請求項８１】
前記位相を前記規定することは、前記信号較正装置の制御ループを、複数回、周期的に閉じることを含む、請求項５３に記載の信号較正装置。
【請求項８２】
前記データパターンは、低電力モードまたはアイドルモードの終了と併せて受信される、請求項５３に記載の信号較正装置。
【請求項８３】
前記データパターンは、電力制御コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項８４】
前記データパターンは、周期的較正コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項８５】
前記フレーミングは、シリアル化解除またはシリアル化を含む、請求項５３に記載の信号較正装置。
【請求項８６】
前記フレーミングに関連付けられたタイミング変動が、前記複数のクロック信号のうちの最高速度のクロック信号のビット時間より大きい、請求項５３に記載の信号較正装置。
【請求項８７】
前記フレーミングする手段は、前記データパターンの受信後、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以内に有効なデータを受信するように構成される、請求項５３に記載の信号較正装置。
【請求項８８】
メモリ装置を備え、
前記複数のクロック信号は、データを前記メモリ装置にクロックインするか、かつ／または、前記メモリ装置からクロックアウトする、
請求項５３に記載の信号較正装置。
【請求項８９】
前記メモリ装置はＤＲＡＭを備える、請求項８８に記載の信号較正装置。
【請求項９０】
前記メモリ装置はメモリモジュールを備える、請求項８８に記載の信号較正装置。
【請求項９１】
装置内で電力モード遷移を引き起こす信号を与えるステップと、
前記電力モード遷移後に前記装置がタイミング信号を較正することを可能にするために較正データパターンを語境界上で与えるステップと、
を含む信号較正方法。
【請求項９２】
前記遷移は、低電力モードから高電力モードへの遷移である、請求項９１に記載の方法。
【請求項９３】
前記装置が前記タイミング信号を繰り返し較正することを可能にするために、較正コマンドおよび前記較正データパターンを前記装置に繰り返し送信するステップをさらに含む、請求項９１に記載の方法。
【請求項９４】
前記較正データパターンは、前記信号が前記装置に送信されてから、規定の時間以内に前記装置に送信される、請求項９１に記載の方法。
【請求項９５】
前記較正データパターンが前記装置に送信されてから、規定の時間以内にデータ転送動作を開始するステップをさらに含む、請求項９１に記載の方法。
【請求項９６】
前記規定の時間は、前記較正データパターンを与えるのに用いられるビットクロックの４周期以下である、請求項９５に記載の方法。
【請求項９７】
前記信号および前記較正データパターンは、メモリ制御装置によって与えられる、請求項９１に記載の方法。
【請求項９８】
装置内で電力モード遷移を引き起こす信号を与えるように構成された電力制御装置と、
前記電力モード遷移後に前記装置がタイミング信号を較正することを可能にするために較正データパターンを語境界上で与えるように構成された較正制御装置と、
を備える信号較正装置。
【請求項９９】
前記遷移は、低電力モードから高電力モードへの遷移である、請求項９８に記載の信号較正装置。
【請求項１００】
前記較正制御装置はさらに、前記装置が前記タイミング信号を繰り返し較正することを可能にするために、較正コマンドおよび前記較正データパターンを前記装置に繰り返し送信するように構成される、請求項９８に記載の信号較正装置。
【請求項１０１】
前記較正制御装置はさらに、前記較正データパターンを、前記信号が前記装置に送信されてから規定の時間以内に前記装置に送信するように構成される、請求項９８に記載の信号較正装置。
【請求項１０２】
前記較正データパターンが前記装置に送信されてから、規定の時間以内にデータ転送動作を開始するように構成された通信インタフェースをさらに備える、請求項９８に記載の信号較正装置。
【請求項１０３】
前記規定の時間は、前記較正データパターンを与えるのに用いられるビットクロックの４周期以下である、請求項１０２に記載の信号較正装置。
【請求項１０４】
メモリ制御装置を備える、請求項９８に記載の信号較正装置。
【請求項１０５】
装置内で電力モード遷移を引き起こす信号を与える手段と、
前記電力モード遷移後に前記装置がタイミング信号を較正することを可能にするために較正データパターンを語境界上で与える手段と、
を備える信号較正装置。
【請求項１０６】
前記遷移は、低電力モードから高電力モードへの遷移である、請求項１０５に記載の信号較正装置。
【請求項１０７】
較正データパターンを与える前記手段は、前記装置が前記タイミング信号を繰り返し較正することを可能にするために、較正コマンドおよび前記較正データパターンを前記装置に繰り返し送信する、請求項１０５に記載の信号較正装置。
【請求項１０８】
較正データパターンを与える前記手段は、前記較正データパターンを、前記信号が前記装置に送信されてから規定の時間以内に前記装置に繰り返し送信する、請求項１０５に記載の信号較正装置。
【請求項１０９】
前記較正データパターンが前記装置に送信されてから、規定の時間以内にデータ転送動作を開始する手段をさらに含む、請求項１０５に記載の信号較正装置。
【請求項１１０】
前記規定の時間は、前記較正データパターンを与えるのに用いられるビットクロックの４周期以下である、請求項１０９に記載の信号較正装置。
【請求項１１１】
メモリ制御装置を備える、請求項１０５に記載の信号較正装置。
【請求項１１２】
データパターンを第１の装置から第２の装置へ送信するステップと、
第２の装置において前記データパターンを受信するステップと、
複数のクロック信号を用いて前記受信データパターンをフレーミングするステップと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するステップと、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するステップと、
を含む信号較正方法。
【請求項１１３】
前記位相を前記規定するステップは、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることを含む、請求項１１２に記載の方法。
【請求項１１４】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるレジスタのセットの少なくとも１つの入力に与えられる、請求項１１３に記載の方法。
【請求項１１５】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項１１２に記載の方法。
【請求項１１６】
前記オフセットは、いったん決定されると、少なくとも前記第１の装置が次のデータパターンを前記第２の装置に送信するまで、変更されないままになる、請求項１１２に記載の方法。
【請求項１１７】
前記第１の装置は、前記データパターンをコマンドと併せて前記第２の装置に送信して、低電力モードまたはアイドルモードを終了する、請求項１１２に記載の方法。
【請求項１１８】
前記第１の装置は、前記コマンドが前記第２の装置に送信されてから規定の時間以内に前記データパターンを前記第２の装置に送信する、請求項１１７に記載の方法。
【請求項１１９】
前記第１の装置は、前記第２の装置が前記少なくとも１つのクロック信号の位相を繰り返し較正することを可能にするために、較正コマンドおよび前記データパターンを前記第２の装置に繰り返し送信する、請求項１１２に記載の方法。
【請求項１２０】
前記第１の装置が前記データパターンを前記第２の装置に送信してから、規定の時間以内に前記第１および第２の装置がデータ転送動作を開始する、請求項１１２に記載の方法。
【請求項１２１】
前記規定の時間は、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以下である、請求項１２０に記載の方法。
【請求項１２２】
前記第１の装置はメモリ制御装置を備え、
前記第２の装置はメモリ装置を備える、
請求項１１２に記載の方法。
【請求項１２３】
前記メモリ装置はＤＲＡＭを備える、請求項１２２に記載の方法。
【請求項１２４】
前記メモリ装置はメモリモジュールを備える、請求項１２２に記載の方法。
【請求項１２５】
データパターンを与えるように構成された較正制御装置を備える、第１の装置と、
第２の装置であって、
前記第１の装置から前記データパターンを受信するように構成された信号インタフェースと、
複数のクロック信号を用いて前記受信データパターンをフレーミングするように構成されたフレーマと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するように構成されたオフセット検出器と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するように構成された位相規定器と、
を備える第２の装置と、
を備える信号較正システム。
【請求項１２６】
前記位相規定器はさらに、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項１２５に記載のシステム。
【請求項１２７】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項１２６に記載のシステム。
【請求項１２８】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項１２５に記載のシステム。
【請求項１２９】
前記オフセット検出器はさらに、前記オフセットがいったん決定されると、少なくとも前記第１の装置が次のデータパターンを前記第２の装置に送信するまで、前記オフセットを変更しないままにするように構成される、請求項１２５に記載のシステム。
【請求項１３０】
前記較正制御装置はさらに、前記データパターンをコマンドと併せて前記第２の装置に送信して、低電力モードまたはアイドルモードを終了するように構成される、請求項１２５に記載のシステム。
【請求項１３１】
前記較正制御装置はさらに、前記データパターンを、前記コマンドが前記第２の装置に送信されてから規定の時間以内に前記第２の装置に送信するように構成される、請求項１３０に記載のシステム。
【請求項１３２】
前記較正制御装置はさらに、前記第２の装置が前記少なくとも１つのクロック信号の位相を繰り返し較正することを可能にするために、較正コマンドおよび前記データパターンを前記第２の装置に繰り返し送信するように構成される、請求項１２５に記載のシステム。
【請求項１３３】
前記較正制御装置が前記データパターンを前記第２の装置に送信してから、規定の時間以内に前記第１および第２の装置がデータ転送動作を開始する、請求項１２５に記載のシステム。
【請求項１３４】
前記規定の時間は、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以下である、請求項１３３に記載のシステム。
【請求項１３５】
前記第１の装置はメモリ制御装置を備え、
前記第２の装置はメモリ装置を備える、
請求項１２５に記載のシステム。
【請求項１３６】
前記メモリ装置はＤＲＡＭを備える、請求項１３５に記載のシステム。
【請求項１３７】
前記メモリ装置はメモリモジュールを備える、請求項１３５に記載のシステム。
【請求項１３８】
データパターンを与える手段を備える、第１の装置と、
第２の装置であって、
前記第１の装置から前記データパターンを受信する手段と、
複数のクロック信号を用いて前記受信データパターンをフレーミングする手段と、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定する手段と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定する手段と、
を備える第２の装置と、
を備える信号較正システム。
【請求項１３９】
前記規定する手段は、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項１３８に記載のシステム。
【請求項１４０】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項１３９に記載のシステム。
【請求項１４１】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項１３８に記載のシステム。
【請求項１４２】
前記測定する手段は、前記オフセットがいったん決定されると、少なくとも前記第１の装置が次のデータパターンを前記第２の装置に送信するまで、前記オフセットを変更しないままにするように構成される、請求項１３８に記載のシステム。
【請求項１４３】
前記与える手段は、前記データパターンをコマンドと併せて前記第２の装置に送信して、低電力モードまたはアイドルモードを終了するように構成される、請求項１３８に記載のシステム。
【請求項１４４】
前記与える手段は、前記データパターンを、前記コマンドが前記第２の装置に送信されてから規定の時間以内に、前記第２の装置に送信するように構成される、請求項１４３に記載のシステム。
【請求項１４５】
前記与える手段は、前記第２の装置が前記少なくとも１つのクロック信号の位相を繰り返し較正することを可能にするために、較正コマンドおよび前記データパターンを前記第２の装置に繰り返し送信するように構成される、請求項１３８に記載のシステム。
【請求項１４６】
前記第１および第２の装置は、前記与える手段が前記データパターンを前記第２の装置に送信してから、規定の時間以内にデータ転送動作を開始するように構成される、請求項１３８に記載のシステム。
【請求項１４７】
前記規定の時間は、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以下である、請求項１４６に記載のシステム。
【請求項１４８】
前記第１の装置はメモリ制御装置を備え、
前記第２の装置はメモリ装置を備える、
請求項１３８に記載のシステム。
【請求項１４９】
前記メモリ装置はＤＲＡＭを備える、請求項１４８に記載のシステム。
【請求項１５０】
前記メモリ装置はメモリモジュールを備える、請求項１４８に記載のシステム。
【請求項１】
第１の公称周波数を有する第１のクロック信号を受信するステップと、
前記第１の公称周波数の約数である第２の公称周波数を有する第２のクロック信号を受信するステップと、
前記第１のクロック信号をベースとして複数のクロック信号を発生させるステップであって、前記発生した複数のクロック信号は、前記第２の公称周波数を有する第３のクロック信号を含むステップと、
前記第２のクロック信号と前記第３のクロック信号との間の位相差を測定するステップと、
前記発生した複数のクロック信号の複数のサブセットから、前記位相差に基づいて、１つのサブセットを選択するステップと、
を含む信号較正方法。
【請求項２】
前記複数のサブセットは、それぞれ異なるクロック位相関係を規定する、請求項１に記載の方法。
【請求項３】
前記位相差が規定のスキュー許容値以下である場合、前記選択されるサブセットは、前記第３のクロック信号を含むサブセットである、請求項１に記載の方法。
【請求項４】
前記位相差が規定のスキュー許容値以上である場合、前記選択されるサブセットは、前記第３のクロック信号を含まないサブセットである、請求項１に記載の方法。
【請求項５】
前記複数のクロック信号の周波数は、前記第１の公称周波数の約数である、請求項１に記載の方法。
【請求項６】
前記位相差が規定のスキュー許容値より大きい場合にはパルスを発生させるステップをさらに含み、
前記パルスは、計数器をインクリメントし、
前記計数器の出力は、前記１つのサブセットを選択するために与えられる、
請求項１に記載の方法。
【請求項７】
前記発生したクロック信号は、少なくとも１つの多重化器の入力に与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために、前記少なくとも１つの多重化器に与えられる、
請求項６に記載の方法。
【請求項８】
前記複数のサブセットから所望のサブセットが選択されて較正済みクロック信号が与えられるまで、前記パルスを発生させて前記計数器の出力を変更することを繰り返すステップをさらに含む、請求項６に記載の方法。
【請求項９】
前記複数のクロック信号を、データをメモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために、前記メモリ装置において発生させる、請求項１に記載の方法。
【請求項１０】
前記メモリ装置はＤＲＡＭを備える、請求項９に記載の方法。
【請求項１１】
前記メモリ装置はメモリモジュールを備える、請求項９に記載の方法。
【請求項１２】
クロック分周器であって、
第１の公称周波数を有する第１のクロック信号を受信すること、および、
前記第１のクロック信号をベースとして複数のクロック信号を発生させることであって、前記発生した複数のクロック信号は、前記第１の公称周波数の約数である第２の公称周波数を有する第３のクロック信号を含むこと、
を行うように構成されるクロック分周器と、
位相選択器であって、
前記第２の公称周波数を有する第２のクロック信号を受信すること、
前記第２のクロック信号と前記第３のクロック信号との間の位相差を測定すること、および、
前記発生した複数のクロック信号の複数のサブセットから、前記位相差に基づいて、１つのサブセットを選択すること、
を行うように構成される位相選択器と、
を備える信号較正装置。
【請求項１３】
前記複数のサブセットは、それぞれ異なるクロック位相関係を規定する、請求項１２に記載の信号較正装置。
【請求項１４】
前記位相選択器はさらに、前記位相差が規定のスキュー許容値より小さい場合に、前記第３のクロック信号を含むサブセットを選択するように構成される、請求項１２に記載の信号較正装置。
【請求項１５】
前記位相選択器はさらに、前記位相差が規定のスキュー許容値より大きい場合に、前記第３のクロック信号を含まないサブセットを選択するように構成される、請求項１２に記載の信号較正装置。
【請求項１６】
前記複数のクロック信号の周波数は、前記第１の公称周波数の約数である、請求項１２に記載の信号較正装置。
【請求項１７】
前記位相選択器はさらに、前記位相差が規定のスキュー許容値より大きい場合にはパルスを発生させるように構成され、
前記位相選択器は、計数器を備え、
前記パルスは、前記計数器をインクリメントするために与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために与えられる、
請求項１２に記載の信号較正装置。
【請求項１８】
前記発生したクロック信号は、前記位相選択器の少なくとも１つの多重化器の入力に与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために、前記少なくとも１つの多重化器に与えられる、
請求項１７に記載の信号較正装置。
【請求項１９】
前記位相選択器はさらに、前記複数のサブセットから所望のサブセットが選択されて較正済みクロック信号が与えられるまで、前記パルスを発生させて前記計数器の出力を変更することを繰り返すように構成される、請求項１７に記載の信号較正装置。
【請求項２０】
メモリ装置を備え、
前記複数のクロック信号を、データを前記メモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために発生させる、
請求項１２に記載の信号較正装置。
【請求項２１】
前記メモリ装置はＤＲＡＭを備える、請求項２０に記載の信号較正装置。
【請求項２２】
前記メモリ装置はメモリモジュールを備える、請求項２０に記載の信号較正装置。
【請求項２３】
第１の公称周波数を有する第１のクロック信号を受信する手段と、
前記第１の公称周波数の約数である第２の公称周波数を有する第２のクロック信号を受信する手段と、
前記第１のクロック信号をベースとして複数のクロック信号を発生させる手段であって、前記発生した複数のクロック信号は、前記第２の公称周波数を有する第３のクロック信号を含む手段と、
前記第２のクロック信号と前記第３のクロック信号との間の位相差を測定する手段と、
前記発生した複数のクロック信号の複数のサブセットから、前記位相差に基づいて、１つのサブセットを選択する手段と、
を備える信号較正装置。
【請求項２４】
前記複数のサブセットは、それぞれ異なるクロック位相関係を規定する、請求項２３に記載の信号較正装置。
【請求項２５】
前記選択する手段は、前記位相差が規定のスキュー許容値より小さい場合に、前記第３のクロック信号を含むサブセットを選択するように構成される、請求項２３に記載の信号較正装置。
【請求項２６】
前記選択する手段は、前記位相差が規定のスキュー許容値より大きい場合に、前記第３のクロック信号を含まないサブセットを選択するように構成される、請求項２３に記載の信号較正装置。
【請求項２７】
前記複数のクロック信号の周波数は、前記第１の公称周波数の約数である、請求項２３に記載の信号較正装置。
【請求項２８】
前記測定する手段は、前記位相差が規定のスキュー許容値より大きい場合にはパルスを発生させるように構成され、
前記選択する手段は、計数器を備え、
前記パルスは、前記計数器をインクリメントするために与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために与えられる、
請求項２３に記載の信号較正装置。
【請求項２９】
前記発生したクロック信号は、前記選択する手段の少なくとも１つの多重化器の入力に与えられ、
前記計数器の出力は、前記１つのサブセットを選択するために、前記少なくとも１つの多重化器に与えられる、
請求項２８に記載の信号較正装置。
【請求項３０】
前記測定する手段はさらに、前記複数のサブセットから所望のサブセットが選択されて較正済みクロック信号が与えられるまで、前記パルスを発生させて前記計数器の出力を変更することを繰り返すように構成される、請求項２８に記載の信号較正装置。
【請求項３１】
メモリ装置を備え、
前記複数のクロック信号を、データを前記メモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために発生させる、
請求項２３に記載の信号較正装置。
【請求項３２】
前記メモリ装置はＤＲＡＭを備える、請求項３１に記載の信号較正装置。
【請求項３３】
前記メモリ装置はメモリモジュールを備える、請求項３１に記載の信号較正装置。
【請求項３４】
複数のクロック信号を用いて受信データパターンをフレーミングするステップと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するステップと、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するステップと、
を含む信号較正方法。
【請求項３５】
前記位相を前記規定するステップは、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることを含む、請求項３４に記載の方法。
【請求項３６】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるレジスタのセットの少なくとも１つの入力に与えられる、請求項３５に記載の方法。
【請求項３７】
前記レジスタセットは、前記受信データパターンに関連付けられた基準クロック信号を分周するクロックツリーを備える、請求項３６に記載の方法。
【請求項３８】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項３４に記載の方法。
【請求項３９】
前記オフセットを測定するステップは、
前記フレーミングされたデータパターンの中の前記値のビット位置を測定することと、
前記オフセットを、前記ビット位置と、前記フレーミングされたデータパターンの中の前記値について予想されるビット位置との間の差として規定することと、
を含む、請求項３４に記載の装置。
【請求項４０】
前記オフセットは、前記複数のクロック信号のうちの最低速度のクロック信号に関連付けられた時間領域で測定され、
前記位相は、前記複数のクロック信号のうちの最高速度のクロック信号に関連付けられた時間領域で規定される、
請求項３４に記載の方法。
【請求項４１】
前記オフセットは、いったん規定されると、少なくとも次のデータパターンが受信されるまで、変更されないままになる、請求項３４に記載の方法。
【請求項４２】
前記位相は、前記オフセットが規定されてから、前記複数のクロック信号のうちの最高速度のクロック信号の１周期以内に規定される、請求項４１に記載の方法。
【請求項４３】
前記位相を前記規定するステップは、前記データパターンをフレーミングする装置の制御ループを、複数回、周期的に閉じることを含む、請求項３４に記載の方法。
【請求項４４】
前記データパターンは、低電力モードまたはアイドルモードの終了と併せて受信される、請求項３４に記載の方法。
【請求項４５】
前記データパターンは、電力制御コマンドの受信と併せて受信される、請求項３４に記載の方法。
【請求項４６】
前記データパターンは、周期的較正コマンドの受信と併せて受信される、請求項３４に記載の方法。
【請求項４７】
前記フレーミングは、シリアル化解除またはシリアル化を含む、請求項３４に記載の方法。
【請求項４８】
前記フレーミングに関連付けられたタイミング変動が、前記複数のクロック信号のうちの最高速度のクロック信号のビット時間より大きい、請求項３４に記載の方法。
【請求項４９】
前記データパターンの受信後、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以内に有効なデータを受信するステップをさらに含む、請求項３４に記載の方法。
【請求項５０】
前記複数のクロック信号を、データをメモリ装置にクロックインすること、および／または前記メモリ装置からクロックアウトすることのために、前記メモリ装置において発生させる、請求項３４に記載の方法。
【請求項５１】
前記メモリ装置はＤＲＡＭを備える、請求項５０に記載の方法。
【請求項５２】
前記メモリ装置はメモリモジュールを備える、請求項５０に記載の方法。
【請求項５３】
複数のクロック信号を用いて受信データパターンをフレーミングするように構成されたフレーマと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するように構成されたオフセット検出器と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するように構成された位相規定器と、
を備える信号較正装置。
【請求項５４】
前記位相規定器はさらに、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項５３に記載の信号較正装置。
【請求項５５】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項５４に記載の信号較正装置。
【請求項５６】
前記レジスタセットは、前記受信データパターンに関連付けられた基準クロック信号を分周するように構成されたクロックツリーを備える、請求項５５に記載の信号較正装置。
【請求項５７】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項５３に記載の信号較正装置。
【請求項５８】
前記オフセット検出器はさらに、
前記フレーミングされたデータパターンの中の前記値のビット位置を測定することと、
前記オフセットを、前記ビット位置と、前記フレーミングされたデータパターンの中の前記値について予想されるビット位置との間の差として規定することと、
を行うことによって前記オフセットを測定するように構成される、請求項５３に記載の信号較正装置。
【請求項５９】
前記オフセット検出器はさらに、前記オフセットを、前記複数のクロック信号のうちの最低速度のクロック信号に関連付けられた時間領域で測定するように構成され、
前記位相規定器はさらに、前記位相を、前記複数のクロック信号のうちの最高速度のクロック信号に関連付けられた時間領域で規定するように構成される、
請求項５３に記載の信号較正装置。
【請求項６０】
前記オフセット検出器はさらに、前記オフセットがいったん決定されると、少なくとも次のデータパターンが受信されるまで前記オフセットを変更しないままにするように構成される、請求項５３に記載の信号較正装置。
【請求項６１】
前記位相規定器はさらに、前記位相を、前記オフセットが規定されてから、前記複数のクロック信号のうちの最高速度のクロック信号の１周期以内に規定するように構成される、請求項６０に記載の信号較正装置。
【請求項６２】
前記位相を前記規定することは、前記信号較正装置の制御ループを、複数回、周期的に閉じることを含む、請求項５３に記載の信号較正装置。
【請求項６３】
前記データパターンは、低電力モードまたはアイドルモードの終了と併せて受信される、請求項５３に記載の信号較正装置。
【請求項６４】
前記データパターンは、電力制御コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項６５】
前記データパターンは、周期的較正コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項６６】
前記フレーミングは、シリアル化解除またはシリアル化を含む、請求項５３に記載の信号較正装置。
【請求項６７】
前記フレーミングに関連付けられたタイミング変動が、前記複数のクロック信号のうちの最高速度のクロック信号のビット時間より大きい、請求項５３に記載の信号較正装置。
【請求項６８】
前記フレーマはさらに、前記データパターンの受信後、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以内に有効なデータを受信するように構成される、請求項５３に記載の信号較正装置。
【請求項６９】
メモリ装置を備え、
前記複数のクロック信号は、データを前記メモリ装置にクロックインするか、かつ／または、前記メモリ装置からクロックアウトする、
請求項５３に記載の信号較正装置。
【請求項７０】
前記メモリ装置はＤＲＡＭを備える、請求項６９に記載の信号較正装置。
【請求項７１】
前記メモリ装置はメモリモジュールを備える、請求項６９に記載の信号較正装置。
【請求項７２】
複数のクロック信号を用いて受信データパターンをフレーミングする手段と、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定する手段と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定する手段と、
を備える信号較正装置。
【請求項７３】
前記規定する手段は、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項５３に記載の信号較正装置。
【請求項７４】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項７３に記載の信号較正装置。
【請求項７５】
前記レジスタセットは、前記受信データパターンに関連付けられた基準クロック信号を分周するように構成されたクロックツリーを備える、請求項７４に記載の信号較正装置。
【請求項７６】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項５３に記載の信号較正装置。
【請求項７７】
前記測定する手段はさらに、
前記フレーミングされたデータパターンの中の前記値のビット位置を測定することと、
前記オフセットを、前記ビット位置と、前記フレーミングされたデータパターンの中の前記値について予想されるビット位置との間の差として規定することと、
を行うことによって前記オフセットを測定するように構成される、請求項５３に記載の信号較正装置。
【請求項７８】
前記測定する手段は、前記オフセットを、前記複数のクロック信号のうちの最低速度のクロック信号に関連付けられた時間領域で測定するように構成され、
前記規定する手段は、前記位相を、前記複数のクロック信号のうちの最高速度のクロック信号に関連付けられた時間領域で規定するように構成される、
請求項５３に記載の信号較正装置。
【請求項７９】
前記測定する手段は、前記オフセットがいったん決定されると、少なくとも次のデータパターンが受信されるまで前記オフセットを変更しないままにするように構成される、請求項５３に記載の信号較正装置。
【請求項８０】
前記規定する手段は、前記位相を、前記オフセットが規定されてから、前記複数のクロック信号のうちの最高速度のクロック信号の１周期以内に規定するように構成される、請求項７９に記載の信号較正装置。
【請求項８１】
前記位相を前記規定することは、前記信号較正装置の制御ループを、複数回、周期的に閉じることを含む、請求項５３に記載の信号較正装置。
【請求項８２】
前記データパターンは、低電力モードまたはアイドルモードの終了と併せて受信される、請求項５３に記載の信号較正装置。
【請求項８３】
前記データパターンは、電力制御コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項８４】
前記データパターンは、周期的較正コマンドの受信と併せて受信される、請求項５３に記載の信号較正装置。
【請求項８５】
前記フレーミングは、シリアル化解除またはシリアル化を含む、請求項５３に記載の信号較正装置。
【請求項８６】
前記フレーミングに関連付けられたタイミング変動が、前記複数のクロック信号のうちの最高速度のクロック信号のビット時間より大きい、請求項５３に記載の信号較正装置。
【請求項８７】
前記フレーミングする手段は、前記データパターンの受信後、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以内に有効なデータを受信するように構成される、請求項５３に記載の信号較正装置。
【請求項８８】
メモリ装置を備え、
前記複数のクロック信号は、データを前記メモリ装置にクロックインするか、かつ／または、前記メモリ装置からクロックアウトする、
請求項５３に記載の信号較正装置。
【請求項８９】
前記メモリ装置はＤＲＡＭを備える、請求項８８に記載の信号較正装置。
【請求項９０】
前記メモリ装置はメモリモジュールを備える、請求項８８に記載の信号較正装置。
【請求項９１】
装置内で電力モード遷移を引き起こす信号を与えるステップと、
前記電力モード遷移後に前記装置がタイミング信号を較正することを可能にするために較正データパターンを語境界上で与えるステップと、
を含む信号較正方法。
【請求項９２】
前記遷移は、低電力モードから高電力モードへの遷移である、請求項９１に記載の方法。
【請求項９３】
前記装置が前記タイミング信号を繰り返し較正することを可能にするために、較正コマンドおよび前記較正データパターンを前記装置に繰り返し送信するステップをさらに含む、請求項９１に記載の方法。
【請求項９４】
前記較正データパターンは、前記信号が前記装置に送信されてから、規定の時間以内に前記装置に送信される、請求項９１に記載の方法。
【請求項９５】
前記較正データパターンが前記装置に送信されてから、規定の時間以内にデータ転送動作を開始するステップをさらに含む、請求項９１に記載の方法。
【請求項９６】
前記規定の時間は、前記較正データパターンを与えるのに用いられるビットクロックの４周期以下である、請求項９５に記載の方法。
【請求項９７】
前記信号および前記較正データパターンは、メモリ制御装置によって与えられる、請求項９１に記載の方法。
【請求項９８】
装置内で電力モード遷移を引き起こす信号を与えるように構成された電力制御装置と、
前記電力モード遷移後に前記装置がタイミング信号を較正することを可能にするために較正データパターンを語境界上で与えるように構成された較正制御装置と、
を備える信号較正装置。
【請求項９９】
前記遷移は、低電力モードから高電力モードへの遷移である、請求項９８に記載の信号較正装置。
【請求項１００】
前記較正制御装置はさらに、前記装置が前記タイミング信号を繰り返し較正することを可能にするために、較正コマンドおよび前記較正データパターンを前記装置に繰り返し送信するように構成される、請求項９８に記載の信号較正装置。
【請求項１０１】
前記較正制御装置はさらに、前記較正データパターンを、前記信号が前記装置に送信されてから規定の時間以内に前記装置に送信するように構成される、請求項９８に記載の信号較正装置。
【請求項１０２】
前記較正データパターンが前記装置に送信されてから、規定の時間以内にデータ転送動作を開始するように構成された通信インタフェースをさらに備える、請求項９８に記載の信号較正装置。
【請求項１０３】
前記規定の時間は、前記較正データパターンを与えるのに用いられるビットクロックの４周期以下である、請求項１０２に記載の信号較正装置。
【請求項１０４】
メモリ制御装置を備える、請求項９８に記載の信号較正装置。
【請求項１０５】
装置内で電力モード遷移を引き起こす信号を与える手段と、
前記電力モード遷移後に前記装置がタイミング信号を較正することを可能にするために較正データパターンを語境界上で与える手段と、
を備える信号較正装置。
【請求項１０６】
前記遷移は、低電力モードから高電力モードへの遷移である、請求項１０５に記載の信号較正装置。
【請求項１０７】
較正データパターンを与える前記手段は、前記装置が前記タイミング信号を繰り返し較正することを可能にするために、較正コマンドおよび前記較正データパターンを前記装置に繰り返し送信する、請求項１０５に記載の信号較正装置。
【請求項１０８】
較正データパターンを与える前記手段は、前記較正データパターンを、前記信号が前記装置に送信されてから規定の時間以内に前記装置に繰り返し送信する、請求項１０５に記載の信号較正装置。
【請求項１０９】
前記較正データパターンが前記装置に送信されてから、規定の時間以内にデータ転送動作を開始する手段をさらに含む、請求項１０５に記載の信号較正装置。
【請求項１１０】
前記規定の時間は、前記較正データパターンを与えるのに用いられるビットクロックの４周期以下である、請求項１０９に記載の信号較正装置。
【請求項１１１】
メモリ制御装置を備える、請求項１０５に記載の信号較正装置。
【請求項１１２】
データパターンを第１の装置から第２の装置へ送信するステップと、
第２の装置において前記データパターンを受信するステップと、
複数のクロック信号を用いて前記受信データパターンをフレーミングするステップと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するステップと、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するステップと、
を含む信号較正方法。
【請求項１１３】
前記位相を前記規定するステップは、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることを含む、請求項１１２に記載の方法。
【請求項１１４】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるレジスタのセットの少なくとも１つの入力に与えられる、請求項１１３に記載の方法。
【請求項１１５】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項１１２に記載の方法。
【請求項１１６】
前記オフセットは、いったん決定されると、少なくとも前記第１の装置が次のデータパターンを前記第２の装置に送信するまで、変更されないままになる、請求項１１２に記載の方法。
【請求項１１７】
前記第１の装置は、前記データパターンをコマンドと併せて前記第２の装置に送信して、低電力モードまたはアイドルモードを終了する、請求項１１２に記載の方法。
【請求項１１８】
前記第１の装置は、前記コマンドが前記第２の装置に送信されてから規定の時間以内に前記データパターンを前記第２の装置に送信する、請求項１１７に記載の方法。
【請求項１１９】
前記第１の装置は、前記第２の装置が前記少なくとも１つのクロック信号の位相を繰り返し較正することを可能にするために、較正コマンドおよび前記データパターンを前記第２の装置に繰り返し送信する、請求項１１２に記載の方法。
【請求項１２０】
前記第１の装置が前記データパターンを前記第２の装置に送信してから、規定の時間以内に前記第１および第２の装置がデータ転送動作を開始する、請求項１１２に記載の方法。
【請求項１２１】
前記規定の時間は、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以下である、請求項１２０に記載の方法。
【請求項１２２】
前記第１の装置はメモリ制御装置を備え、
前記第２の装置はメモリ装置を備える、
請求項１１２に記載の方法。
【請求項１２３】
前記メモリ装置はＤＲＡＭを備える、請求項１２２に記載の方法。
【請求項１２４】
前記メモリ装置はメモリモジュールを備える、請求項１２２に記載の方法。
【請求項１２５】
データパターンを与えるように構成された較正制御装置を備える、第１の装置と、
第２の装置であって、
前記第１の装置から前記データパターンを受信するように構成された信号インタフェースと、
複数のクロック信号を用いて前記受信データパターンをフレーミングするように構成されたフレーマと、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定するように構成されたオフセット検出器と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定するように構成された位相規定器と、
を備える第２の装置と、
を備える信号較正システム。
【請求項１２６】
前記位相規定器はさらに、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項１２５に記載のシステム。
【請求項１２７】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項１２６に記載のシステム。
【請求項１２８】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項１２５に記載のシステム。
【請求項１２９】
前記オフセット検出器はさらに、前記オフセットがいったん決定されると、少なくとも前記第１の装置が次のデータパターンを前記第２の装置に送信するまで、前記オフセットを変更しないままにするように構成される、請求項１２５に記載のシステム。
【請求項１３０】
前記較正制御装置はさらに、前記データパターンをコマンドと併せて前記第２の装置に送信して、低電力モードまたはアイドルモードを終了するように構成される、請求項１２５に記載のシステム。
【請求項１３１】
前記較正制御装置はさらに、前記データパターンを、前記コマンドが前記第２の装置に送信されてから規定の時間以内に前記第２の装置に送信するように構成される、請求項１３０に記載のシステム。
【請求項１３２】
前記較正制御装置はさらに、前記第２の装置が前記少なくとも１つのクロック信号の位相を繰り返し較正することを可能にするために、較正コマンドおよび前記データパターンを前記第２の装置に繰り返し送信するように構成される、請求項１２５に記載のシステム。
【請求項１３３】
前記較正制御装置が前記データパターンを前記第２の装置に送信してから、規定の時間以内に前記第１および第２の装置がデータ転送動作を開始する、請求項１２５に記載のシステム。
【請求項１３４】
前記規定の時間は、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以下である、請求項１３３に記載のシステム。
【請求項１３５】
前記第１の装置はメモリ制御装置を備え、
前記第２の装置はメモリ装置を備える、
請求項１２５に記載のシステム。
【請求項１３６】
前記メモリ装置はＤＲＡＭを備える、請求項１３５に記載のシステム。
【請求項１３７】
前記メモリ装置はメモリモジュールを備える、請求項１３５に記載のシステム。
【請求項１３８】
データパターンを与える手段を備える、第１の装置と、
第２の装置であって、
前記第１の装置から前記データパターンを受信する手段と、
複数のクロック信号を用いて前記受信データパターンをフレーミングする手段と、
前記複数のクロック信号のうちの１つのクロック信号のエッジを基準にして、前記フレーミングされたデータパターンの中の値のオフセットを測定する手段と、
前記オフセットに基づいて、前記複数のクロック信号のうちの少なくとも１つのクロック信号の位相を規定する手段と、
を備える第２の装置と、
を備える信号較正システム。
【請求項１３９】
前記規定する手段は、前記オフセットを計数値に追加して、前記少なくとも１つのクロック信号が導出される調節済み計数値を与えることによって、前記位相を規定するように構成される、請求項１３８に記載のシステム。
【請求項１４０】
前記調節済み計数値は、前記少なくとも１つのクロック信号を発生させるように構成されたレジスタのセットの少なくとも１つの入力に与えられる、請求項１３９に記載のシステム。
【請求項１４１】
前記オフセットは、前記フレーミングされたデータパターンにおけるフレーミング誤差の大きさを示す、請求項１３８に記載のシステム。
【請求項１４２】
前記測定する手段は、前記オフセットがいったん決定されると、少なくとも前記第１の装置が次のデータパターンを前記第２の装置に送信するまで、前記オフセットを変更しないままにするように構成される、請求項１３８に記載のシステム。
【請求項１４３】
前記与える手段は、前記データパターンをコマンドと併せて前記第２の装置に送信して、低電力モードまたはアイドルモードを終了するように構成される、請求項１３８に記載のシステム。
【請求項１４４】
前記与える手段は、前記データパターンを、前記コマンドが前記第２の装置に送信されてから規定の時間以内に、前記第２の装置に送信するように構成される、請求項１４３に記載のシステム。
【請求項１４５】
前記与える手段は、前記第２の装置が前記少なくとも１つのクロック信号の位相を繰り返し較正することを可能にするために、較正コマンドおよび前記データパターンを前記第２の装置に繰り返し送信するように構成される、請求項１３８に記載のシステム。
【請求項１４６】
前記第１および第２の装置は、前記与える手段が前記データパターンを前記第２の装置に送信してから、規定の時間以内にデータ転送動作を開始するように構成される、請求項１３８に記載のシステム。
【請求項１４７】
前記規定の時間は、前記複数のクロック信号のうちの最高速度のクロック信号の４周期以下である、請求項１４６に記載のシステム。
【請求項１４８】
前記第１の装置はメモリ制御装置を備え、
前記第２の装置はメモリ装置を備える、
請求項１３８に記載のシステム。
【請求項１４９】
前記メモリ装置はＤＲＡＭを備える、請求項１４８に記載のシステム。
【請求項１５０】
前記メモリ装置はメモリモジュールを備える、請求項１４８に記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１２−５０４３６９（Ｐ２０１２−５０４３６９Ａ）
【公表日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１１−５２９０５５（Ｐ２０１１−５２９０５５）
【出願日】平成２１年８月２７日（２００９．８．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５５１０６
【国際公開番号】ＷＯ２０１０／０３９３６５
【国際公開日】平成２２年４月８日（２０１０．４．８）
【出願人】（５０１０５５９６１）ラムバス・インコーポレーテッド (89)
【Ｆターム（参考）】
【公表日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２１年８月２７日（２００９．８．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５５１０６
【国際公開番号】ＷＯ２０１０／０３９３６５
【国際公開日】平成２２年４月８日（２０１０．４．８）
【出願人】（５０１０５５９６１）ラムバス・インコーポレーテッド (89)
【Ｆターム（参考）】
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