【課題】入力されるデータ信号のセットアップ及びホールド時間を調整する遅延回路における最適な遅延時間（遅延コード）を、半導体装置の実際の動作条件下において自動的に設定する。
【解決手段】パッド１１から、ターゲットとなるデータ信号ＡＤＤ／ＣＭＤを遅延回路１３に入力し、遅延回路１３の遅延コードＣＯＤＥＴ＜２：０＞を変えて、遅延回路から出力される遅延信号の遅延時間を変化させる。そして、この遅延された信号をラッチ回路１４によりラッチし、遅延された信号ＰＡ０ＤＢとラッチされたデータ信号ＰＡ２Ｂとの一致または不一致を判定し、一致すると判定した場合に、この判定結果に基いて遅延コードＣＯＤＥＴ＜２：０＞を決定し、決定後の遅延コードにより遅延回路１３を動作させる。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

【課題】独立してクロック信号の供給と遮断が行われる領域を有する半導体集積回路において、クロックスキューを低減し、かつ、消費電力を低減すること
【解決手段】本発明にかかる半導体集積回路１は、クロック信号が供給される第１の配線と、第１の配線に供給されるクロック信号とは独立して供給と遮断とが切り替えられてクロック信号が供給される第２の配線と、第１の配線からクロック信号が供給される第１のメッシュ形状配線を有する第１の領域と、第２の配線からクロック信号が供給される第２のメッシュ形状配線を有する第２の領域と、第１のメッシュ形状配線と第２のメッシュ形状配線の間の信号の導通と遮断を切り替え可能な切り替え回路とを備える。 （もっと読む）

【課題】搭載される機能ブロックの個数によらず、一定数の少数の配線のみでパワーゲーティング制御を行うことのできる半導体集積回路およびパワーゲーティング制御方法を提供する。
【解決手段】パワーゲーティング制御情報生成部１が、機能ブロックＢＬＫ１〜ＢＬＫ３に対するパワーゲーティング制御情報ＰＧＣを生成し、クロック信号制御部２が、クロック信号ＣＫ０にパワーゲーティング制御情報ＰＧＣを重畳し、機能ブロックＢＬＫ１〜ＢＬＫ３へ供給するクロックとなるクロック信号ＣＫを生成し、機能ブロックＢＬＫ１〜ＢＬＫ３のそれぞれと一体に１個ずつ配置されたパワーゲーティング制御部３１〜３３が、クロック信号ＣＫに重畳されたパワーゲーティング制御情報ＰＧＣを解読して、機能ブロックＢＬＫ１〜ＢＬＫ３に対するパワーゲーティング制御信号ＰＧ１〜ＰＧ３をそれぞれ生成する。 （もっと読む）

【課題】従来の半導体集積回路は、効果的にピーク電流を抑制することができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、クロック生成回路と、クロック生成回路により生成されるクロックに基づいて動作するモジュール７と、クロック生成回路により生成されるクロックに基づいて動作し、モジュール７との間でデータ転送を行うモジュール８と、を備え、モジュール７とクロック生成回路との間のクロック経路上に挿入された遅延素子の数と、モジュール８とクロック生成回路との間のクロック経路上に挿入された遅延素子の数と、に基づいてモジュール７及びモジュール８に供給されるクロックの位相が異なる。このような回路構成により、効果的にピーク電流を抑制することができる。 （もっと読む）

【課題】ジッタを正確に見積もる。
【解決手段】回路データに基づいて、複数のセルの各々に供給される電源電圧を供給電圧として算出し、供給電圧データを生成するステップと、複数のセルの各々についてセル遅延量を計算し、セル遅延データを計算するステップと、セル遅延データに基づいて、終点における信号のジッタ値を計算し、ジッタデータを生成するステップとを具備する。セル遅延データを生成するステップは、上段セルに供給される信号の入力波形なまり、及び供給電圧データに基づいて、上段セルのセル遅延量、及び上段セルが出力する信号の出力波形なまりを算出するステップと、上段セルの出力波形なまりを、上段セルの下段に接続された下段セルの入力波形なまりとして設定するステップと、下段セルの入力波形なまり及び供給電圧データに基づいて、下段セルについてのセル遅延量及び出力波形なまりを算出するステップとを備える。 （もっと読む）

【課題】高品質のクロック信号を分配することができるクロック信号分配装置を提供することを課題とする。
【解決手段】第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する複数のＬＣ共振発振器（３０２，３０３）と、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号に同期した信号を発振する注入同期型ＬＣ共振発振器（３０１）と、前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを接続する伝送線路（３１１，３１２）とを有することを特徴とするクロック信号分配装置が提供される。 （もっと読む）