位相調整回路及び位相調整方法

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路100は、複数の遅延素子回路121〜124をリング状に結合したVCO120を有するPLL発振回路100を備える。また位相調整回路100は遅延素子回路を所望の遅延量に応じた数(125〜127)だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路200、210を備える。PLL発振回路100は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をVCO120において生成する。PLL発振回路100は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路121〜124、及び遅延素子回路125〜127の各々に対して入力する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は位相調整回路及び位相調整方法に関する。
【背景技術】
【0002】
現在、LSI(Large Scale Integration)の利用分野は多岐に渡っている。これに伴い、LSIの低コスト化及び低消費電力化の要求が高まっている。またLSIは、動作速度の高速化が進んでいるため、タイミングスペックが厳密に求められるようになっている。このタイミングスペックに対する要求を満たすために、例えばDDR(Double Data Rate)メモリインターフェイスのPHY機能ブロックはキャリブレーション機能を有することが増えている。このキャリブレーション機能ブロックでは、信号間のタイミングスペックを満たすように位相が選択され、設定される。このような処理ブロックに位相を供給するためには、多様な位相遅延を持つ信号を出力できる位相調整回路が必要となる。
【0003】
すなわち、LSIの低コスト化及び低消費電力化の要求を満たしつつ、多様な位相遅延出力を実現できる位相遅延回路が必要とされている。
【0004】
特許文献1には、入力信号に対して微小な遅延時間を高精度に設定することが出来る遅延回路に関する技術が開示されている。図5は、特許文献1に記載の遅延回路の構成を示すブロック図である。遅延回路10は、PLL(Phase Locked Loop)発振回路1と、遅延素子回路11と、基準クロック発生回路12と、コントローラ13と、から構成される。PLL発振回路1は、基準クロック発生回路12から出力された基準クロックの周波数に発振周波数をロックする。PLL発振回路1は、複数の遅延素子を多段従属接続したVCO(Voltage Controlled Oscillator)2と、位相比較回路4と、を備える。位相比較回路4は、VCO2から出力された信号の位相と、基準クロックの位相と、を比較して位相比較結果をVCO2の遅延制御量に反映させる。
【0005】
遅延素子回路11には、VCO2と等価の、複数の遅延素子が多段従属接続されている。また、遅延素子回路11には入力信号が入力される。遅延素子回路11内の遅延素子(2b)の各々にはVCO2に設定した遅延制御量が設定される。これにより、遅延素子回路11に入力された信号には、基準クロックの周波数に従って決定される一定の動作遅延時間が設定される。
【0006】
また、図6は特許文献1の第2の実施形態にかかる遅延回路の構成を示すブロック図である。当該遅延回路は、図5に示した遅延回路と比べ、多様な位相遅延を持つ信号が得られる構成である。この遅延回路は、図5に示した遅延回路から遅延素子回路11a及びVCO20の構成が変更されている。
【0007】
遅延素子回路11aは、各インバータ2bの出力に負荷としてスリーステートバッファアンプ2cを備える。スリーステートバッファアンプ2cは、奇数段に備えられる。また遅延素子回路11aは、各インバータ2bの出力に負荷としてスリーステートバッファアンプ2dを備える。スリーステートバッファアンプ2dは、初段入力と、偶数段と、に備えられる。本構成において、スリーステートバッファアンプ2dの各出力からの遅延出力を取り出しが可能に構成されている。これにより、多様な位相遅延を持つ出力信号を得ることが出来る。
【0008】
特許文献2には、マスターDLL(Delay Locked Loop)に対してスレーブDLLを複数接続し、遅延回路制御設定を行う技術が開示されている。また特許文献3には、環境変動等による遅延値の変化量を求め、その変化量を基に外部から入力されるクロック信号の位相を調整する技術が開示されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2000−341099号公報
【特許文献2】特開2004−062578号公報
【特許文献3】特開2009−021387号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
上述したように、図6に示した遅延回路によれば、入力信号に対して多様な位相遅延を与えた信号を出力することができる。しかしながら、図6に示した遅延回路によっては、消費電力が増大し、回路面積も大きくなるという問題がある。当該問題について図6を参照しながら説明する。
【0011】
上述のように、遅延素子回路11aは、各インバータ2bの出力に負荷としてスリーステートバッファアンプ2cを備える。スリーステートバッファアンプ2cは、奇数段に備えられる。また遅延素子回路11aは、各インバータ2bの出力に負荷としてスリーステートバッファアンプ2dを備える。また、スリーステートバッファアンプ2cは、各インバータ2bのダミー負荷となり、各段において等しい遅延動作を確保するために動作する。
【0012】
このため、所望の位相遅延量が360度以内(例えば90度、180度)である場合であっても、遅延素子回路11aは、PLL発振回路1aのVCO20内に多段従属接続されたインバータ2aと等価のインバータ2bを同様の配置により備える必要がある。すなわち、遅延素子回路11aは、所望の位相遅延量が360度以内(例えば90度、180度)である場合には動作しないインバータ2b、スリーステートバッファアンプ2c及び2dを備える。これにより、消費電力が増大し、かつ回路面積も増大する。
【課題を解決するための手段】
【0013】
本発明にかかる遅延回路の一態様は、複数の第1遅延素子回路をリング状に接続した発振回路を備え、入力される基準クロックに応じた信号である基準信号の位相と、前記発振回路が前記基準信号に所定周期分の遅延を与えることで生成される発振信号の位相と、が略同位相となるような遅延制御信号を前記第1遅延回路の各々に出力するPLL発振回路と、入力される入力信号に与える遅延量に応じた数の第2遅延回路素子回路を備える位相遅延回路と、を有し、前記位相遅延回路が備える前記第2遅延素子回路は前記遅延制御信号に基づき前記入力信号を遅延させるものである。
【0014】
本発明において、入力信号を遅延させる位相遅延回路は所望の遅延量に応じた第2遅延素子回路のみを備える。これにより、位相遅延回路が備えるべき回路数が低減し、消費減力の削減及び回路面積の縮小が実現される。また、位相遅延回路が備える第2遅延素子回路は、PLL発振回路が基準クロックを基に算出した遅延制御信号を用いて入力信号の遅延を制御する。これにより、基準クロックに応じた正しい遅延量を持つ遅延素子回路が構成される。
【発明の効果】
【0015】
本発明によれば、消費電力を低減し、かつ回路面積も小さい位相調整回路を提供することが出来る。
【図面の簡単な説明】
【0016】
【図1】実施の形態1にかかる位相調整回路の構成を示すブロック図である。
【図2】実施の形態1にかかる遅延素子回路の構成を示すブロック図である。
【図3】実施の形態2にかかる位相調整回路の構成を示すブロック図である。
【図4】実施の形態2にかかる演算選択回路400の構成を示すブロック図である。
【図5】特許文献1に記載の遅延回路の構成を示すブロック図である。
【図6】特許文献1に記載の遅延回路の構成を示すブロック図である。
【発明を実施するための形態】
【0017】
<実施の形態1>
以下、図面を参照して本発明の実施の形態について説明する。図1は、本実施の形態にかかる位相調整回路の構成を示すブロック図である。位相調整回路100は、PLL(Phase Locked Loop)発振回路110と、位相遅延回路200と、位相遅延回路210と、を備える。
【0018】
PLL発振回路110は、VCO(Voltage Controlled Oscillator)120と、1/m分周器130と、1/n分周器140と、位相比較回路150と、コントローラ160と、を備える。VCO120は、複数の遅延素子回路であるDCEL121、122、123、及び124をリング状に結合した発振回路である。
【0019】
位相遅延回路200は、遅延素子回路であるDCEL125を備える。また、位相遅延回路210は、遅延素子回路であるDCEL126、127を備える。
【0020】
PLL発振回路110は、DCEL121〜DCEL127の各々に対して生成した遅延制御信号を供給する回路である。遅延制御信号の生成の詳細は後述する。PLL発振回路110には、入力端子330から基準クロック170が入力される。基準クロック170は、例えば一般的なクリスタル発振器(図示せず)から生成される。この基準クロック170の発振周波数は、外部環境の変化にはほとんど影響されないものである。
【0021】
基準クロック170は、PLL発振回路110内の1/m分周器130に供給される。1/m分周器130は、設定された分周値となるように入力された基準クロック170の周波数を変更し、周波数を変更した当該信号を位相比較回路150に供給する。
【0022】
VCO120は、DCEL121、122、123、及び124により生成された発振信号を1/n分周器140に供給する。当該発振信号は、基準信号(基準クロック170に対応した信号)を所定周期分(例えば360度)だけ遅延させた信号である。1/n分周器140は、設定された分周値となるように入力された発振信号の周波数を変更し、周波数を変更した当該信号を位相比較回路150に供給する。
【0023】
位相比較回路150は、1/m分周器130から入力された基準信号の位相と、1/n分周器140から入力された信号(発振信号の周波数が1/n分周器140により変更された信号)の位相と、を比較する。位相比較回路150は、当該比較結果をコントローラ160に出力する。
【0024】
コントローラ160は、位相比較回路150から入力された位相比較結果に基づいて遅延制御信号180を生成し、出力する。遅延制御信号180は、DCEL121〜124に供給される信号であって、1/m分周器130の出力信号の位相と、1/n分周器140の出力信号の位相と、が等しくなるような制御を行う信号である。遅延制御信号180は、後述する遅延素子回路内の遅延素子の通過段数を指定する信号である。ここで、図2を用いて、遅延制御信号180が入力される遅延素子回路(DCEL121〜DCEL124)の構成例を説明する。
【0025】
遅延素子回路は、複数の遅延素子1201〜120x(xは1以上の自然数)を備える構成である。入力信号INは、遅延素子1201〜120xを通過する。通過した信号はセレクタ1200に供給される。また、セレクタ1200には、遅延制御信号180が入力される。セレクタ1200は、遅延制御信号180を基に入力信号が遅延素子を通過する段数を決定する。セレクタ1200は、通過する段数に対応する信号を出力信号として出力する。
【0026】
再度、図1を用いて位相調整回路の構成を説明する。コントローラ160は、生成した遅延制御信号180を位相遅延回路200及び位相遅延回路210の各遅延素子回路に対しても供給する。
【0027】
位相遅延回路200には、入力信号DIN_Aが入力される。位相遅延回路200は、入力信号DIN_Aに対して所望の遅延量を与えた信号を出力する回路である。位相遅延回路200は、所望の遅延量に応じた数の遅延素子回路を備える。同様に位相遅延回路210には、入力信号DIN_Bが入力される。位相遅延回路210は、入力信号DIN_Bに対して所望の遅延量を与えた信号を出力する回路である。位相遅延回路210は、所望の遅延量に応じた数の遅延素子回路を備える。
【0028】
続いて本実施の形態にかかる位相調整回路の動作の具体例を説明する。以下の例では、1/m分周器130及び1/n分周器の分周の設定値をそれぞれ1とする(m=1、n=1)。また本例では、VCO120は、入力信号を360度遅延させる発振回路である。また本例では位相調整回路110は、入力信号に対して基準クロックの90度位相の遅延を与えること、及び入力信号に対して基準クロックの180度位相の遅延を与えることを意図して動作する。
【0029】
PLL発振回路110は、入力される基準クロック170の周波数にロックされ、発振する。VCO120は、基準クロック170と同周波数、またはこの周波数に所定の係数値を乗算した周波数に一致する信号を1/n分周器140に出力する。
【0030】
位相比較回路150は、1/m分周器130から出力された信号の位相と、1/n分周器140から出力された信号の位相と、を比較する。本例では、1/m分周器130及び1/n分周器140の分周の設定値は1である。よって位相比較回路150は、基準クロック170の位相と、VCO120から出力された信号の位相と、を比較する。位相比較回路150は、両信号の立ち上がりのエッジ及び立下りのエッジのタイミングを比較し、位相のずれを比較結果として検出する。位相比較回路150は、位相比較結果をコントローラ160に出力する。
【0031】
1/n分周器140から出力される信号の位相が進んでいる場合、コントローラ160は遅延素子回路(DCEL121〜124)内の遅延素子(1201〜120x)の通過段数を増やすことを指示する遅延制御信号180を出力する。一方、1/n分周器140から出力される信号の位相が遅れている場合、コントローラ160は遅延素子回路(DCEL121〜124)内の遅延素子(1201〜120x)の通過段数を減らすことを指示する遅延制御信号180を出力する。また前述のように、コントローラ160は、当該遅延制御信号180を位相遅延回路200及び位相遅延回路210の各遅延素子回路に対しても供給する。
【0032】
すなわち、コントローラ160は、遅延制御信号180をVCO120内の全ての遅延素子回路(DCEL121〜124)及び位相遅延回路200、210内の全ての遅延素子回路に供給する。これにより、全ての遅延素子回路(121〜127)夫々の遅延量は、同一となる。
【0033】
前述のようにVCO120は、入力信号を360度遅延させる発振回路であり、遅延素子回路を4つ(DCEL121〜124)内部に備える。そのため、遅延素子回路の一つは、入力信号に対して基準クロックの90度位相の遅延を発生させる回路となる。よって、遅延素子回路を一つ(DCEL125)搭載する位相遅延回路200は、入力端子DIN_Aから入力された入力信号に対して基準クロックの90度位相の遅延を与えた信号を出力端子DOUT_Aに出力する。また、遅延素子回路を二つ(DCEL126、DCEL127)搭載する位相遅延回路210は、入力端子DIN_Bから入力された入力信号に対して基準クロックの180度位相の遅延を与えた信号を出力端子DOUT_Bに出力する。
【0034】
なお、1/m分周器130の設定値は変更可能である。そのため、1/m分周器130は基準クロック170の周波数を設定値に応じて変更した信号を位相比較回路150に出力できる。また、1/n分周器140の設定値は変更可能である。そのため、1/n分周器140は発振信号の周波数を設定値に応じて変更した信号を位相比較回路150に出力できる。よって、位相比較回路150は多様な周波数を持つ信号の位相比較を行うことができ、この比較結果を用いることにより多様な位相遅延を得ることが出来る。
【0035】
続いて、本実施の形態にかかる位相調整回路の効果について説明する。本実施の形態にかかる位相調整回路は、特許文献1に記載の遅延回路に比べて消費電流が低減でき、かつ回路面積を縮小することが出来る。当該理由の詳細を以下に述べる。
【0036】
例えば、入力信号に対して基準クロックの90度位相分の遅延を与えた出力信号を得る場合を検討する。この場合、VCO120は、内部に遅延素子回路を4個(360/90)備える必要がある。また、位相遅延回路200は、遅延素子回路を1個備えるのみでよい。このように、所望の遅延量が360度以下である場合に、位相遅延回路が備える遅延素子回路の数をVCO120に含まれる遅延回路素子の数よりも少なくできる。位相遅延回路内の遅延回路素子の数を削減できることにより、本実施の形態にかかる位相調整回路は特許文献1に記載の遅延回路に比べて消費電流が低減できる。同様に位相遅延回路内の遅延回路素子の数を削減できることにより、本実施の形態にかかる位相調整回路は、特許文献1に記載の遅延回路に比べて回路規模を縮小することが出来る。
【0037】
また、本実施の形態にかかる位相調整回路では、1/m分周器130及び1/n分周器140の設定値を変更することにより多様な周波数を持つ信号の位相比較を行うことが出来る。これにより、本実施の形態にかかる位相調整回路は多様な位相遅延を持つ信号を得ることが出来る。
【0038】
<実施の形態2>
本発明の実施の形態2にかかる位相調整回路は、遅延制御信号に対して所定の演算を行うことが出来る演算選択回路400を備えることを特徴とする。図3を参照して、本実施の形態にかかる位相調整回路の基本構成、及び動作について実施の形態1と異なる部分を説明する。なお、図3において同一名及び同一符号を付した回路、または処理部は実施の形態1と基本的に同じ動作を行う。
【0039】
演算選択回路400には、コントローラ160から遅延制御信号180が入力される。また演算選択回路400には、選択信号が入力される。さらにまた、演算選択回路400には、設定信号が入力される。演算選択回路400は、入力された選択信号に応じて、位相遅延回路200、210に対して出力する遅延制御信号182を決定する。具体的には演算選択回路400は、遅延制御信号180をそのまま出力するか、遅延制御信号180に対して所定の演算を行った信号181を出力するかを選択信号に基づいて決定する。この所定の演算は、設定信号に応じて決定される。
【0040】
演算選択回路400の構成の詳細を図4に示す。演算選択回路400は、演算回路410と、セレクタ420と、を備える構成である。前述のように遅延制御信号180は、遅延素子回路内の遅延素子の通過段数を指定する信号である。遅延制御信号180は、例えばバイナリデータである。遅延制御信号180は、演算回路410及びセレクタ420に供給される。
【0041】
演算回路410には、設定信号が入力される。この設定信号は、演算回路410が行う演算を指定する信号である。たとえば、遅延制御信号180が通過する遅延素子の段数を3段とするバイナリデータ"011"である場合、設定信号はこのバイナリデータを乗算すること、及び乗算係数を指定する。乗算係数が2倍に設定された場合、演算回路410はこのバイナリデータ"011"を2倍したバイナリデータ"110"をセレクタ420に対して出力する。バイナリデータ"110"を持つ信号は遅延素子を6段通過することを指定する。なお、演算回路410は周知な乗算器等により容易に構成することができる。
【0042】
セレクタ420には、遅延制御信号180と、遅延制御信号180に対して所定の演算を行った信号181と、が入力される。またセレクタ420には、選択信号が入力される。当該選択信号は、セレクタ420に入力された2つの信号(遅延制御信号180と、遅延制御信号180に対して所定の演算を行った信号181)のうち、どちらを位相遅延回路200、210に出力するかを指定する信号である。セレクタ420は、選択信号に応じて遅延制御信号180または遅延制御信号181を位相遅延回路200及び210に対して供給する。
【0043】
位相遅延回路200及び位相遅延回路210内の遅延素子回路(DCEL125〜127)は、セレクタ420から入力された信号に基づいて信号の通過段数が設定される。
【0044】
続いて、本実施の形態にかかる位相調整回路の効果について説明する。本実施の形態にかかる位相調整回路は、算出された遅延制御信号に対して所定の演算を行うことが出来る。たとえば、VCO120が4つの遅延素子回路121〜124を含み、夫々が90度の位相遅延を発生させる回路とする。ここで、演算選択回路400が遅延制御信号を0.8倍することにより72度の遅延を指示する信号を生成することが出来る。位相遅延回路200、210はこの信号を用いることにより多様な位相遅延を持つ信号を生成することが出来る。
【0045】
本実施の形態にかかる位相調整回路は、上述のようにVCO120の構成を変更せずに多様な位相遅延を持つ信号を出力することが出来る。これにより、PLL発振回路110を変更することなく様々な位相遅延に対応することが出来る。すなわち、PLL発振回路110を様々な用途に流用することが可能になる。
【0046】
なお、上述の説明において演算選択回路400は、PLL発振回路110と、位相遅延回路(200、210)との間に配置したが必ずしもこれに限られない。たとえば、演算選択回路400はPLL発振回路110の内部、位相遅延回路(200、210)の内部に設けられてもよい。
【0047】
位相遅延回路(200、210)の内部に演算選択回路400を設けた場合、位相遅延回路(200、210)毎に遅延量を変更することが可能である。たとえば、位相遅延回路200と210が同数の遅延素子回路を備える場合であっても、各位相遅延回路は演算処理を変更することにより異なる位相遅延を持つ信号を夫々出力できる。
【0048】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。たとえば、上述の実施の形態においては位相遅延回路と、VCO120は略同一の遅延素子回路を有する構成として説明したが必ずしもこれに限られない。言い換えると、位相遅延回路は、位相比較回路150から出力される位相比較結果に応じて内部の遅延素子回路の調整を適切に行えるものであればよい。
【符号の説明】
【0049】
100 位相調整回路
110 PLL発振回路
120 VCO
121〜127 遅延素子回路
1201〜120x 遅延素子
130 1/m分周器
140 1/n分周器
150 位相比較回路
160 コントローラ
170 基準クロック
180 遅延制御信号
200 位相遅延回路
210 位相遅延回路
310〜330 入力端子
340、350 出力端子
400 演算選択回路
410 演算回路
420 セレクタ

【特許請求の範囲】
【請求項1】
複数の第1遅延素子回路をリング状に接続した発振回路を備え、入力される基準クロックに応じた信号である基準信号の位相と、前記発振回路が前記基準信号に所定周期分の遅延を与えることで生成される発振信号の位相と、が略同位相となるような遅延制御信号を前記第1遅延回路の各々に出力するPLL発振回路と、
入力される入力信号に与える遅延量に応じた数の第2遅延回路素子回路を備える位相遅延回路と、を有し、
前記位相遅延回路が備える前記第2遅延素子回路は前記遅延制御信号に基づき前記入力信号を遅延させる、
位相調整回路。
【請求項2】
前記第2遅延素子回路は、前記第1遅延素子回路と等価の回路構成を有し、
前記位相遅延回路に含まれる前記第2遅延素子回路の数は、前記PLL発振回路内に含まれる前記第1遅延素子回路の数と異なることを特徴とする請求項1に記載の位相調整回路。
【請求項3】
前記遅延制御信号、または前記遅延制御信号に所定の演算を行った信号のいずれか一方を選択信号に基づいて選択し、当該選択した信号を前記第2遅延制御素子回路の各々に供給する演算選択回路を備えることを特徴とする請求項1または請求項2に記載の位相調整回路。
【請求項4】
前記演算選択回路は、前記PLL発振回路及び前記位相遅延回路の少なくとも一方に備えられたことを特徴とする請求項3に記載の位相調整回路。
【請求項5】
前記PLL発振回路は、
前記基準信号と、前記発振信号に応じた信号と、を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記遅延制御信号を生成するコントローラと、を備えることを特徴とする請求項1乃至請求項4のいずれか1項に記載の位相調整回路。
【請求項6】
前記基準クロック発生回路からの出力信号を分周する第1の分周器と、
前記発振回路からの出力信号を分周する第2の分周器と、をさらに備え、
前記PLL発振回路は、前記第1の分周器からの出力信号と、前記第2の分周器からの出力信号と、が略同位相となるように遅延量を算出することを特徴とする請求項1乃至請求項5のいずれか1項に記載の位相調整回路。
【請求項7】
前記位相遅延回路を複数備えることを特徴とする請求項1乃至請求項6のいずれか1項に記載の位相調整回路。
【請求項8】
請求項1乃至請求項7のいずれか1項に記載の位相調整回路を備えるLSI(Large Scale Integration)装置。
【請求項9】
複数の第1遅延素子回路をリング状に接続した発振回路を備えるPLL発振回路と、入力信号に与える遅延量に応じた数の第2遅延素子回路を備える位相調整回路と、を備え、当該位相調整回路に入力される前記入力信号の位相を調整する位相調整方であって、
前記PLL発振回路に入力される基準クロックに応じた基準信号の位相と、前記発振回路が前記基準信号に所定周期分の遅延を与えることで生成される発振信号の位相と、が略同位相となるような遅延制御信号を生成し、
前記遅延制御信号に基づき前記第2遅延素子回路が前記入力信号を遅延させる、
位相調整方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2011−228782(P2011−228782A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−93998(P2010−93998)
【出願日】平成22年4月15日(2010.4.15)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (7,978)
【Fターム(参考)】