【課題】メモリの一部を一時的にゲストハードウエアのレジスタによって代行させる際に、ソースコード上での区別を不要にし、設計や検証の効率化を図る。
【解決手段】プロセッサとメモリとゲストハードウエアからなるシステムに組み込む転送機構と、プロセッサの実行する命令列を再構成するリアセンブラとを備える。リアセンブラは、ソースコードおよび該ソースコードからコンパイルされた第１のバイナリコードを取り込んで、転送機構の動作の手がかりとなり且つプロセッサの処理に影響を与えない標識命令を書き込んだ第２のバイナリコードを再構成してメモリにロードする。転送機構は、プロセッサが実行するメモリとの間の読み書き処理のうち、ゲストハードウエアが実行すべき処理で参照／代入される変数の読み書き処理を検出し、当該検出した読み書き処理について、ゲストハードウエアと所定のレジスタとの間で読み書きを実行させる。 （もっと読む）

データ処理システム（２）は、多項式除算演算を実行するために処理回路構成（２６）を制御する制御信号を生成する多項式除算命令ＤＩ−ＶＬ．Ｐ_Ｎに応答する命令復号器（２２）を含んでいる。分母多項式は、多項式の最高次数項が、常に「１」の係数を有しているので、この係数は、分母値を格納するレジスタ内に格納される必要がないと見なして、レジスタ内に格納された分母値によって表わされる。従って、分母多項式は、分母値だけを格納するレジスタ内のビット空間で起こり得る次数より１つ高い次数を有することができる。多項式除算命令は、商の多項式及び剰余多項式をそれぞれ表わす商の値及び剰余値を戻す。
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【課題】完全かつ効率的な命令セットを提供するマイクロコントローラ設計を提供する。
【解決手段】８ビットＲＩＳＣベースのマイクロコントローラは、汎用８ビット専用算術論理演算装置（ＡＬＵ）２２に加えて算術論理演算装置（ＡＬＵ）を有する８ビットレジスタファイル２０を含む。レジスタファイルはさらに、間接アドレス指定のため論理１６ビットレジスタを提供するためレジスタの対を組合せるための手段を含む。専用ＡＬＵは、レジスタ対に対して所定の算術機能を加え、それによって、これがなければ汎用８ビットＡＬＵに課せられることとなる計算処理を緩和する、１６ビットＡＬＵである。 （もっと読む）

【課題】レジスタの特定ビットに対して不要に書き換えられないようにすること。
【解決手段】本発明の情報処理装置は、複数ビットを有するレジスタ２４−４を備える周辺回路２０−３と、データバス１２と、データバス１２を介してレジスタ２４−４の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ１１と、を具備している。周辺回路２０−３は、レジスタ２４−４の特定ビットに対してアクセスする内部回路２１と、ＣＰＵ１１と内部回路２１とでレジスタ２４−４の特定ビットに対するアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先する制御回路２２と、を更に備えている。 （もっと読む）

X86の仮想機をサポートするRISCプロセッサ装置及び方法は開示される。RISCプロセッサは命令モジュール、デコーダ、固定小数点演算部分と浮動小数点演算部分を含んでいる。命令モジュールはX86の仮想機をサポートする命令セットを保存することに使われる；デコーダは仮想機の命令セットの命令をデコーディングするとき、命令の仮想機命令セットのモードを区別し、命令を区別された仮想機命令セットのモードに基づいて、デコーディングした後固定小数点演算部分または浮動小数点演算部分に出力することに使われる；固定小数点演算部分はデコーダの出力に基づき、仮想機命令セットの固定小数点命令について処理し、実行した結果を出力することに使われる；浮動小数点演算部分はデコーダの出力に基づき、仮想機命令セットの浮動小数点命令について処理し、実行した結果を出力することに使われる。
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【課題】ゲストの命令をプロセッサで直接実行する場合、命令のトラップと特権モードの切り替えが頻繁に生じ、切り替えに伴うオーバーヘッドの増加によって、プロセッサの性能が低下する。
【解決手段】本発明の処理装置は、ゲストからの命令であるゲスト命令を取得し、トラップの判定処理及びＶＭ環境の退出処理を行うＶＭトラップロジック１２２と、ゲスト命令を取得し、バッファリングの判定処理と命令保存処理を行うバッファリングロジック１２３とを備えるプロセッサ１２０と、構造体に、バッファリングロジック１２３が用いる、ゲスト命令のバッファリングを判定する条件であるバッファリング条件を記憶するメモリ１３０とを備えることとした。 （もっと読む）

【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター（ＲＩＳＣ）マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサーシステムはマイクロプロセッシングユニットと入出力プロセッサー（ＩＯＰ）とを含んでいる。大域メモリーユニットは中央処理装置及びＩＯＰと連結されている。ある手段が、中央処理装置及びＩＯＰの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。 （もっと読む）

【課題】命令コード空間に余裕のないＲＩＳＣ型のデータプロセッサにおける命令コード空間を縮小する。
【解決手段】フラグ生成命令数が多い場合に１命令が生成するフラグ数を増やすことによって、フラグ生成命令数の減少がフラグ使用命令数の増加を上回るようにすることにより命令数の削減を実現するという観点を基に、オペランドのデータサイズに応じた複数フラグを生成する命令を定義する。例えば、縮小命令セットコンピュータ型のデータプロセッサにおいて、複数データサイズのオペランドに対して演算処理が可能であって小さいデータサイズのオペランドに対する演算処理と等しい処理を大きいデータサイズのオペランドの下位側に対して行い演算処理されるオペランドのデータサイズに拘わらず夫々のデータサイズに対応するフラグ（ｎｅｗＵ，ｎｅｗＴ）を生成する命令を命令セットに加える。 （もっと読む）

【課題】本発明は、多数の命令の実装と、コード効率向上を両立したプロセッサを提供しようとするものである。
【解決手段】デコーダ１２ｂは、同一の命令コードで異なる命令を含む少なくとも第１、第２のデコードテーブル２０を有し、前記第１、第２のデコードテーブルの一方に含まれる命令コードに基づき、フェッチされた命令コードをデコードする。選択手段２１は、デコーダによりデコードされた命令コードが、第１、２のデコードテーブルを切り替える切り替え命令である場合、前記第１、第２のデコードテーブルの他方を選択する。 （もっと読む）

【課題】複数の命令セットの命令プリデコードを提供すること。
【解決手段】データ処理装置は、プリデコード命令を生成する機能を有すプリデコード回路10を備える。プリデコード命令は、命令キャッシュ20内に格納される。命令キャッシュ20からのプリデコード命令は、デコード回路45，50，46により読み出され、対応する処理動作を制御する制御信号を形成するために使用される。最初にフェッチされたプログラム命令は、複数の命令セットのうちのそれぞれ１つの命令セットに属すことができる。１つの命令セットからの命令は、プリデコード回路10により、複数の命令セットのうちの他の命令セットから取り出した対応する命令に共有される機能を表す共有フォーマットを有するプリデコード命令にプリデコードされる。このようにして、デコード回路の共有部分は、それらの異なる命令セット両方からの命令の共有機能に関して制御信号を生成できる。 （もっと読む）