【課題】複数のプロセッサを備えたプロセッサシステムの消費電力を処理能力を低下させることなく低減する。
【解決手段】命令解析部４０２は記憶部１００に記憶されている所定量の一連の命令コードを先読みして解析し、各命令がＣＰＵ１０３とＨＷＥ１０４で並列に実行可能な場合に、標準実行時間推定部４０３、換算実行時間算出部４０４が標準実行時間の推定、換算実行時間の算出をし、割り当て・クロック周波数決定部４０５はＣＰＵ１０３およびＨＷＥ１０４を最高クロック周波数で動作させた場合に待ち時間が生じる方に最高クロック周波数よりも低い周波数のクロック信号を供給することにより消費電力が最小になるようにプロセッサの割り当て、クロック周波数を決定し、クロック制御部１０６は出力するクロック信号の周波数を切り替え、命令割り当て制御部１０２は命令コードをＣＰＵ１０３等に転送して実行させる。 （もっと読む）

【課題】 本発明の目的は、間欠故障の可能性を減らして安定動作を実現することが可能な情報処理装置およびプロセッサの処理方法を提供することにある。
【解決手段】 本発明の情報処理装置は、命令をフェッチする命令フェッチ手段と、フェッチされた命令をデコードする命令デコード手段と、デコードされた命令を実行する複数の実行回路と、命令制御手段とを備える。命令制御手段は、故障発生の可能性が高い命令がデコードされた場合、実行回路が電気的に安定しているか否かを確認し、電気的に安定している場合に当該命令を実行回路に実行させることを特徴とする。 （もっと読む）

【課題】ゲストＯＳを修正することなくパフォーマンスを向上させることが可能な情報処理装置、情報処理装置の制御方法、及びプラグラムを提供する。
【解決手段】本発明に係る情報処理装置は、ゲストＯＳが動作する仮想マシンと、仮想マシンモニタと、ＣＰＵと、を備え、ＣＰＵが、ゲストＯＳが実行することができない所定の命令を検出した場合に、仮想マシンモニタは、所定の命令のエミュレーションコードを生成して、そのエミュレーションコードを仮想マシンへと追加して記憶させるとともに、所定の命令を記憶したエミュレーションコードへのジャンプ命令へと書き換え、ゲストＯＳは、記憶されたエミュレーションコードを実行することを特徴とする。 （もっと読む）

【課題】別々の複数のｎビットの多項式を使用してデータ・ブロックに対して巡回冗長度検査（ＣＲＣ）演算を行うための方法及び装置を提供する。
【解決手段】フレキシブルＣＲＣ命令は、プログラム可能なｎビット多項式を使用してＣＲＣ演算を行う、ｎビット多項式は、２つのオペランドのうちの一方にｎビット多項式を記憶することにより、ＣＲＣ命令に供給される。 （もっと読む）

一実施形態では、本発明は、監視されるロケーションのＩＤ及びタイマ値を規定する命令をデコードするデコードロジックを含むコア、及び、デコードロジックと結合されタイマ値に対してカウントを実行するタイマを有するプロセッサを備える。プロセッサは更に、コアと結合され、タイマ値に少なくとも一部基づいて低電力状態の一種類を決定する電力管理ユニットを有し、電力管理ユニットは、プロセッサを決定に応じた低電力状態にする。その他の実施形態を記載及び特許請求する。 （もっと読む）

【課題】同時マルチスレッディングプロセッサにおいて、スレッドの実行時間を削減する。
【解決手段】同時マルチスレッディングプロセッサは、デコード後に複数のスレッドで実行されるように、該複数のスレッドのうち、該命令が実行されるスレッドを識別するためのスレッド識別子が付加された、単一のスレッドに属する複数の命令をフェッチするフェッチ手段と、前記フェッチ手段によりフェッチされた前記複数の命令をデコードし、前記複数のスレッドを生成し、それぞれの該命令に付加された前記スレッド識別子の示すスレッドに、該命令を割り当てるデコード手段と、前記デコード手段により生成された前記複数のスレッドを並列に動作させることにより、前記複数の命令を実行する実行手段と、を有する。 （もっと読む）

【課題】複数コプロセッサへの命令のビット空間をよりよい方法にする。
【解決手段】プロセッサに基づくシステム２２はメイン・プロセッサ２４および複数のコプロセッサ２６を含む。コプロセッサ２６によって実行されるデータ処理動作を指定するメイン・プロセッサ２４のコプロセッサ命令は、ターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含む。データ要素はソース・レジスタからデスティネーション・レジスタへブロードキャストされる。データ要素のサイズ指定は、２つのビットがバイト（８ビット），ハーフ・ワード（１６ビット），ワード（３２ビット）およびダブル・ワード（６４ビット）を含む４つのデータ・サイズのうちの１つを示し、他の２ビットは飽和タイプを示す。 （もっと読む）

【課題】タスクコントローラを設けることなく、複数のプロセスの動作タイミングを最適化する。
【解決手段】演算コア１０［１］〜１０［３］は、夫々、プロセスＡ、Ｂ及びＣを実行する。演算コア１０［ｉ］は、自身に入力される動作制御信号Ｔｉｎ［ｉ］がアクティブになった時にプロセスを実行し、プロセスの動作に基づき、アクティブ又はノンアクティブの動作制御信号Ｔｏｕｔ［ｉ］を生成及び出力する。信号生成回路３０は、周期的にアクティブとなる動作制御信号Ｔｏｕｔ［０］を出力する。例えば、Ｔｏｕｔ［０］をＴｉｎ［１］として演算コア１０［１］に入力し、Ｔｏｕｔ［１］をＴｉｎ［２］として演算コア１０［２］に入力するように各選択回路を動作させる。そうすると、プロセスＡの動作に基づき、必要な時にプロセスＢを動作させることが可能となる。 （もっと読む）

【課題】プレフィックス付きの命令を含む命令セットにおいて効率的なスーパースカラ命令発行と低消費電力とを実現する。
【解決手段】命令コードに対して、プレフィックスコードか、それ以外の命令コードかを判定し、その判定結果と前記１６ビットの命令コードとを出力する命令フェッチ部（ＦＴＣ）を採用すると共に、その判別結果に基づいて命令コードデコードするデコーダ（ＢＤＹＤＥＣ１，ＢＤＹＤＥＣ２）とプレフィックスコードをデコードするデコーダ（ＰＲＦＤＥＣ１，ＰＲＦＤＥＣ２）とを別々に配置する。さらに、プレフィックスはこれが修飾する１６ビットのような固定長命令コードよりも先にデコーダに供給される。プレフィックスコードの後続の固定長命令コードは、プレフィックスコードのデコーダと同じパイプライン（Ｐｉｐｅ１，Ｐｉｐｅ２）のデコーダに供給される。 （もっと読む）

【課題】乗累算演算を実行するデータ処理装置及び方法を提供する。
【解決手段】該データ処理装置は、制御信号に応答して、入力データ要素において、データ処理演算を実行するデータ処理回路を含む。命令デコーダ回路は、入力オペランドとして、第１入力データ要素、第２入力データ要素及び述語値を指定する述語化された乗累算命令に応答して、データ処理回路を制御するように制御信号を生成し、第１入力データ要素および前記第２入力データ要素を乗算し、乗算データ要素を生成し、該述語値が第１の値を有する場合、該乗算データ要素を初期累算データ要素に加算して結果累算データ要素を生成し、該述語値が第２の値を有する場合、該初期累算データ要素から該乗算データ要素を減算して、該結果累算データ要素を生成することで、乗累算演算を実行する。本発明は、パフォーマンス、エネルギー消費及びコード密度を改善する。 （もっと読む）