【課題】プロセッサにおける可変長命令をプリデコーディングする方法を提供する。
【解決手段】可変命令長プロセッサにおけるプリデコーダは、命令と共に命令キャッシュに格納されたプリデコードビットで命令の属性を表示する。１の長さ命令と関連付けられたプリデコードビットＰＤ０、ＰＤ１の全符号化が定義されるとき、その長さの命令の属性は、異なる長さの命令をエミュレートするために命令を変更し、異なる長さの命令と関連付けられたプリデコードビットの属性を符号化することによって表示される。そのように表示される属性の１つの例は未定義命令である。 （もっと読む）

【課題】演算スロットの使用効率の向上を図る。
【解決手段】複数の異なる演算スロット１０〜１３を有し、マルチサイクル動作を行う演算処理装置であって、演算する命令をプリデコードしてその種類を識別するプリデコード部５と、前記命令の種類に対応した重み設定値を格納する重み設定レジスタ７と、前記識別された命令の種類および前記重み設定値を受け取り、前記演算する命令に対して重みづけ値を計算する重みづけ計算部６と、前記重みづけ計算部の計算結果に基づいて、前記複数の異なる演算スロットのいずれかを選択するスロット選択部４と、を有する。 （もっと読む）

【課題】レジスタからのリードパスの数が増大することを抑制しつつ、演算性能を高める。
【解決手段】演算器１１は、２つのオペランドのそれぞれとしてレジスタからの読み出しデータと即値のいずれかの入力を受けることが可能である。演算器１２は、２つのオペランドのうち、一方のオペランドとしてレジスタからの読み出しデータと即値のいずれかの入力を受けることが可能であり、他方のオペランドとして即値のみが入力される。制御部１３は、入力された演算実行命令に基づき、この演算実行命令に係る演算における２つのオペランドのそれぞれがレジスタからの読み出しデータと即値のいずれであるかを判定し、判定結果に応じて、入力された演算実行命令に係る演算を演算器１１，１２のいずれかに実行させる。 （もっと読む）

【課題】パックドデータおよび非パックドデータに選択演算を実行する命令をプロセッサ内に含む方法および装置を提供する。
【解決手段】プロセッサはメモリに結合される。メモリはその中に、ソースオペランド内の第１のパックドデータと、デスティネーションオペランド内の第２のパックドデータが格納される。プロセッサは、ソースオペランドの制御ビットが「１」に設定される場合に第１のパックドデータを選択し、そのデータをデスティネーションオペランド内に格納する。制御ビットが「１」に設定されない場合、プロセッサはデスティネーションオペランド内のデータを保持する。デスティネーションオペランドの最終値がメモリ内に格納される。 （もっと読む）

【課題】新しいアーキテクチャのコンピュータにおいて、新しいバイナリと同じアドレス空間を共有して、古いバイナリをいかなる修正を伴わずに実行する。
【解決手段】第１のコンピュータ命令ストリームをプロファイルし、前記第１のコンピュータ命令ストリームのプロファイルを分析し、前記第１のコンピュータ命令ストリームの周波数実行セクションのみを第２のコンピュータ命令ストリームへ変換し、前記第１のコンピュータ命令ストリームにおけるそれぞれの命令に対応するビットを含むビットベクトルを保存し、前記第１のコンピュータ命令ストリームの実行を監視し、前記第１のコンピュータ命令ストリームから前記第２のコンピュータ命令ストリームへ前記実行を移動し、前記周波数実行セクションの実行が完了した時に、前記第１のコンピュータ命令ストリームの実行に復帰する。 （もっと読む）

【課題】ユーザーレベルのマルチスレッドを提供する方法およびシステムが開示される。
【解決手段】本技法に基づく方法は、命令セットアーキテクチャ（ISA）を介して一つまたは複数の共有リソース・スレッド（シュレッド）を実行するためのプログラミング命令を受け取ることを含む。一つまたは複数の命令ポインタがISAを介して構成設定され、前記一つまたは複数のシュレッドがマイクロプロセッサにより同時的に実行される。ここで、マイクロプロセッサは複数の命令シーケンサを含んでいる。 （もっと読む）

【課題】仮想マシン（ＶＭ）環境におけるマネージド・ランタイム・アプリケーションの性能を最適化するために、下層のプロセッサの機能を使用可能にする。
【解決手段】１つ以上のプロセッサ命令に関連するプロセッサ命令スタブ（ＰＩＰＳ）が生成される。この「スタブ」は、プログラムの実行時に種々のタスクを実行するために提供される、動的に生成されるコードの一部を指す。そして、生成されたＰＩＰＳに基づいて、１つ以上のプロセッサ命令を実行するために最適化アプリケーション・プログラム・インタフェースが生成される。 （もっと読む）

【課題】処理回路６、８と、受信した引数削減命令ＦＲＥＤＵＣＥ４、ＦＤＯＴ３Ｒに応答して、処理回路６、８を制御するための制御信号１６を生成するデコーダ回路１０とを備える、処理装置を提供する。
【解決手段】引数削減命令の作用は、入力ベクトルの各成分を、指数シフト値Ｃを入力ベクトル成分の指数に加算または減算するスケーリングの対象とすることである。指数シフト値Ｃは、この指数シフト値Ｃと、入力ベクトル成分のうちのいずれかの最大指数値Ｂとの合計が、第１の所定値と第２の所定値との間の範囲内にあるように選択される。この引数削減命令の実行の結果は、ドット積演算される場合、結果のベクトルが、浮動小数点のアンダーフローまたはオーバーフローに耐えるということである。 （もっと読む）

【課題】逐次実行部（ＲＩＳＣプロセッサ１００）の処理と並列実行部（ＶＬＩＷコプロセッサ２００）の処理とを効率良く融合させる。
【解決手段】ＲＩＳＣプロセッサ１００において同時にフェッチされた４つの命令のうち第２番目と第４番目の命令の特定フィールドが命令プリデコーダ１７０によってプリデコードされる。この特定フィールドはオペコードフィールドと同時発行命令数フィールドを含む。オペコードフィールドがＶＬＩＷコプロセッサ命令を示す場合、プログラムカウンタ管理部１１０は同時発行命令数フィールドに応じてプログラムカウンタの増分値を制御する。ＶＬＩＷコプロセッサ２００では同時発行命令数フィールドに応じた並列度によりＶＬＩＷコプロセッサ命令が実行される。 （もっと読む）

【課題】従来のマルチスレッドプロセッサは、処理能力を十分に引き出すことができない問題があった。
【解決手段】本発明のマルチスレッドプロセッサは、第１の命令コードを格納する第１の命令バッファ２３１と、第２の命令コードを格納する第２の命令バッファ２３２〜２３ｍと、を備える命令供給部１０と、第１、第２の命令バッファから発行される命令コード選択する命令セレクタ１１と、命令セレクタ１１が選択した命令コードをデコードする命令デコーダ１２と、デコード結果に基づく情報処理を行う命令実行部１３と、を有する。命令供給部１０は、優先的に第１の命令バッファに第１の命令コードを格納し、第１の命令バッファに格納される第１の命令コードの数が命令供給部１０が並列して発行可能な命令コード数の最大値の２倍以上となった場合に第２の命令バッファに第２の命令コードを格納するスレッド制御部２４を有する。 （もっと読む）