【課題】３ビットの記憶を有する三元ＣＡＭセルを開示する。
【解決手段】前記３ビットの記憶を、充電回復動作を必要とすることなしに前記ＣＡＭセルから読み出すことができる３つの安定状態をサポートするように配置する。前記３つの安定状態は、前記２ビットのうちの１つが第１論理状態の場合、残りの２ビットは第２論理状態であるような状態である。前記３つの安定状態を使用し、三元ＣＡＭにおいて使用される３つの論理状態をエンコードすることができる。 （もっと読む）

【課題】従来、例えば、半導体記憶装置の冗長アドレス記憶回路等として使用される不揮発性メモリ回路は、その半導体記憶装置の記憶容量の増大に伴って大型化しており、その占有面積の増大が問題になって来ている。
【解決手段】第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセル１０〜１３と、該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路２と、前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタ４０〜４３とを備えるように構成する。 （もっと読む）

【解決手段】範囲マッチングセル（ＲＭＣ）は、ビット線ＢＬ、ワード線ＷＬ、マッチ線ＭＬ、メモリセル１００、前記メモリセルに接続されている第１比較部、前記第１比較器、グランド電圧及び既に決定されている電圧に接続されている第２比較部を備える。前記比較器は演算子データに応答して比較動作を行う。０、１、及びＸ（ｄｏｎ’ｔ ｃａｒｅ）ビットを用いる通常のＴＣＡＭに比べて、ＲＭＣを用いるＣＡＭは演算子データ０及び１を予め格納しておくことにより、更に少ないメモリで比較動作を行うことができる。従って、メモリを効率的に利用できる。メモリを効率的に用いることができるという効果がある。
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【課題】ＣＡＭ内のエントリデータの信頼性を向上させる。
【解決手段】本発明によれば、特定の処理対象データに対して、重複せず且つマスクされない２以上の所定数のフラグパターンを１フラグパターンずつ組み合わせ、同一の特定の処理対象データに対して異なるフラグパターンが組み合わされた所定数のビットパターンを生成する生成手段と、各々異なる１の上記ビットパターンを含む所定数のコマンドを連想メモリに出力するコマンド出力手段とを有する。このようにすれば、例えば登録時には同一の特定の処理対象データが互いに異なるビットパターンとして連想メモリ内の複数領域に登録され、また検索時には複数箇所に登録された同一の特定の処理対象データをそれぞれ異なるビットパターンとして検索することができるため、ＣＡＭ内のエントリデータの信頼性が向上しており、さらに検索箇所が増えることで検索結果の信頼性も向上している。 （もっと読む）

【課題】
製造が容易で高集積化の可能な、メモリセルと論理セルとを含む基本単位を同一半導体基板上に複数個有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板上に形成され、メモリ素子と論理素子とを含む同一又は対称的な複数の単位構造を有する半導体装置であって、各単位構造が、第１の活性領域に形成されたDRAMセルと、第２の活性領域に形成され、第２、第３のゲート電極とシリサイド層を備えたソース／ドレイン領域とを有する論理素子用直列接続トランジスタと、その１対のソース／ドレイン領域に接続された第１、第２の信号線と、第２のゲート電極に接続された第３の信号線と、DRAMキャパシタの蓄積電極下方に形成され、蓄積電極と第３のゲート電極を接続する導電性接続部材とを有する。 （もっと読む）

【解決手段】ＣＡＭバンクが、ＣＡＭドライバ回路を対応数だけ用意することなく、バンク内のすべての整合ライン放電回路を非活性化し、サブバンクを有する入力内の放電回路を選択的に活性化することにより、２個又はそれ以上のサブバンクに機能的に分割される。少なくとも１個の選択的に活性化されるスイッチング回路がサブバンクの放電回路内の各放電コンパレータの仮想接地ノードと回路接地との間に挿入される。スイッチング回路が非導通状態のときは、仮想接地ノードは回路接地より充分に高い電圧レベルに維持されてＣＡＭアクセス時間内に接続された整合ラインの放電を防止する。スイッチング回路が導通状態のときは、仮想接地ノードは回路接地に低下し、接続された整合ラインはコンパレータの非整合動作により放電される。アドレスビットから復号化により形成された制御信号がスイッチング回路に分配され、ＣＡＭサブバンクが選択される。 （もっと読む）

直列並列混合連想メモリ（ＣＡＭ）は、複数（Ｎ）の列および複数（Ｍ）の行に配列された直列ＣＡＭセル及び並列ＣＡＭセルを含む。各行は、少なくとも１つの直列ＣＡＭセルと、少なくとも２つの並列ＣＡＭセルとを含む。Ｍ個の行は、並列に検索される。各行において、直列ＣＡＭセルは順番に検索され、並列ＣＡＭセルは選択的で並列に検索される。ＣＡＭは、Ｎ列のＣＡＭセルに対して列当たり１つのサーチラインとなるサーチラインを生成するドライバを含む。ドライバは、ＣＡＭ内で検索されるＮビット値を表すようにＮ個のサーチラインをセットする。各検索動作に先立って、ドライバは、各行のマッチラインをプリチャージするために、少なくとも１列の直列ＣＡＭセルのための少なくとも１つのサーチラインをプリセットする。
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【課題】 信号処理システム内において高速でデータ配列の直交変換、すなわち行列変換を行なう。
【解決手段】 ＣＡＭ（内容参照メモリ）セルＭＣＣは、データを記憶する第１および第２のデータ記憶部１００ａおよび１００ｂと、水平方向ポートのデータ書込時、一致線対ＭＬＴ［ｉ］，ＭＬＢ［ｉ］を介して与えられるデータをデータ記憶部１００ａ，１００ｂに格納する第水平方向ポート書込ゲート１０２ａ，１０２ｂと、検索動作時および水平方向ポートデータ読出時、データ記憶部の記憶データに従って一致線を駆動する検索／読出ゲート１０４ａ，１０４ｂで構成される。一致線を、水平方向ビット線対として、すなわち水平方向ポートアクセス用の信号線として利用する。第１および第２のデータ記憶部を用いることにより、３値データを格納することができ、応じて転送先のデータ書込を禁止するライトマスク機能を実現できる。 （もっと読む）

【課題】 ハードウェアで全並列最小ユークリッド距離検索メモリを実現する効果的なアーキテクチャを提供する。
【解決手段】 Ｗ個の差の絶対値計算回路の出力を全て重み比較回路ＷＣに入力し、重み比較回路ＷＣにおいて差の絶対値の２乗を計算する。これにより、検索データと参照データのユークリッド距離の２乗の計算を実現する。このユークリッド距離の２乗の計算結果から最小距離の参照データを検索する。このように、最も近いユークリッド距離を持つパターンデータを検索するためにユークリッド距離の２乗を用いているため、平方根の計算は必要ではなく、ユークリッド距離計算回路を小面積で実現でき、連想メモリ装置も、低消費電力かつ小面積で実現可能である。 （もっと読む）

【課題】 データの登録を行う際の処理速度を向上させる連想メモリシステムを提供する。
【解決手段】 Ｖ＝０優先検出部２４は、Ｖビット記憶部に記憶されている情報に基づいて、ＣＡＭ部１３に空きエントリがある場合に、１つの空きエントリを選択する。そして、ＧＡＴＥ部２３は、ＣＡＭ部１３に対する書き込みデータが入力された場合に、Ｖ＝０優先検出部２４によって選択されたエントリに対して、該書き込みデータを書き込む制御を行う。 （もっと読む）