【課題】ＣＡＭを含む半導体装置の可用性向上および機能性拡張を実現する。
【解決手段】複数のバンクを備え、バンクはＣＡＭセルアレイとレイテンシ制御回路とを備える。また、各バンクは、記憶可能なエントリのビット長が異なる値にそれぞれ定められており、ビット長順にロウ・アドレス（行番地）がエントリに割り振られるように配置される。さらに、レイテンシ制御回路はバンクに依らず、エントリ毎に同じ数のＤフリップ・フロップを有するものである。以上の構成と動作により、本発明によるＣＡＭは、様々なビット長のエントリの検索動作を行い、一致信号を同時に出力する。また、複数の一致信号から、類似度の高いエントリに対応するものを優先的に出力する。 （もっと読む）

【課題】 高機能の半導体記憶装置を高集積化を図りつつ少ない配線層で実現する。
【解決手段】 ＴＣＡＭ（Ternary Content Addressable Memory）セルアレイＭＡ１は、検索データの１ビット分を入力する検索入力ノード（ＳＬ０）と、複数の記憶データに対してそれぞれ設けられ、検索データの１ビット分に対応するビットを入力する複数のデータ入力ノード（ＤＩ０Ａ，ＤＩ０Ｂ）と、行列状に配列される複数のメモリセルＭＣ０♯０〜３，ＭＣ１♯０〜３とを備える。複数のメモリセルの各々は、記憶データの１ビット分を記憶する第１のセルと、検索データと記憶データとが一致するか否かを演算する論理演算セルとをさらに含む。各メモリセルを構成するトランジスタのゲートは、行方向に沿って延在する。メモリアレイ形成領域の複数のウェルの各々は、列方向に隣接するメモリセルの対応するウェルと連続するように形成される。 （もっと読む）

【課題】 相変化材料メモリ素子を使用した不揮発性連想メモリを提供する。
【解決手段】 不揮発性連想メモリ・セルは、マッチ・ラインに接続した１つの端部を有する第１相変化材料素子と、ワード・ラインに接続したゲート、真ビット読み取り書き込み検索ラインに接続したソース、及び第１相変化材料素子の別の端部に接続したドレインを有する第１トランジスタと、マッチ・ラインに接続した１つの端部を有する第２相変化材料素子と、ワード・ラインに接続したゲート、相補ビット読み取り書き込み検索ラインに接続したソース、及び第２相変化材料素子の別の端部に接続したドレインを有する第２トランジスタとを備える。 （もっと読む）

記憶回路（１８０−１８３及び２８０−２８１）は、高速読出しアクセスを可能にしつつ、低電力動作に用い得る。例えば、回路１００では、共用相補書き込みビット線（１０１、１０２）、個別読出しビット線（１０３−１０６）、共用読出しワード線（１０７）、及び個別書き込みワード線（１０８−１１１）が用いられる。回路２００では、共用相補書き込みビット線（２０１、２０２）、共用読出しビット線（２０３）、個別読出しワード線（２０６−２０７）、及び個別書き込みワード線（２０８−２０９）が用いられる。記憶回路は、例えば、レジスタファイル（１７）、分岐ユニット（１５）、ＳＲＡＭ（１９）、他のモジュール（２０）、キャッシュ（１８）、バッファ（２１）、及び／又はメモリ（１４）等の様々な文脈で用い得る。
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【課題】低電力消費化が図れ、また製造歩留まりの向上が図れるＣＡＭ装置を得ること。
【解決手段】分割したサブアレイ毎に、３値メモリと一致比較回路とサーチライン活性化制御回路とを設け、まず、分割した複数のサブアレイを任意に指定できる第２の検索要求と３値メモリの保持値との一致比較によって任意のサブアレイを選択し、その選択されたサブアレイの一致比較回路において第１の検索要求によるデータ列をサーチライン活性化制御回路に与えるようにしたので、簡単なハードウェアの追加によって低消費電力化が図れる。このとき、分割した複数のサブアレイを検索対象となる場合とならない場合とに自在に制御することができるので、経路検索機器に用いる場合に、アプリケーションの要求する自由度に追従する分割が行えるようになる。 （もっと読む）

アドレスに対応する複数のタグを複数のエントリに、パリティビットおよび該パリティビットを反転させた反転ビットを記憶するタグ部（１２ａ）と、複数のエントリに対応させて複数のデータを複数のエントリに記憶するデータ部（１２ｂ）と、検索用アドレスとタグ部（１２ａ）の各エントリとを比較する比較器（２０_０〜２０_３１）と、比較結果で複数一致であるマルチヒットが発生した場合、当該複数のエントリの記憶内容のオアをとり、オア後のパリティビットおよび反転ビットに基づいて、マルチヒットの発生原因を判定する判定部（１１２）とを備えている。
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電力を節約するためのリネーミングレジスタファイルが記載される。マッピングユニットは、インストラクションレジスタナンバー（ＩＲＮ）を論理レジスタナンバー（ＬＲＮ）に変換する。リネーミングレジスタファイルは、ＬＲＮを物理レジスタナンバー（ＰＲＮ）にマップする。ＩＲＮの直接の使用によりアドレス可能なものよりより多い数の物理レジスタがある。リネーミングレジスタファイルはコンテンツアドレッサブルメモリ（ＣＡＭ）を使用してマッピング機能を提供する。リネーミングレジスタファイルＣＡＭはさらに現在のプロセッサー状態情報を用いてタグコンパレーターを選択的にイネーブルにしレジスタをアクセスする際の電力を最小にする。タグコンパレーターがイネーブルにならないとき、それは低電力状態になる。低電力特徴を有したリネーミングレジスタファイルを用いてプロセッサーも記載される。
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【課題】ＣＡＭマクロをテストするための組み込み型自己テスト回路（ＢＩＳＴ）回路において、信号分配にかかわる配線チャネル領域、バッファ、ＦＦなどの物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。
【解決手段】ＲＡＭ用ＡＰＧ１０１とＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの間にＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃを挿入し、アドレス信号１２から直接、あるいはデコードしてＣＡＭマクロの書き込みデータを生成する。
ＡＰＧ１０１は全メモリマクロに対して共通であり、ＣＡＭ固有のテストは制御信号１４によって挿入したデータジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃの動作を切り替えることにより行うことができる。データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃは、被検査回路であるＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの近傍に配置する。 （もっと読む）

【課題】 ＣＡＭを含む半導体装置の高速化、または消費電力の低減を実現する。
【解決手段】 複数のバンクＢＫ１，ＢＫ２に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理（読み書き動作、検索動作）を行う。バンク化されたメモリアレイは、さらに小さく分割された複数のサブアレイＳＡＲＹＵ，ＳＡＲＹＬで構成され、二つのサブアレイＳＡＲＹＵ，ＳＡＲＹＬで読み書き検索回路群ＲＷＳＢＫ内のセンスアンプを共有する。この際に、双方のサブアレイＳＡＲＹＵ，ＳＡＲＹＬからビット線を一本ずつセンスアンプに接続した所謂開放ビット線構成とする。複数のバンクＢＫ１，ＢＫ２に同一の検索テーブルを登録し、連続して入力される検索キーを複数のバンクＢＫ１，ＢＫ２に順繰りに入力して、異なる位相の制御クロックに同期させて検索動作を行う。 （もっと読む）

【課題】連想メモリの動作周波数がシステムＬＳＩの動作周波数よりも遅い場合に、システムクロックを２系統設けたり、遅いシステムクロックに同期しなければならない動作制約を回避して、スループットの向上を図れる回路方式を提供する。
【解決手段】ＬＳＩ（１０１）の内部クロック（Φ１）をダウンコンバートするクロック制御回路（１０３）を設け、遅くした制御信号を用いて連想メモリ回路（１０２）を動作させる制御方式を提供する。 （もっと読む）