【課題】積層体の上面及び側面に跨って形成される外部電極の形成不良を抑制できる電子部品及びその製造方法を提供することである。
【解決手段】積層体１６は、絶縁体層３０ａ〜３０ｅが積層されることにより構成されている。絶縁体層３０ｂ〜３０ｅは、部分積層体１３を構成している。絶縁体層３０ａは、部分積層体１３の側面及び上面を覆っている。外部電極２０は、積層体１６の上面及び側面に跨って設けられている。部分積層体１３は、絶縁体層３０ｂ〜３０ｅの側面及び上面により構成され、かつ、踏み板がｚ軸方向の正方向側を向く階段状をなしている。 （もっと読む）

【課題】蛇行した線状導体からなるコイルを内蔵した電子部品において、コイルの高周波特性の劣化を抑制する。
【解決手段】積層体１２ａは、絶縁体層１６ａ〜１６ｄが積層されてなる。外部電極は、積層体１２ａの側面に設けられ、かつ、接地電位が印加される。コイルＬは、絶縁体層１６ｃ上に設けられている線状導体１８であって、蛇行した形状を有する線状導体１８からなる。グランド導体２０，２２は、外部電極に電気的に接続され、かつ、ｚ軸方向から平面視したときに、線状導体１８が蛇行することにより該線状導体１８によって三方が囲まれた領域Ａ１〜Ａ３内に設けられている。 （もっと読む）

【課題】二次電池の視点から見て十分な寿命が確保可能であり、リチウムイオンキャパシタの視点から見てエネルギー容量が大きく過放電になり難く信頼性の高い複合蓄電デバイスを提供する。
【解決手段】複合蓄電デバイス１０は、リチウムイオン二次電池部１１とリチウムイオンキャパシタ部１２と二次電池部１１とキャパシタ部１２とを積層してなる複合積層体を収納する蓄電容器とを備える。リチウムイオン二次電池部１１は、第１の正極２１と第１のセパレータ４１と第１の負極３１とを積層した構造を有する。リチウムイオンキャパシタ部１２は、第２の正極２６と第１のセパレータ４１とは異なる第２のセパレータ４２と第１の負極３１の極板３３とは異なる別の極板３８を用いて構成された第２の負極３６とを積層した構造を有する。複合積層体の最外層にリチウムイオンキャパシタ部１２が配置される。 （もっと読む）

【課題】本発明は積層型チップキャパシタに関する。
【解決手段】本発明の一様態による積層型チップキャパシタは、複数の誘電体層が積層された積層構造を有し、積層方向に沿って配列された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、上記キャパシタ本体の側面上に形成された少なくとも一つの第１ないし第４外部電極−上記第１及び第３外部電極は相互同じ極性を有し、第２及び第４外部電極は相互同じ極性を有するが上記第１外部電極の極性とは異なる極性を有する−と、上記キャパシタ本体の外面上に形成され、上記第１外部電極と第３外部電極を相互連結するか上記第２外部電極と第４外部電極を相互連結する少なくとも一つの連結導体ラインと、を含む。 （もっと読む）

【課題】インダクタとキャパシタを含む共振器を備えた積層型電子部品において、薄型化を可能にし、且つ導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制する。
【解決手段】共振器は、積層体２０内に設けられたインダクタ用導体層を含み一方向に長いインダクタ構成部３０１と、積層体２０内に設けられてインダクタ構成部３０１とキャパシタとを電気的に接続するキャパシタ用接続路３０４とを有している。インダクタ構成部３０１の長手方向の両端に位置する第１の端部３０１Ｅと第２の端部３０２Ｅはグランドに接続されている。キャパシタ用接続路３０４は１つ以上のスルーホールを含み、インダクタ構成部３０１の接続箇所３０１Ｃに接続されている。接続箇所３０１Ｃと端部３０１Ｅ，３０１Ｆとの間の距離はキャパシタ用接続路３０４の長さよりも大きい。 （もっと読む）

【課題】ディジタル回路を始めとするスイッチングモード電気回路のシグナルインテグリティを向上しＥＭＣ問題を解決する。
【解決手段】電源デカップリング素子を構成する伝送線路構造チップは、アルミニウム層６１、ポリチオフェンが含浸されていないエッチング層６２、レジスト層６３、ポリチオフェンが含浸されているエッチング層６４、磁性薄膜層６５、カーボン含有層６６、金属粉皮膜層６７、ポリチオフェン層６８で構成される積層構造体から形成される。伝送線路構造チップを外装樹脂で封止して電源デカップリング素子として完成させ、エージングによって単極性の前記伝送線路構造チップとして機能させる。電源デカップリング素子をディジタル回路を始めとするスイッチングモード電気回路の印刷配線基板に搭載し、コンデンサに代えて電源分配回路に使用する。 （もっと読む）

コンデンサにおいて、次の構成要素すなわち第１の加熱部材（１）と第１のコンデンサ領域（２）とを含んでおり、該コンデンサ領域は、誘電性層（３）と、それぞれの誘電性層（３）の間に配置された内部電極（４）とを含んでおり、第１の加熱部材と第１のコンデンサ領域（２）は熱伝導式に相互に結合されている。
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【課題】 高湿環境下であっても、内部の容量素子の水分による特性変化を抑えられる積層型誘電体フィルタを提供する。
【解決手段】 誘電体層１ａ〜１ｊが積層され、異なる誘電体層間に形成された一対の内部電極51〜54，60で構成した容量素子Ｃ１〜Ｃ４を含む積層体１と、積層体１の側面に形成した入出力端子21ａ〜24ａ、接地端子30ａ，30ｂとを含む積層型誘電体フィルタ10であり、容量素子Ｃ１〜Ｃ４を構成する一方の内部電極51〜54が、入出力側貫通導体81ｅと、一方の内部電極51〜54とは異なる誘電体層間に形成した入出力側導体層41ｅ〜44ｅとを介して入出力端子21ａ〜24ａに接続され、容量素子Ｃ１〜Ｃ４を構成する他方の内部電極60が、接地側貫通導体81ｆ，82ｆと、他方の内部電極60とは異なる誘電体層間に形成した接地側導体層70ａ，70ｂとを介して接地端子30ａ，30ｂに接続された積層型誘電体フィルタ10である。 （もっと読む）

【課題】低周波帯域で低インピーダンスを保ちつつ、高周波帯域で高インピーダンスにすることが可能な電子部品の実装構造に用いられる積層型電子部品を提供する。
【解決手段】電流を供給するための電源ライン１，２の間にコンデンサ１０とフェライトビーズインダクタ２０とが直列となるように接続される実装構造に用いられるフェライトビーズインダクタ２０であって、当該フェライトビーズインダクタ２０は、主成分としてフェライト材料を含むビーズ素体２３と、ビーズ素体２３の第１の側面２３ｃに配置される第１の端子電極２１Ａ〜２１Ｄと、ビーズ素体２３の第２の側面２３ｄに配置される第２の端子電極２２Ａ〜２２Ｄと、ビーズ素体２３内に配置され第１及び第２の端子電極２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄに接続される内部導体２５とを備えている。 （もっと読む）

【課題】複数のセラミックスの間に熱膨張率や焼成収縮率の差があってもクラック、デラミネーション等の損傷が発生しにくく複数のセラミックスの間の相互拡散を十分に抑制することができる複合電子部品の製造方法を提供する。
【解決手段】複合電子部品の製造方法は、(a)金属又は合金からなるワイヤの第１の部分を第１のセラミックス成形体にゲルキャスト法により埋設する工程；(b)工程(a)の後にワイヤの第１の部分から離された第２の部分を第１のセラミックス成形体とは別体の第２のセラミックス成形体にゲルキャスト法により埋設する工程；(c)工程(b)の前又は後に第１のセラミックス成形体を焼成し第１のセラミックス焼成体とする工程；及び(d)工程(c)の後又は工程(c)と同時に第２のセラミックス成形体を焼成し第２のセラミックス焼成体とする工程、を備える。 （もっと読む）