【課題】ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ロウ方向に延びるワード線ＷＬ、カラム方向に延びる複数のビット線ＢＬ０，ＢＬ１，ＢＬ２で構成されたビット線グループ、並びに、トランジスタからなりワード線及びビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、ビット線を介してメモリセルからデータを読む読み出し回路とを備え、メモリセルは、トランジスタのソース又はドレインを、ビット線グループに属する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、トランジスタのゲートとなるアクティブ領域ＡＡは、ビット線グループの複数のビット線ＢＬ０，ＢＬ１，ＢＬ２の配置領域及び各ビット線間のスペースに連続的に形成されている （もっと読む）

【課題】磁気記録層の強磁性体膜が強い垂直磁気異方性を有する磁気メモリを提供する。
【解決手段】磁気メモリは、強磁性体の下地層５１と、下地層５１上にの第１非磁性５２と、第１非磁性５２上の垂直磁気異方性を有する強磁性体のデータ記憶層５３と、第２非磁性層２０を介してデータ記憶層５３に接続された参照層３０と、下地層５１の下側に接した第１、第２磁化固定層４１ａ、４１ｂとを具備する。データ記憶層５３は、反転可能な磁化を有し参照層３０とオーバーラップする磁化自由領域１３と、磁化自由領域１３の端に接続され、第１磁化固定層４１ａに＋ｚ方向に磁化固定された第１磁化固定領域１１ａと、磁化自由領域１３の他の端に接続され、第２磁化固定層４１ｂに−ｚ方向に磁化固定された第２磁化固定領域１１ｂとを備える。磁化自由領域１３下の第１非磁性５２は、第１、第２磁化固定領域１１ａ、１１ｂ下の第１非磁性５２よりも厚い。 （もっと読む）

【課題】磁気記憶素子を構成する層を、周辺回路部内で有効に活用する。
【解決手段】実施形態によれば、半導体磁気記憶装置は、セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板を備える。さらに、前記装置は、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子を備える。さらに、前記装置は、前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体を備える。さらに、前記装置は、前記第１の層に電気的に接続された第１及び第２のプラグを備える。さらに、前記第１の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する。 （もっと読む）

【課題】ＭＴＪ素子内における層間の短絡を抑制し、かつ、ＭＴＪ素子を構成する磁性層の劣化を抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は半導体基板を備える。磁気トンネル接合素子は、２つの磁性層と該２つの磁性層間に設けられたトンネル絶縁膜とを含み、半導体基板の上方に設けられている。側壁膜は、磁気トンネル接合素子の側面の上部に設けられている。フェンス層は、導電性材料を含み、側壁膜の側面および磁気トンネル接合素子の側面の下部に設けられている。保護膜は、絶縁体からなりフェンス層の側面に設けられている。フェンス層の上面および保護膜の上面は、側壁膜の上面よりも低く、かつ、トンネル絶縁膜よりも高い位置にある。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】ナノ構造を有し、高い比誘電率を有する強誘電体を提供すること。
【解決手段】格子定数が下記式（１）：
１≦（ａ_２／ａ_１）×１００≦８０ （１）
（式（１）中、ａ_１は第一強誘電材料の格子定数であり、ａ_２は第二強誘電材料の格子定数であり、ａ_１＞ａ_２である。）
で表される条件を満たす第一強誘電材料および第二強誘電材料のうちの一方の無機成分からなるマトリックス中に、前記第一強誘電材料および前記第二強誘電材料のうちの他方の無機成分が、球状、柱状およびジャイロイド状からなる群から選択される形状で、三次元的且つ周期的に配置しており、繰り返し構造の一単位の長さの平均値が１ｎｍ〜１００ｎｍである三次元的周期構造を有していることを特徴とするナノヘテロ構造強誘電体。 （もっと読む）

【課題】メモリセル部及び周辺回路部を微細化する。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。 （もっと読む）

【課題】ＭＴＪ素子内における層間の短絡を抑制し、かつ、ＭＴＪ素子を構成する磁性層の劣化を抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。磁気トンネル接合素子は、２つの磁性層と該２つの磁性層間に設けられたトンネル絶縁膜とを含み、半導体基板の上方に設けられている。側壁膜は、磁気トンネル接合素子の側面の上部に設けられている。フェンス層は、導電性材料を含み、側壁膜の側面および磁気トンネル接合素子の側面の下部に設けられている。フェンス層の頂点は、側壁膜の頂点よりも低く、かつ、トンネル絶縁膜よりも高い位置にある。 （もっと読む）

【課題】オン電流が少ないトランジスタを含むメモリセルと積層方向に延びるビット線により、低い製造コストで高速動作を実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、例えば、記憶素子とその読み出し電流経路に挿入される第１のトランジスタとを含むメモリセルＭＣと、このメモリセルＭＣの一端に直接接続され、記憶素子の情報を伝送する第１のビット線ＬＢＬと、第２のトランジスタを含み第１のビット線ＬＢＬを介して伝送される記憶素子の情報を増幅する第１のアンプＬＳＡとを備えている。第１のアンプＬＳＡは基板Ｌ０に形成され、メモリセルＭＣは基板Ｌ０の上部の第１の層Ｌ１〜Ｌ８に形成され、第１のビット線ＬＢＬは積層方向に延びる配線構造を含んで形成される。第１のトランジスタのチャネル中のキャリアの移動度は、第２のトランジスタのチャネル中のキャリアの移動度よりも低い。 （もっと読む）

【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。 （もっと読む）