半導体装置
【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタにはリセス型トランジスタ（ＲＣＡＴ：Recessed Channel Array Transistor）と呼ばれるトランジスタが使われている。このトランジスタは、Ｐｌａｎａｒ型トランジスタと比べて、トランジタオフ時におけるリーク電流（オフリーク電流）を抑えられるというメリットがある。
【０００３】
一方、ＭＲＡＭ（Magnetoresistive Random Access Memory）のセルトランジスタは、電流でメモリセルを駆動させるため多くの駆動電流が必要とされる。すなわち、ＭＲＡＭのセルトランジスタには、オフリーク電流が少なく、駆動電流が多いトランジスタが求められる。
【０００４】
しかし、ＲＣＡＴは、Ｐｌａｎａｒ型トランジスタと比べて、駆動電流が少ない。このため、ＤＲＡＭに用いられているリセス型トランジスタを用いてＭＲＡＭを実現するのは困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、上記に鑑みてなされたものであって、オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、素子分離領域と第１および第２のソース・ドレイン領域とゲート電極とチャネルと一対の応力付与部とを備える。素子分離領域は、半導体基板において素子領域を仕切る。第１および第２のソース・ドレイン領域は、前記素子領域の表層に分離して形成される。ゲート電極は、前記第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、前記素子領域において前記ゲート絶縁膜に隣接して前記第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、前記素子分離領域において、前記ゲート電極のゲート幅方向に垂直な面内において前記第１および第２のソース・ドレイン領域の下部の前記チャネルと重複する領域に設けられ、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する。
【図面の簡単な説明】
【０００８】
【図１−１】図１−１は、実施の形態にかかる半導体装置であるリセス型トランジスタの構造を説明する模式図である。
【図１−２】図１−２は、実施の形態にかかる半導体装置であるリセス型トランジスタの構造を説明する模式図である。
【図２】図２は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図３】図３は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図４】図４は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図５】図５は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図６】図６は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図７】図７は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
【００１０】
図１−１および図１−２は、実施の形態にかかる半導体装置であるリセス型トランジスタＴｒ（以下、トランジスタＴｒと呼ぶ）の構造を説明する模式図である。図１−１（ａ）はマトリックス状に配置されたトランジスタＴｒの上面図、図１−１（ｂ）は図１−１（ａ）のＡ−Ａ線に沿う要部断面図、図１−２（ｃ）は図１−１（ａ）のＢ−Ｂ線に沿う要部断面図、図１−２（ｄ）は図１−１（ａ）のＣ−Ｃ線に沿う要部断面図である。図１−１（ａ）は、トランジスタＴｒがマトリックス状に配置されたトランジスタアレイの一部を示しており、トランジスタアレイにおいては図１−１（ａ）に示された構成が二次元的に繰り返されている。
【００１１】
トランジスタＴｒは、半導体基板１０の表層に形成されたＳＴＩ(Shallow Trench Isolation)構造の素子分離領域１２により仕切られて画定された素子領域１１に形成され、ゲート絶縁膜１４とゲート電極１５とソース・ドレイン領域１６とを有する。素子分離領域１２は、半導体基板１０の面内における第１の方向（図１−１（ａ）におけるＹ方向）において所定間隔で複数並設されており、これにより素子領域１１が第１の方向（図１−１（ａ）におけるＹ方向）において複数に分離形成されている。素子分離領域１２は、酸化シリコン（ＳｉＯ２）により埋め込まれている。
【００１２】
半導体基板１０は、例えばｐ型不純物を含有するｐ型シリコン基板である。この場合のソース・ドレイン領域１６は、ｎ型不純物を含有するｎ型不純物拡散層である。なお、半導体基板１０の構成に特に制限はなく、通常半導体用途に用いられるものを使用することが可能である。
【００１３】
半導体基板１０には、複数の素子領域１１および素子分離領域１２に跨って延在するライン状のリセス１３が、素子領域１１と交差する第１の方向（図１−１（ａ）におけるＹ方向）に沿って形成されている。リセス１３は、半導体基板１０において第２の方向（図１−１（ａ）におけるＸ方向）において所定間隔で複数並設されている。また、リセス１３は、半導体基板１０の厚み方向においてソース・ドレイン領域１６よりも深い位置まで設けられている。以下では、リセス１３のうち、素子領域１１に形成されたリセス１３を素子領域リセス１３ａ、素子分離領域１２に形成されたリセス１３を素子分離領域リセス１３ｂと分けて呼ぶ場合がある。素子分離領域リセス１３ｂは、素子領域リセス１３ａよりも幅広とされている。
【００１４】
ゲート電極１５は、リセス１３の内部に一部が埋設されるとともに、一部が半導体基板１０の表面から突出して形成されている。ゲート電極１５は、例えばポリシリコンにより形成される。半導体基板１０の表面から突出したゲート電極１５の側面には絶縁膜からなる側壁１７が形成されている。なお、ゲート電極１５は、少なくともリセス１３の内部に埋設されていればよい。
【００１５】
また、ゲート電極１５は、素子領域１１においてはゲート絶縁膜１４を介して素子領域リセス１３ａの内部に一部が埋設されている。一方、ゲート電極１５は、素子分離領域１２においては側面に圧縮応力付与部１８を介して素子分離領域リセス１３ｂの内部に一部が埋設されている。ゲート電極１５の幅は、素子領域リセス１３ａ内と素子分離領域リセス１３ｂ内とで同じ幅とされている。なお、上記第１の方向（図１−１（ａ）におけるＹ方向）は、ゲート電極１５のゲート幅方向と平行な方向であり、上記第２の方向（図１−１（ａ）におけるＸ方向）は、ゲート電極１５のゲート長方向と平行な方向である。
【００１６】
ソース・ドレイン領域１６は、素子領域１１において素子領域リセス１３ａに埋設されたゲート電極１５をゲート絶縁膜１４を介して挟んだ状態で形成されている。ゲート電極１５を挟む一対のソース・ドレイン領域１６は、それぞれゲート電極１５よりも浅く形成されている。
【００１７】
チャネルＣＨは、素子領域１１の半導体基板１０において、ゲート絶縁膜１４に隣接して２つのソース・ドレイン領域１６の間に形成されている。チャネルＣＨは、図１−１（ｂ）に示されるように、ゲート電極１５のゲート長に沿った断面において、ソース・ドレイン領域１６から素子領域リセス１３ａに沿って半導体基板１０の厚み方向に略垂直に延びる垂直領域ＣＨ１と、素子領域リセス１３ａの底面に沿ってゲート長方向に延びる底面領域ＣＨ２とを有する。チャネルＣＨにおいては、電流は垂直領域ＣＨ１と底面領域ＣＨ２とを通って図１−１（ｂ）中の矢印の方向に流れる。
【００１８】
圧縮応力付与部１８は、素子分離領域１２において、ゲート電極１５のゲート幅方向に垂直な面内においてソース・ドレイン領域１６の下部のチャネルＣＨと重複する領域に形成されている。すなわち、圧縮応力付与部１８は、素子分離領域１２において素子領域リセス１３ａよりも幅広に形成された素子分離領域リセス１３ｂ内において、ゲート電極１５の側面とゲート電極１５との間の領域に埋設されている。そして、圧縮応力付与部１８のゲート幅方向における側面は、ソース・ドレイン領域１６およびチャネルＣＨの垂直領域ＣＨ１に隣接している。
【００１９】
圧縮応力付与部１８は、ゲート長に沿った縦断面において、少なくとも隣接するチャネルＣＨの垂直領域ＣＨ１に対応する領域に設けられる。圧縮応力付与部１８は、ゲート長方向において、少なくとも隣接するチャネルＣＨの垂直領域ＣＨ１に対応する領域に設けられる。本実施の形態では、圧縮応力付与部１８は、ゲート電極１５の側面部から側壁１７の幅の２倍程度の幅で設けられている。また、圧縮応力付与部１８は、ゲート幅方向において素子分離領域リセス１３ｂの全幅において設けられている。そして、圧縮応力付与部１８は、半導体基板１０の厚み方向において、少なくとも隣接するチャネルＣＨに対応する領域に設けられる。本実施の形態では、圧縮応力付与部１８は、半導体基板１０の表面からチャネルＣＨの下端と同等の位置まで設けられている。
【００２０】
そして、圧縮応力付与部１８は、周囲に圧縮応力を付与する膜であり、素子分離領域１２の構成材料である酸化シリコン（ＳｉＯ２）膜とは異なる絶縁材料により形成されている。このような圧縮応力付与部１８の構成材料としては、一般的な側壁に使用されるＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成された窒化シリコン（ＳｉＮ）膜に比べて水素含有量の多い窒化シリコン（ＳｉＮ）膜を用いることができる。このような水素含有量の多い窒化シリコン（ＳｉＮ）膜は、ＬＰＣＶＤで形成された窒化シリコン膜よりも膜ストレスが多く、周囲に対して確実に圧縮応力を付与することができる。このような窒化シリコン（ＳｉＮ）膜は、例えばＣＶＤ法により低温成膜プロセスで形成可能である。一方、ＬＰＣＶＤで形成された窒化シリコン（ＳｉＮ）膜は水素含有量が少ないため膜ストレスが少なく、周囲に対して十分な圧縮応力を付与することができない。
【００２１】
なお、ここではゲート長方向において隣り合うゲート電極１５間において、圧縮応力付与部１８間に素子分離領域１２の酸化シリコン（ＳｉＯ２）が埋め込まれている場合について説明したが、ゲート長方向において隣り合うゲート電極１５間が圧縮応力付与部１８で埋め込まれていてもよい。
【００２２】
上述したトランジスタＴｒのチャネルＣＨの垂直領域ＣＨ１では、半導体基板１０の厚み方向に電子が移動する。また、トランジスタＴｒでは、ゲート幅方向）において、チャネルＣＨの垂直領域ＣＨ１の両側に圧縮応力付与部１８が隣接して設けられる。このため、垂直領域ＣＨ１には、図１−２（ｄ）において矢印Ｄで示されるようにゲート幅方向における両側の圧縮応力付与部１８から圧縮応力が与えられる。これにより、垂直領域ＣＨ１には、図１−２（ｄ）において矢印Ｅで示されるように半導体基板１０の厚み方向に引っ張り応力が与えられる。
【００２３】
一般的に、電子移動度は、電子の進行方向に対して引っ張り応力を加えることで向上することが知られている。このため、上記のように垂直領域ＣＨ１に対して半導体基板１０の厚み方向（電子の進行方向）に引っ張り応力を与えることにより、垂直領域ＣＨ１における電子移動度を向上させて、トランジスタＴｒの駆動電流を増加させることができる。
【００２４】
したがって、本実施の形態にかかるトランジスタＴｒによれば、リセス型トランジスタの有するメリットであるトランジタオフ時におけるリーク電流（オフリーク電流）の抑制に加えて、駆動電流の増大を図ることが可能なトランジスタが得られる。そして、本実施の形態にかかるトランジスタＴｒは駆動電流の増大が図れるため、電流でメモリセルを駆動させるために大きな駆動電流が必要とされるＭＲＡＭのセルトランジスタに好適である。
【００２５】
なお、上記においては、ｎ型のチャネルを有するトランジスタＴｒについて説明したが、上記トランジスタＴｒがｐ型のチャネルを有する場合は、圧縮応力付与部１８の代わりに引っ張り応力付与部を配置する。この引っ張り応力付与部は、垂直領域ＣＨ１に対してゲート幅方向における引っ張り応力を与える。これにより、垂直領域ＣＨ１には半導体基板１０の厚み方向（正孔の進行方向）に圧縮応力が与えられる。一般的に、正孔移動度は、正孔の進行方向に対して圧縮応力を加えることで向上することが知られている。このため、上記のように垂直領域ＣＨ１に対して半導体基板１０の厚み方向（正孔の進行方向）に圧縮応力を与えることにより、垂直領域ＣＨ１における正孔移動度を向上させて、トランジスタＴｒの駆動電流を増加させることができる。
【００２６】
次に、本実施の形態にかかるトランジスタＴｒの製造方法について図２〜図７を参照して説明する。図２〜図７は、本実施の形態にかかるトランジスタＴｒの製造方法の一例を示す図である。図２〜図７において、（ａ）は図１−１（ａ）に対応する上面図、（ｂ）は図１−１（ｂ）に対応する要部断面図、（ｃ）は図１−２（ｃ）に対応する要部断面図である。
【００２７】
まず図２（ａ）、（ｂ）、（ｃ）に示すように、ｐ型シリコン基板からなる半導体基板１０上にＳＴＩ法により、酸化シリコン（ＳｉＯ２）膜からなる素子分離領域１２が形成される。これにより、半導体基板１０の面内において略同一方向に延在する複数の素子領域１１が画定される。素子分離領域１２の表面は、半導体基板１０の表面より突出して形成される。
【００２８】
次に、フォトリソグラフィプロセスおよびＲＩＥ(Reactive Ion Etching)法により、図３（ａ）、（ｂ）、（ｃ）に示すように半導体基板１０にリセス１１３が形成される。リセス１１３は、複数の素子領域１１および素子分離領域１２に跨って延在するように、素子領域１１と交差する方向にライン状に形成される。このリセス１１３は、延在方向において同一幅を有する。その後、例えばフッ酸（ＨＦ）等を用いて半導体基板１０の洗浄処理が行われる。
【００２９】
次に、図４（ａ）、（ｂ）、（ｃ）に示すようにリセス１１３の開口幅を部分的に拡大する拡大処理が行われる。すなわち、素子分離領域１２に形成されたリセス１１３の内壁を後退させることにより、素子分離領域１２に形成されたリセス１１３のみの開口幅が広げられる。これにより、素子領域１１においてはリセス１１３と同形状の素子領域リセス１３ａが残存し、素子分離領域１２においては素子領域リセス１３ａよりも幅広とされた素子分離領域リセス１３ｂが得られる。ここで、リセス１１３の開口幅は、片側の側壁部につき、後に形成される側壁１７の幅の２倍程度の幅が広げられる。また、このとき、リセス１１３の底面も後退し、素子分離領域リセス１３ｂの深さは素子領域リセス１３ａよりも深くなる。
【００３０】
この開口幅の拡大処理は、例えばフッ酸（ＨＦ）を用いたウェットエッチングなどの等方性エッチングにより行われる。また、上記の半導体基板１０の洗浄処理においてフッ酸（ＨＦ）を用いる場合には、半導体基板１０の洗浄処理と開口幅の拡大処理とを同時に行ってもよい。
【００３１】
次に、素子領域リセス１３ａの内壁に、ゲート絶縁膜１４として酸化シリコン（ＳｉＯ２）膜が例えば熱酸化法などにより形成される。次に、ゲート電極材料としてのポリシリコン膜が、素子領域リセス１３ａおよび素子分離領域リセス１３ｂの内部を充填するように半導体基板１０上に所定の厚みでＣＶＤ法により成膜される。その後、フォトリソグラフィプロセスおよびＲＩＥ法によりポリシリコン膜のパターニングが行われて、半導体基板１０の表面が露出するとともにゲート電極１５が形成される。ゲート電極１５は、素子領域リセス１３ａ内およびその上部と、素子分離領域リセス１３ｂ内およびその上部に素子領域リセス１３ａの幅のライン状に形成される。これにより、図５（ａ）、（ｂ）、（ｃ）に示すように、素子領域リセス１３ａの内部および素子分離領域リセス１３ｂの内部に一部が埋設されるとともに、一部が半導体基板１０の表面から突出した形状のゲート電極１５が得られる。この際、素子分離領域リセス１３ｂの開口幅は素子領域リセス１３ａよりも広いため、図５（ａ）、（ｂ）、（ｃ）に示すように素子分離領域リセス１３ｂ内にはゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間が生じる。
【００３２】
次に、素子分離領域１２の構成材料である酸化シリコン（ＳｉＯ２）膜とは異なる絶縁材料である窒化シリコン（ＳｉＮ）膜を、ゲート電極１５を覆う厚みでＣＶＤ法により半導体基板１０上に成膜する。このとき、通常、ＬＰＣＶＤ法による窒化シリコン（ＳｉＮ）膜の成膜条件よりも温度の低い低温・低圧の成膜条件を用いて、ＣＶＤ法により窒化シリコン（ＳｉＮ）膜を成膜する。これにより、ＬＰＣＶＤ法により形成されて側壁に用いられる通常の窒化シリコン（ＳｉＮ）膜に比べて水素含有量の多く、膜応力の大きい窒化シリコン（ＳｉＮ）膜が成膜される。
【００３３】
この成膜処理により、素子分離領域リセス１３ｂ内ではゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間も窒化シリコン（ＳｉＮ）膜により埋められる。また、ゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間は、後に形成される側壁１７の幅の２倍程度の幅とされており、ＣＶＤ法により確実に窒化シリコン（ＳｉＮ）膜により埋められる。
【００３４】
次に、図６（ａ）、（ｂ）、（ｃ）に示すように、ＲＩＥ法などの異方性エッチングにより不要なシリコン窒化（ＳｉＮ）膜を除去してゲート電極１５の側面に側壁１７を形成する。この際、素子分離領域リセス１３ｂ内には窒化シリコン（ＳｉＮ）膜を残すようにする。これにより、図６（ａ）、（ｂ）、（ｃ）に示すように、素子分離領域リセス１３ｂ内においてはゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間に圧縮応力付与部１８が得られる。
【００３５】
次に、図７（ａ）、（ｂ）、（ｃ）に示すように、ゲート電極１５および側壁１７をマスクとして用いて、イオン注入法およびアニールプロセスを用いて素子領域１１における半導体基板１０の表層にソース・ドレイン領域１６を形成する。以上の工程を実施することにより、本実施の形態にかかるトランジスタＴｒが形成される。
【００３６】
上述したように本実施の形態にかかるトランジスタＴｒにおいては、圧縮応力付与部１８から垂直領域ＣＨ１に対してゲート幅方向から圧縮応力が与えることにより、チャネルＣＨの垂直領域ＣＨ１に対して半導体基板１０の厚み方向に引っ張り応力を与えることができる。これにより、本実施の形態にかかるトランジスタＴｒでは、チャネルＣＨの垂直領域ＣＨ１における電子移動度を向上させて、トランジスタＴｒの駆動電流を増加させることができる。したがって、本実施の形態にかかるトランジスタＴｒによれば、リセス型トランジスタの有するメリットであるトランジタオフ時におけるリーク電流（オフリーク電流）の抑制に加えて、駆動電流の増大を図ることが可能なトランジスタが得られる。
【００３７】
なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３８】
１０ 半導体基板、１１ 素子領域、１２ 素子分離領域、１３ リセス、１３ａ 素子領域リセス、１３ｂ 素子分離領域リセス、１４ ゲート絶縁膜、１５ ゲート電極、１６ ソース・ドレイン領域、１７ 側壁、１８ 圧縮応力付与部、１１３ リセス、ＣＨ チャネル、ＣＨ１ チャネルの垂直領域、ＣＨ２ チャネル底面領域、Ｔｒ リセス型トランジスタ。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタにはリセス型トランジスタ（ＲＣＡＴ：Recessed Channel Array Transistor）と呼ばれるトランジスタが使われている。このトランジスタは、Ｐｌａｎａｒ型トランジスタと比べて、トランジタオフ時におけるリーク電流（オフリーク電流）を抑えられるというメリットがある。
【０００３】
一方、ＭＲＡＭ（Magnetoresistive Random Access Memory）のセルトランジスタは、電流でメモリセルを駆動させるため多くの駆動電流が必要とされる。すなわち、ＭＲＡＭのセルトランジスタには、オフリーク電流が少なく、駆動電流が多いトランジスタが求められる。
【０００４】
しかし、ＲＣＡＴは、Ｐｌａｎａｒ型トランジスタと比べて、駆動電流が少ない。このため、ＤＲＡＭに用いられているリセス型トランジスタを用いてＭＲＡＭを実現するのは困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、上記に鑑みてなされたものであって、オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、素子分離領域と第１および第２のソース・ドレイン領域とゲート電極とチャネルと一対の応力付与部とを備える。素子分離領域は、半導体基板において素子領域を仕切る。第１および第２のソース・ドレイン領域は、前記素子領域の表層に分離して形成される。ゲート電極は、前記第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、前記素子領域において前記ゲート絶縁膜に隣接して前記第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、前記素子分離領域において、前記ゲート電極のゲート幅方向に垂直な面内において前記第１および第２のソース・ドレイン領域の下部の前記チャネルと重複する領域に設けられ、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する。
【図面の簡単な説明】
【０００８】
【図１−１】図１−１は、実施の形態にかかる半導体装置であるリセス型トランジスタの構造を説明する模式図である。
【図１−２】図１−２は、実施の形態にかかる半導体装置であるリセス型トランジスタの構造を説明する模式図である。
【図２】図２は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図３】図３は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図４】図４は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図５】図５は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図６】図６は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【図７】図７は、実施の形態にかかるリセス型トランジスタの製造方法の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
【００１０】
図１−１および図１−２は、実施の形態にかかる半導体装置であるリセス型トランジスタＴｒ（以下、トランジスタＴｒと呼ぶ）の構造を説明する模式図である。図１−１（ａ）はマトリックス状に配置されたトランジスタＴｒの上面図、図１−１（ｂ）は図１−１（ａ）のＡ−Ａ線に沿う要部断面図、図１−２（ｃ）は図１−１（ａ）のＢ−Ｂ線に沿う要部断面図、図１−２（ｄ）は図１−１（ａ）のＣ−Ｃ線に沿う要部断面図である。図１−１（ａ）は、トランジスタＴｒがマトリックス状に配置されたトランジスタアレイの一部を示しており、トランジスタアレイにおいては図１−１（ａ）に示された構成が二次元的に繰り返されている。
【００１１】
トランジスタＴｒは、半導体基板１０の表層に形成されたＳＴＩ(Shallow Trench Isolation)構造の素子分離領域１２により仕切られて画定された素子領域１１に形成され、ゲート絶縁膜１４とゲート電極１５とソース・ドレイン領域１６とを有する。素子分離領域１２は、半導体基板１０の面内における第１の方向（図１−１（ａ）におけるＹ方向）において所定間隔で複数並設されており、これにより素子領域１１が第１の方向（図１−１（ａ）におけるＹ方向）において複数に分離形成されている。素子分離領域１２は、酸化シリコン（ＳｉＯ２）により埋め込まれている。
【００１２】
半導体基板１０は、例えばｐ型不純物を含有するｐ型シリコン基板である。この場合のソース・ドレイン領域１６は、ｎ型不純物を含有するｎ型不純物拡散層である。なお、半導体基板１０の構成に特に制限はなく、通常半導体用途に用いられるものを使用することが可能である。
【００１３】
半導体基板１０には、複数の素子領域１１および素子分離領域１２に跨って延在するライン状のリセス１３が、素子領域１１と交差する第１の方向（図１−１（ａ）におけるＹ方向）に沿って形成されている。リセス１３は、半導体基板１０において第２の方向（図１−１（ａ）におけるＸ方向）において所定間隔で複数並設されている。また、リセス１３は、半導体基板１０の厚み方向においてソース・ドレイン領域１６よりも深い位置まで設けられている。以下では、リセス１３のうち、素子領域１１に形成されたリセス１３を素子領域リセス１３ａ、素子分離領域１２に形成されたリセス１３を素子分離領域リセス１３ｂと分けて呼ぶ場合がある。素子分離領域リセス１３ｂは、素子領域リセス１３ａよりも幅広とされている。
【００１４】
ゲート電極１５は、リセス１３の内部に一部が埋設されるとともに、一部が半導体基板１０の表面から突出して形成されている。ゲート電極１５は、例えばポリシリコンにより形成される。半導体基板１０の表面から突出したゲート電極１５の側面には絶縁膜からなる側壁１７が形成されている。なお、ゲート電極１５は、少なくともリセス１３の内部に埋設されていればよい。
【００１５】
また、ゲート電極１５は、素子領域１１においてはゲート絶縁膜１４を介して素子領域リセス１３ａの内部に一部が埋設されている。一方、ゲート電極１５は、素子分離領域１２においては側面に圧縮応力付与部１８を介して素子分離領域リセス１３ｂの内部に一部が埋設されている。ゲート電極１５の幅は、素子領域リセス１３ａ内と素子分離領域リセス１３ｂ内とで同じ幅とされている。なお、上記第１の方向（図１−１（ａ）におけるＹ方向）は、ゲート電極１５のゲート幅方向と平行な方向であり、上記第２の方向（図１−１（ａ）におけるＸ方向）は、ゲート電極１５のゲート長方向と平行な方向である。
【００１６】
ソース・ドレイン領域１６は、素子領域１１において素子領域リセス１３ａに埋設されたゲート電極１５をゲート絶縁膜１４を介して挟んだ状態で形成されている。ゲート電極１５を挟む一対のソース・ドレイン領域１６は、それぞれゲート電極１５よりも浅く形成されている。
【００１７】
チャネルＣＨは、素子領域１１の半導体基板１０において、ゲート絶縁膜１４に隣接して２つのソース・ドレイン領域１６の間に形成されている。チャネルＣＨは、図１−１（ｂ）に示されるように、ゲート電極１５のゲート長に沿った断面において、ソース・ドレイン領域１６から素子領域リセス１３ａに沿って半導体基板１０の厚み方向に略垂直に延びる垂直領域ＣＨ１と、素子領域リセス１３ａの底面に沿ってゲート長方向に延びる底面領域ＣＨ２とを有する。チャネルＣＨにおいては、電流は垂直領域ＣＨ１と底面領域ＣＨ２とを通って図１−１（ｂ）中の矢印の方向に流れる。
【００１８】
圧縮応力付与部１８は、素子分離領域１２において、ゲート電極１５のゲート幅方向に垂直な面内においてソース・ドレイン領域１６の下部のチャネルＣＨと重複する領域に形成されている。すなわち、圧縮応力付与部１８は、素子分離領域１２において素子領域リセス１３ａよりも幅広に形成された素子分離領域リセス１３ｂ内において、ゲート電極１５の側面とゲート電極１５との間の領域に埋設されている。そして、圧縮応力付与部１８のゲート幅方向における側面は、ソース・ドレイン領域１６およびチャネルＣＨの垂直領域ＣＨ１に隣接している。
【００１９】
圧縮応力付与部１８は、ゲート長に沿った縦断面において、少なくとも隣接するチャネルＣＨの垂直領域ＣＨ１に対応する領域に設けられる。圧縮応力付与部１８は、ゲート長方向において、少なくとも隣接するチャネルＣＨの垂直領域ＣＨ１に対応する領域に設けられる。本実施の形態では、圧縮応力付与部１８は、ゲート電極１５の側面部から側壁１７の幅の２倍程度の幅で設けられている。また、圧縮応力付与部１８は、ゲート幅方向において素子分離領域リセス１３ｂの全幅において設けられている。そして、圧縮応力付与部１８は、半導体基板１０の厚み方向において、少なくとも隣接するチャネルＣＨに対応する領域に設けられる。本実施の形態では、圧縮応力付与部１８は、半導体基板１０の表面からチャネルＣＨの下端と同等の位置まで設けられている。
【００２０】
そして、圧縮応力付与部１８は、周囲に圧縮応力を付与する膜であり、素子分離領域１２の構成材料である酸化シリコン（ＳｉＯ２）膜とは異なる絶縁材料により形成されている。このような圧縮応力付与部１８の構成材料としては、一般的な側壁に使用されるＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成された窒化シリコン（ＳｉＮ）膜に比べて水素含有量の多い窒化シリコン（ＳｉＮ）膜を用いることができる。このような水素含有量の多い窒化シリコン（ＳｉＮ）膜は、ＬＰＣＶＤで形成された窒化シリコン膜よりも膜ストレスが多く、周囲に対して確実に圧縮応力を付与することができる。このような窒化シリコン（ＳｉＮ）膜は、例えばＣＶＤ法により低温成膜プロセスで形成可能である。一方、ＬＰＣＶＤで形成された窒化シリコン（ＳｉＮ）膜は水素含有量が少ないため膜ストレスが少なく、周囲に対して十分な圧縮応力を付与することができない。
【００２１】
なお、ここではゲート長方向において隣り合うゲート電極１５間において、圧縮応力付与部１８間に素子分離領域１２の酸化シリコン（ＳｉＯ２）が埋め込まれている場合について説明したが、ゲート長方向において隣り合うゲート電極１５間が圧縮応力付与部１８で埋め込まれていてもよい。
【００２２】
上述したトランジスタＴｒのチャネルＣＨの垂直領域ＣＨ１では、半導体基板１０の厚み方向に電子が移動する。また、トランジスタＴｒでは、ゲート幅方向）において、チャネルＣＨの垂直領域ＣＨ１の両側に圧縮応力付与部１８が隣接して設けられる。このため、垂直領域ＣＨ１には、図１−２（ｄ）において矢印Ｄで示されるようにゲート幅方向における両側の圧縮応力付与部１８から圧縮応力が与えられる。これにより、垂直領域ＣＨ１には、図１−２（ｄ）において矢印Ｅで示されるように半導体基板１０の厚み方向に引っ張り応力が与えられる。
【００２３】
一般的に、電子移動度は、電子の進行方向に対して引っ張り応力を加えることで向上することが知られている。このため、上記のように垂直領域ＣＨ１に対して半導体基板１０の厚み方向（電子の進行方向）に引っ張り応力を与えることにより、垂直領域ＣＨ１における電子移動度を向上させて、トランジスタＴｒの駆動電流を増加させることができる。
【００２４】
したがって、本実施の形態にかかるトランジスタＴｒによれば、リセス型トランジスタの有するメリットであるトランジタオフ時におけるリーク電流（オフリーク電流）の抑制に加えて、駆動電流の増大を図ることが可能なトランジスタが得られる。そして、本実施の形態にかかるトランジスタＴｒは駆動電流の増大が図れるため、電流でメモリセルを駆動させるために大きな駆動電流が必要とされるＭＲＡＭのセルトランジスタに好適である。
【００２５】
なお、上記においては、ｎ型のチャネルを有するトランジスタＴｒについて説明したが、上記トランジスタＴｒがｐ型のチャネルを有する場合は、圧縮応力付与部１８の代わりに引っ張り応力付与部を配置する。この引っ張り応力付与部は、垂直領域ＣＨ１に対してゲート幅方向における引っ張り応力を与える。これにより、垂直領域ＣＨ１には半導体基板１０の厚み方向（正孔の進行方向）に圧縮応力が与えられる。一般的に、正孔移動度は、正孔の進行方向に対して圧縮応力を加えることで向上することが知られている。このため、上記のように垂直領域ＣＨ１に対して半導体基板１０の厚み方向（正孔の進行方向）に圧縮応力を与えることにより、垂直領域ＣＨ１における正孔移動度を向上させて、トランジスタＴｒの駆動電流を増加させることができる。
【００２６】
次に、本実施の形態にかかるトランジスタＴｒの製造方法について図２〜図７を参照して説明する。図２〜図７は、本実施の形態にかかるトランジスタＴｒの製造方法の一例を示す図である。図２〜図７において、（ａ）は図１−１（ａ）に対応する上面図、（ｂ）は図１−１（ｂ）に対応する要部断面図、（ｃ）は図１−２（ｃ）に対応する要部断面図である。
【００２７】
まず図２（ａ）、（ｂ）、（ｃ）に示すように、ｐ型シリコン基板からなる半導体基板１０上にＳＴＩ法により、酸化シリコン（ＳｉＯ２）膜からなる素子分離領域１２が形成される。これにより、半導体基板１０の面内において略同一方向に延在する複数の素子領域１１が画定される。素子分離領域１２の表面は、半導体基板１０の表面より突出して形成される。
【００２８】
次に、フォトリソグラフィプロセスおよびＲＩＥ(Reactive Ion Etching)法により、図３（ａ）、（ｂ）、（ｃ）に示すように半導体基板１０にリセス１１３が形成される。リセス１１３は、複数の素子領域１１および素子分離領域１２に跨って延在するように、素子領域１１と交差する方向にライン状に形成される。このリセス１１３は、延在方向において同一幅を有する。その後、例えばフッ酸（ＨＦ）等を用いて半導体基板１０の洗浄処理が行われる。
【００２９】
次に、図４（ａ）、（ｂ）、（ｃ）に示すようにリセス１１３の開口幅を部分的に拡大する拡大処理が行われる。すなわち、素子分離領域１２に形成されたリセス１１３の内壁を後退させることにより、素子分離領域１２に形成されたリセス１１３のみの開口幅が広げられる。これにより、素子領域１１においてはリセス１１３と同形状の素子領域リセス１３ａが残存し、素子分離領域１２においては素子領域リセス１３ａよりも幅広とされた素子分離領域リセス１３ｂが得られる。ここで、リセス１１３の開口幅は、片側の側壁部につき、後に形成される側壁１７の幅の２倍程度の幅が広げられる。また、このとき、リセス１１３の底面も後退し、素子分離領域リセス１３ｂの深さは素子領域リセス１３ａよりも深くなる。
【００３０】
この開口幅の拡大処理は、例えばフッ酸（ＨＦ）を用いたウェットエッチングなどの等方性エッチングにより行われる。また、上記の半導体基板１０の洗浄処理においてフッ酸（ＨＦ）を用いる場合には、半導体基板１０の洗浄処理と開口幅の拡大処理とを同時に行ってもよい。
【００３１】
次に、素子領域リセス１３ａの内壁に、ゲート絶縁膜１４として酸化シリコン（ＳｉＯ２）膜が例えば熱酸化法などにより形成される。次に、ゲート電極材料としてのポリシリコン膜が、素子領域リセス１３ａおよび素子分離領域リセス１３ｂの内部を充填するように半導体基板１０上に所定の厚みでＣＶＤ法により成膜される。その後、フォトリソグラフィプロセスおよびＲＩＥ法によりポリシリコン膜のパターニングが行われて、半導体基板１０の表面が露出するとともにゲート電極１５が形成される。ゲート電極１５は、素子領域リセス１３ａ内およびその上部と、素子分離領域リセス１３ｂ内およびその上部に素子領域リセス１３ａの幅のライン状に形成される。これにより、図５（ａ）、（ｂ）、（ｃ）に示すように、素子領域リセス１３ａの内部および素子分離領域リセス１３ｂの内部に一部が埋設されるとともに、一部が半導体基板１０の表面から突出した形状のゲート電極１５が得られる。この際、素子分離領域リセス１３ｂの開口幅は素子領域リセス１３ａよりも広いため、図５（ａ）、（ｂ）、（ｃ）に示すように素子分離領域リセス１３ｂ内にはゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間が生じる。
【００３２】
次に、素子分離領域１２の構成材料である酸化シリコン（ＳｉＯ２）膜とは異なる絶縁材料である窒化シリコン（ＳｉＮ）膜を、ゲート電極１５を覆う厚みでＣＶＤ法により半導体基板１０上に成膜する。このとき、通常、ＬＰＣＶＤ法による窒化シリコン（ＳｉＮ）膜の成膜条件よりも温度の低い低温・低圧の成膜条件を用いて、ＣＶＤ法により窒化シリコン（ＳｉＮ）膜を成膜する。これにより、ＬＰＣＶＤ法により形成されて側壁に用いられる通常の窒化シリコン（ＳｉＮ）膜に比べて水素含有量の多く、膜応力の大きい窒化シリコン（ＳｉＮ）膜が成膜される。
【００３３】
この成膜処理により、素子分離領域リセス１３ｂ内ではゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間も窒化シリコン（ＳｉＮ）膜により埋められる。また、ゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間は、後に形成される側壁１７の幅の２倍程度の幅とされており、ＣＶＤ法により確実に窒化シリコン（ＳｉＮ）膜により埋められる。
【００３４】
次に、図６（ａ）、（ｂ）、（ｃ）に示すように、ＲＩＥ法などの異方性エッチングにより不要なシリコン窒化（ＳｉＮ）膜を除去してゲート電極１５の側面に側壁１７を形成する。この際、素子分離領域リセス１３ｂ内には窒化シリコン（ＳｉＮ）膜を残すようにする。これにより、図６（ａ）、（ｂ）、（ｃ）に示すように、素子分離領域リセス１３ｂ内においてはゲート電極１５の側面と素子分離領域リセス１３ｂの内壁との間に隙間に圧縮応力付与部１８が得られる。
【００３５】
次に、図７（ａ）、（ｂ）、（ｃ）に示すように、ゲート電極１５および側壁１７をマスクとして用いて、イオン注入法およびアニールプロセスを用いて素子領域１１における半導体基板１０の表層にソース・ドレイン領域１６を形成する。以上の工程を実施することにより、本実施の形態にかかるトランジスタＴｒが形成される。
【００３６】
上述したように本実施の形態にかかるトランジスタＴｒにおいては、圧縮応力付与部１８から垂直領域ＣＨ１に対してゲート幅方向から圧縮応力が与えることにより、チャネルＣＨの垂直領域ＣＨ１に対して半導体基板１０の厚み方向に引っ張り応力を与えることができる。これにより、本実施の形態にかかるトランジスタＴｒでは、チャネルＣＨの垂直領域ＣＨ１における電子移動度を向上させて、トランジスタＴｒの駆動電流を増加させることができる。したがって、本実施の形態にかかるトランジスタＴｒによれば、リセス型トランジスタの有するメリットであるトランジタオフ時におけるリーク電流（オフリーク電流）の抑制に加えて、駆動電流の増大を図ることが可能なトランジスタが得られる。
【００３７】
なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３８】
１０ 半導体基板、１１ 素子領域、１２ 素子分離領域、１３ リセス、１３ａ 素子領域リセス、１３ｂ 素子分離領域リセス、１４ ゲート絶縁膜、１５ ゲート電極、１６ ソース・ドレイン領域、１７ 側壁、１８ 圧縮応力付与部、１１３ リセス、ＣＨ チャネル、ＣＨ１ チャネルの垂直領域、ＣＨ２ チャネル底面領域、Ｔｒ リセス型トランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板において素子領域を仕切る素子分離領域と、
前記素子領域の表層に分離して形成された第１および第２のソース・ドレイン領域と、
前記第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第１および第２のソース・ドレイン領域よりも深い位置まで形成されるとともに、前記第１リセスから前記ゲート幅方向に延在して前記第１リセスよりも深く且つ幅広に前記素子分離領域の表層に形成された第２リセス内に前記第１リセス内と同幅で前記ゲート幅方向に延在するゲート電極と、
前記素子領域において前記ゲート絶縁膜に隣接して前記第１および第２のソース・ドレイン領域の間に形成されたチャネルと、
前記素子分離領域において前記ゲート電極の側面と前記第２リセスの側面との間に前記第１および第２のソース・ドレイン領域の下部の前記チャネルに隣接して埋設され、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する一対の応力付与部と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板において素子分離領域によって仕切られた素子領域と、
前記素子領域の表層に分離して形成された第１および第２のソース・ドレイン領域と、
前記第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第１および第２のソース・ドレイン領域よりも深い位置まで形成されたゲート電極と、
前記素子領域において前記ゲート絶縁膜に隣接して前記第１および第２のソース・ドレイン領域の間に形成されたチャネルと、
前記素子分離領域において、前記ゲート電極のゲート幅方向に垂直な面内において前記第１および第２のソース・ドレイン領域の下部の前記チャネルと重複する領域に設けられ、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する一対の応力付与部と、
を備えることを特徴とする半導体装置。
【請求項３】
前記ゲート電極が、前記第１リセスから前記ゲート幅方向に延在して前記第１リセスよりも深く且つ幅広に前記素子分離領域の表層に形成された第２リセス内に前記第１リセス内と同幅で前記ゲート幅方向に延在し、
前記応力付与部は、前記ゲート電極の側面と前記第２リセスの側面との間に前記第１および第２のソース・ドレイン領域の下部の前記チャネルに隣接して埋設されていること、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記半導体基板の表面から突出した突出部を有し、
前記応力付与部は、絶縁材料からなり前記突出部の側面に形成された側壁と同じ材料からなること、
を特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記チャネルがｎ型のチャネルであり、
前記応力付与部は、前記ｎ型のチャネルに対して前記ゲート幅方向の圧縮応力を付与すること、
を特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子分離領域は、酸化シリコンが埋め込まれたＳＴＩ構造を有し、
前記応力付与部は、ＬＰＣＶＤ法により形成された窒化シリコンよりも水素含有量が多い窒化シリコンからなること、
を特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【請求項１】
半導体基板において素子領域を仕切る素子分離領域と、
前記素子領域の表層に分離して形成された第１および第２のソース・ドレイン領域と、
前記第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第１および第２のソース・ドレイン領域よりも深い位置まで形成されるとともに、前記第１リセスから前記ゲート幅方向に延在して前記第１リセスよりも深く且つ幅広に前記素子分離領域の表層に形成された第２リセス内に前記第１リセス内と同幅で前記ゲート幅方向に延在するゲート電極と、
前記素子領域において前記ゲート絶縁膜に隣接して前記第１および第２のソース・ドレイン領域の間に形成されたチャネルと、
前記素子分離領域において前記ゲート電極の側面と前記第２リセスの側面との間に前記第１および第２のソース・ドレイン領域の下部の前記チャネルに隣接して埋設され、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する一対の応力付与部と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板において素子分離領域によって仕切られた素子領域と、
前記素子領域の表層に分離して形成された第１および第２のソース・ドレイン領域と、
前記第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第１および第２のソース・ドレイン領域よりも深い位置まで形成されたゲート電極と、
前記素子領域において前記ゲート絶縁膜に隣接して前記第１および第２のソース・ドレイン領域の間に形成されたチャネルと、
前記素子分離領域において、前記ゲート電極のゲート幅方向に垂直な面内において前記第１および第２のソース・ドレイン領域の下部の前記チャネルと重複する領域に設けられ、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する一対の応力付与部と、
を備えることを特徴とする半導体装置。
【請求項３】
前記ゲート電極が、前記第１リセスから前記ゲート幅方向に延在して前記第１リセスよりも深く且つ幅広に前記素子分離領域の表層に形成された第２リセス内に前記第１リセス内と同幅で前記ゲート幅方向に延在し、
前記応力付与部は、前記ゲート電極の側面と前記第２リセスの側面との間に前記第１および第２のソース・ドレイン領域の下部の前記チャネルに隣接して埋設されていること、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記半導体基板の表面から突出した突出部を有し、
前記応力付与部は、絶縁材料からなり前記突出部の側面に形成された側壁と同じ材料からなること、
を特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記チャネルがｎ型のチャネルであり、
前記応力付与部は、前記ｎ型のチャネルに対して前記ゲート幅方向の圧縮応力を付与すること、
を特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子分離領域は、酸化シリコンが埋め込まれたＳＴＩ構造を有し、
前記応力付与部は、ＬＰＣＶＤ法により形成された窒化シリコンよりも水素含有量が多い窒化シリコンからなること、
を特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【図１−１】
【図１−２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１−２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−６５５９０（Ｐ２０１３−６５５９０Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０１７９７（Ｐ２０１１−２０１７９７）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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