【課題】 原子炉などの放射線が照射される場所での半導体装置の特性劣化を防ぐ半導体装置とその駆動方法を得ること。
【解決手段】 放射線照射環境下にあるシステム回路素子５と第１の半導体回路素子１と、その第１の半導体回路素子１からの出力を放射線シールド材６を介して受ける第２の半導体回路素子２とを備え、第１の半導体回路素子１からの出力が一定となるように、第１の半導体回路素子１とシステム回路素子５とを構成する半導体素子の基板電極あるいは下層ゲート電極にバイアスを印加する半導体装置およびその駆動方法。 （もっと読む）

強誘電体薄膜キャパシタをメモリキャパシタとして用いる強誘電体メモリ素子において、上部保護電極、上部電極８上の劣化防止層、強誘電体層７／電極６、８の界面劣化防止層の一つあるいは複数を設置し、あるいは強誘電体層７／上部電極８界面の変性層を低減する工程を設置することにより、強誘電体特性劣化の小さい強誘電体薄膜キャパシタを供給し、超寿命の強誘電体メモリ素子を実現する。
【効果】膜疲労及び刷り込みの生じにくい長寿命の強誘電体薄膜キャパシタを提供する。 （もっと読む）

【課題】半導体集積回路装置の多層配線の微細化および信頼姓と設計自由度の向上を実現するとともに、製造を容易にしてコストを低減させる。
【解決手段】メモリセルアレー部では、複数の層間絶縁膜（８、１２、１５、１８）をそれぞれ貫通する側面がほぼ垂直な複数の接続プラグ（１０、１３、１６、１９）を順次直接接続し、一方、周辺回路部では、上記複数の接続プラグを、配線接続パッド（１１、１４、１７）を介して互いに接続する。
【効果】多層配線の所要面積が減少されて設計の自由度が向上し、また、製造時の不良発生要因が減少したため、歩留まりが向上してコストが低減される。 （もっと読む）

【課題】 表面段差の軽減、容量増大を図り、漏洩電流も少なく、かつ精度の向上、工程の簡素化を図れる半導体素子のキャパシタ製造方法を提供すること。
【解決手段】 基板２０１上に第１、第２絶縁膜２０３，２０４を形成し、コンタクト領域の第２絶縁膜２０４を除去し、全面に第３絶縁膜２０５を形成し、キャパシタ領域の第３絶縁膜２０５を除去し、露出した第２絶縁膜２０４をマスクとして第１絶縁膜２０３にコンタクトホール２０６を形成し、全内壁および第３絶縁膜２０５の表面に導電層２０７を形成し、さらに平坦化層２１２を形成し、平坦化層２１２を第３絶縁膜２０５の表面まで削り出し、同時に導電層２０７を第３絶縁膜２０５の表面から除去して、第３絶縁膜２０５の除去部内壁およびコンタクトホーツ２０６に段付き２重シリンダ形状に貯蔵電極２０８を形成する。その後、残存平坦化層２１２と残存第３絶縁膜２０５を湿式食刻で除去する。 （もっと読む）

【課題】 高周波動作可能なオンチップインダクタ搭載の半導体装置を提供する。
【解決手段】 高抵抗Si基板１０１上のSOI層１０３を完全に酸化した素子分離酸化膜１０４領域上にインダクタ１１０を設置する。これにより、寄生容量の少ない高周波動作可能なインダクタをMOSトランジスタと同一基板上に形成することができ、高周波動作可能なオンチップインダクタ搭載の半導体装置を提供できる。 （もっと読む）

【課題】 バッファ回路動作時に発生する電源ノイズが他の内部回路に影響を及ぼすのを防止する。
【解決手段】 内部回路（１０２）と出力回路（１０４）とに対し別々に電源線（１４２ａ，１４２ｂ）および接地線（１４６ａ，１４６ｂ）を設け、内部回路の電源線と接地線との間にのみ安定化用のキャパシタ（Ｃ１）を設ける。出力回路の電源線と接地線の容量結合がなく、出力回路動作時において、電源ノイズが発生しその電源電圧が低下しても、接地電圧の低下はなく、一定の電圧レベルを保持する。 （もっと読む）

【目的】 表面電界緩和型ＬＤＭＯＳにおいて、ドレインに逆起電圧が印加された場合でも、チャネル形成部分での素子破壊を防止する。
【構成】 Ｎ型基板１にＰウェル１６とＮウェル２の２重ウェルを形成し、さらにソース電極１０とＮ型基板１とを同電位にしている。なお、Ｎウェル２のドリフト領域は、いわゆるＲＥＳＵＲＦ条件を満たすようなドーパント濃度が設定されており、このような構造により高耐圧、低オン抵抗の効果を得ることができる。さらに、ドレイン電極１１に逆起電圧が印加された場合でも、Ｎウェル２、Ｐウェル１６およびＮ型基板１にて寄生バイポーラトランジスタが形成され、これにより基板方向に電流経路が形成されるため、逆起電圧印加時のチャネル形成部分の素子破壊を防止することができる。 （もっと読む）

【課題】 電力増幅回路中の電界効果トランジスタ（ＦＥＴ）により増幅された高周波信号の波形の温度による変化を低減する。
【解決手段】 半絶縁性ＧａＡｓ基板１の（１ ０ ０）結晶平面上に、ｎ型活性層２と、ソース電極３と、ドレイン電極４と、ゲート電極５とを備えたＦＥＴ１０を作製し、該ＦＥＴをパッシベーション膜６で保護する。ゲート電極５の長軸方向が〈０ -１ -１〉方向となす角度θは、該ＦＥＴのしきい値電圧の温度係数が電源からゲート電極５に印加されるゲートバイアス電圧の温度係数と実質的に等しくなるように、ｎ型活性層２の不純物濃度に応じて０゜から９０゜までの間のある角度に設定される。角度θを４５゜に設定すれば、ＦＥＴ１０のしきい値電圧の温度係数は０となる。 （もっと読む）