【目的】 早く、安く、容易にシステムレベルのＬＳＩ開発が可能となるＡＳＩＣを作り、システム開発者に提供するのが目的である
【構成】 ＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の利点を組み合わせた構成 （もっと読む）

【課題】 従来の電源切換回路は複数の制御信号を使用しているので、回路規模が大きくなり、他に制御信号をコントロールする回路も必要である。また、電源端子からの供給電圧をそのまま出力端子に出力しているので、一方の電源に異常が発生した場合に、他方の電源に切り換えて電圧を供給することができない。
【解決手段】 第１の電源１と、第１の電源１よりも大きい電圧値を供給する第２の電源２と、第１の電源１が供給する電圧値を確定させる抵抗手段３と、第２の電源２が供給する電圧値を減少させる電圧降下手段４と、デプレッション形ＮチャネルＭＯＳトランジスタ５と、エンハンスメント形ＰチャネルＭＯＳトランジスタ６と、出力端子７とを有し、第１の電源１と第２の電源２とを切り換える動作が、第１の電源１がＮチャネルＭＯＳトランジスタ５およびＰチャネルＭＯＳトランジスタ６のゲートに印加する電圧値の変化によって制御される。 （もっと読む）

伝送線路の幅を狭くすることを可能とし、それにより回路の小型化を図り、また、集積回路用基板の表面を平坦化し、薄膜キャパシタを形成可能とした集積回路用基板およびその製造方法を提供する。
【構成】取り扱いにおいて破損する恐れがない所定の厚さ（例えば、約２００μｍ以上の厚さ）を備えたＳｉや金属材料などの低抵抗材料からなり、回路１０２のグラウンド面として構成されるグラウンド用基板１２の表面に、ガラスなどの誘電体よりなる厚さが非常に薄い（例えば、約３０〜５０μｍの厚さ）薄層状の誘電体基板１４を陽極接合するようにした。 （もっと読む）

【目的】高周波電流の表皮効果による線路の高抵抗化を防止できる構造を有する低損失のストリップ線路を提供するとともに、これにより低損失のモノリシックマイクロ波ＩＣを提供する。
【構成】ストリップ線路の配線層の断面形状がその厚み方向に幅の大きさを異にする構造、あるいは配線層に絶縁物の粒子または空隙を含む断面構造を備えるストリップ線路、該ストリップ線路の螺旋状形状を有するインダクタ素子、およびこれらを含むモノリシックマイクロ波ＩＣ、ならびにこれらの製造方法。
【効果】低伝送損失のストリップ線路を作製でき、また、インダクタ素子の低損失化、およびモノリシックマイクロ波ＩＣの高利得化、低雑音化ができる。 （もっと読む）

【目的】半導体素子の製造プロセスが複雑化せずにかつ微細化を可能にしつつキャパシタの面積を増加させる。
【構成】半導体基板１１と、この半導体基板１１のキャパシタが形成される部分への多結晶シリコンの堆積及び所定のパターニングにより形成された蓄積電極１４と、この蓄積電極１４の表面に不連続あるいは不均一に形成された酸化膜１８と、この酸化膜１８上に選択的に気相成長されたグレイン状の選択成長シリコン層１５とを具備する。 （もっと読む）

【目的】乾電池１本程度の電圧レベルで動作可能で、かつ、通常のプロセスで製造されたＣＭＯＳ回路を使用して消費電力を低減することができる、ＩＣ化に適したＤＣ／ＤＣコンバータを提供することを目的とする。
【構成】負荷に供給する電源電圧がＭＯＳトランジスタをＯＮ／ＯＦＦさせることができる電圧値以下のとき、バイポーラトランジスタをスイッチングさせて負荷に供給する昇圧電圧を発生させ、昇圧電圧が本来のＭＯＳトランジスタのＤＣ／ＤＣコンバータのスイッチング制御回路を動作させる電圧になると、バイポーラトランジスタ側のスイッチング動作を停止させてＭＯＳトランジスタのＤＣ／ＤＣコンバータを動作させるものである。 （もっと読む）

【目的】ドライエッチングにより形成された白金や導電性酸化物の微細パターンの表面の炭素及びハロゲン元素等による汚染除去することにある。
【構成】白金や導電性酸化物の電極を選択的にハロゲン元素を含むガスを用いたプラズマを応用したドライエッチングによりエッチングして微細パターン形成後、引き続き酸素ガス、オゾンガス、水蒸気ガス、窒素酸化物ガスのうち少なくとも一種類以上のガスを選択し、プラズマにより前記材料の表面を処理する。 （もっと読む）

【目的】 マイクロ波増幅装置の小型化及び低コスト化を実現できるようにする。
【構成】 ＦＥＴ１０１は入力整合回路１０６及び出力整合回路１０７によって入力側及び出力側の回路又は伝送線路との整合を行っている。入力整合回路１０６はスパイラル状の入力側インダクタ１０２及び入力側ＤＣ遮断用結合キャパシタ１０４により構成され、入力側ＤＣ遮断用結合キャパシタ１０４は入力側インダクタ１０２の中心部に形成されている。出力整合回路１０７はスパイラル状の出力側インダクタ１０３及び出力側ＤＣ遮断用結合キャパシタ１０５により構成され、出力側ＤＣ遮断用結合キャパシタ１０５は出力側インダクタ１０３の中心部に形成されている。入力整合回路１０６及び出力整合回路１０７をそれぞれ単一のインダクタにより構成するため、誘電率が１２０であるチタン酸ストロンチウムよりなるスパイラルインダクタを用いた１／４波長線路１０８により電源を高インピーダンス化している。 （もっと読む）