【目的】この発明は、酸化物強誘電体表面の還元反応、変質を阻止するとともに、ＭＯＳシンター工程において強誘電体薄膜と上下電極間の剥離を防止することを主要な目的とする。
【構成】半導体基板(1) と、この基板(1) 上に設けられ、下部電極(10)，酸化物強誘電体薄膜(11)，上部電極(12)の順次積層して構成される誘電体薄膜キャパシタ(9) と、このキャパシタ(9) 表面に被覆された、アルミニウム，シリコンもしくはチタンの窒化物薄膜を主要な構成要素とする保護膜(12)とを具備したことを特徴とする強誘電体メモリ。 （もっと読む）

【構成】第１及び第２の電極３、４と、これら第１及び第２の電極３，４に対してそれぞれ単一電子トンネル接合６を介して接続され、電子スピンの方向が揃った第３の電極５と、この第３の電極５に対して絶縁膜８を介して接続され、該第３の電極５及び絶縁膜９とともにキャパシタを構成する第４の電極１０とを具備したことを特徴とする単一電子トンネリング素子。
【効果】本発明によって、電子がトンネルする際に電子のスピンの自由度に対する情報も含んだ形で、電流一電圧特性を引き出す事が可能になり、電子一個から究極の情報を取り出し、更にその特性を用いて多種類の演算を可能にする基本素子を提供することができる。 （もっと読む）

【目的】 容量電極を有する半導体装置において、容量電極とコンタクトホールとの目合せずれを解消し、かつ容量電極の機械的強度の向上を図る。
【構成】 半導体基板１０１上にコンタクトホール１１１を介して半導体基板と電気的に導通され、かつその一部が上方に向けて筒状に形成された容量電極１１２と、この容量電極の上層に絶縁膜１１４を介して形成される対向電極１１５とでキャパシタを構成する半導体装置において、容量電極１１２の平面方向の外形状がコンタクトホール１１１の平面方向の外形状から一定の間隔で拡大した形状となるようにする。 （もっと読む）

【目的】 半導体装置及びその製造方法を提供すること。
【構成】 セルアレイ領域と周辺回路領域から構成される半導体メモリ装置において、前記セルアレイ領域と周辺回路領域の間の境界領域に、前記セルアレイ領域を囲む形でその上部が除去された形のトンネルが形成される。
【効果】 従来半導体メモリ装置で問題となったセルアレイ領域と周辺回路領域の間の段差による導電層の信頼度低下を防止できるだけではなく、周辺回路領域の表面平坦化を同時に達成できる。 （もっと読む）

【目的】 本発明は、スタックト型キャパシタ形成プロセスの短縮を目的とする。
【構成】 拡散層４を有する半導体基板１上に層間絶縁膜６を堆積し、この絶縁膜６上に第１のマスクパターンを形成し、このパターンを用いて前記層間絶縁膜６をエッチングして前記拡散層４上に接続孔７を形成する工程と、この接続孔７の内部及び開口部周囲に第１の導電膜８を選択的に形成する工程と、この第１の導電膜８上にキャパシタ絶縁膜９を形成する工程と、全面に第２の導電膜１０を堆積する工程と、この第２の導電膜１０上に第２のマスクパターンを形成し、このパターンを用いて前記第２の絶縁膜をエッチングして電極パターンを形成する工程とを有する。 （もっと読む）

【目的】 半導体記憶装置用キャパシタで、製造プロセスの熱処理においてもキャパシタ特性が劣化しない高誘電率キャパシタを提供すると共に、熱処理の有無にかかわらず高誘電率で漏れ電流の小さいキャパシタ、その製法およびキャパシタ用誘電体膜を提供する。
【構成】 金属酸化物を主成分とする誘電体材料からなる誘電体膜４と、該誘電体膜を挟んで対向する１対の下部および上部電極３、５が設けられ、上部電極５の上に酸素欠損を防止する保護膜１が形成されている。 （もっと読む）

【目的】電流供給能力を低下することなく、効果的にパタ−ン面積を縮小化し得る高電圧発生回路を提供する。
【構成】昇圧入力電圧ノードと昇圧出力電圧ノードとの間に直列に接続され、ドレイン・ゲート相互が接続された複数個のＭＯＳトランジスタＴ０、Ｔ１、Ｔ２と、このトランジスタの各相互間接続ノードの奇数または偶数番目と第１または第２のクロック入力ノードとの間に各対応して接続された昇圧容量素子とを具備し、奇数番目の１個の昇圧容量と、これに接続された偶数番目の１個のトランジスタと、次段の偶数番目の１個の昇圧容量と、これに接続された奇数番目の１個のトランジスタとを含む昇圧基本回路１００ａが複数個縦続接続されてなる高電圧発生回路において、複数個の昇圧容量素子Ｃ１１、Ｃ２１、Ｃ１２、Ｃ２２の絶縁膜として２種類以上の厚さを有することを特徴とする。 （もっと読む）

【目的】非単結晶シリコン薄膜の表面に再現性良く微細な凹凸を形成すること。
【構成】基板31上に多結晶シリコン薄膜32からなる半導体層を設け、ゲート絶縁膜33で被覆し、ゲート電極34を形成した後ソース・ドレイン領域形成のため不純物導入を行い層間絶縁膜35を形成する。コンタクトホール開口用のフォトレジスト36を形成した後プラズマ中で絶縁膜除去処理を行い、その処理の際、自己整合的に下地の多結晶シリコン表面に微細な凹凸が形成される。その後、ソース電極37及び絵素電極38を形成することにより絵素電極部38には下地の凹凸が転写され微細な凹凸が形成され、ソース電極部37は接合面積が増大して接触抵抗が低減され薄膜トランジスタの高性能化が図れる。半導体メモリーの容量素子の電極や反射型液晶表示装置の絵素電極あるいは半導体／金属接合部の特性改善を実現できる。 （もっと読む）