【目的】 サブミクロンプロセス使用LSI において、酸化膜の耐圧以上の入力電圧に耐え得る出力回路を提供する。
【構成】 オンチップ電源電圧より高い電圧を有する外部信号線に接続される出力パッド部116 と、プルアップ制御信号を生成するNAND回路112 とを有する出力回路において、出力パッド部116 に接続されたP-ch出力トランジスタ101 のゲートに上記プルアップ制御信号を出力する場合、上記出力パッド部116 に接続される外部信号線を入力とする保護回路120 の出力により、上記プルアップ制御信号の出力を、上記外部信号線の電圧がオンチップ電源電圧以下に低下するまで阻止する。従って、実例として、0.5umCMOS-LSI(耐圧3.6V) を５ＶLSI と混在して使用できる。 （もっと読む）

【目的】 高誘電率材料を有する記憶キャパシタおよびそれを形成する方法を提供する。
【構成】 この方法は、ペロブスカイト構造を有する無機酸化物から構成された、ＤＲＡＭチップ用の平面キャパシタの製造に関連する問題を解決する。これらの材料は、従来のイオン・エッチング技法では容易にエッチングされない。また、この材料はシリコンおよび二酸化シリコンと反応するが、ここに開示する方法はこの相互作用を回避する。 （もっと読む）

【目的】信頼性の高い抵抗素子と容量素子をＩＧＦＥＴとともに高集積度で形成することが可能な半導体集積回路装置およびその装置を簡素化されたプロセスで製造する方法を提供する。
【構成】フィ−ルド絶縁膜２上に形成された抵抗素子２０の抵抗体２４と容量素子４０の下部電極１４を同じシート抵抗を有するポリシリコン層で形成する。また、容量素子２０の誘電体膜１５はシリコン酸化膜６，８とシリコン窒化膜７の積層構造であり、抵抗素子２０の抵抗体２４の上面に被着する保護絶縁膜２５もシリコン酸化膜６，８とシリコン窒化膜７の積層構造を用いる。 （もっと読む）

【目的】 多数の回路を内臓した半導体装置を小型化，高機能化，低消費電力化し、かつその製造工程を簡略化する。
【構成】 相異なる機能を有する複数の回路、例えば抵抗素子，容量素子等を含むアナログ回路と、ＤＲＡＭとを同一のシリコン基板１上に形成し、この複数の回路の主要部を同時に形成された共通層で構成する。例えば、容量素子の容量下部電極１３１と、ＤＲＡＭセルのストレージノード２０５とを、第３層ポリシリコン膜とアモルファスシリコン膜との２層膜で構成し、この２層膜を同時に堆積する。また、各部の容量絶縁膜１３２，２０６を同時に堆積されたシリコン窒化膜で、容量上部電極１３３，プレート電極２０７を同時に堆積されたポリシリコン膜でそれぞれ構成する。特に、ＤＲＡＭの製造プロセスに他の回路の製造プロセスを適合させることで、工程が円滑に行われる。 （もっと読む）

【目的】 本発明は、入力保護抵抗及び後段に接続される入力保護ダイオード等の破壊を防止することを目的とする。
【構成】 半導体基板１０の主面に入力保護抵抗となる第１導電型領域１２を絶縁物領域１１で周囲と絶縁分離して形成し、第１導電型領域１２主面の一端に第１の第１導電型高濃度領域１４を形成してこれを入力端子７に接続し、他端には第２の第１導電型高濃度領域１５を形成し、第１、第２の第１導電型高濃度領域１４，１５の間における第１導電型領域１２主面にこの第１導電型領域１２主面を横断するように第２導電型領域１６，１７を２個以上形成したことを特徴とする。 （もっと読む）

【目的】従来技術の有していた課題を解決して、動作温度が高く、室温でも動作する集積化単一電子素子を歩留まり良く提供する。
【構成】予め金属配線100，110を施し、その後、原子間力顕微鏡（AFM）の探針の先端に個々の金微粒子125を着脱する方法を用いて、上記電極間に金微粒子を配置した。従って、これらの金微粒子は約１nmの間隔で十分近接して並べることができ、これによって、電子の金属微粒子間のトンネルが可能となる。基板250には導電性のシリコン、絶縁体薄膜としては100Å厚のシリコン酸化膜211を用いた。また、金微粒子を固定するために、電気伝導率の低いアモルファスシリコン膜220でこれらの金微粒子を埋め込んである。 （もっと読む）

【目的】 スキャンテスト回路において、クロックスキューに起因するスキャンレジスタの誤動作（ミスラッチ）を防止する。
【構成】 スキャンテスト回路の配置配線を行う際、スキャンテストの対象となるフリップフロップ等のスキャンレジスタを含む回路要素の配置及び概略配線を行った後、配置配線されたスキャンレジスタのスキャンモード時におけるクロックのスキューによる誤動作を回避するための処理を行う。クロックのスキューによる誤動作を回避するための処理としては、例えばクロックスキューが所定以上となる２つのフリップフロップ間に逆位相フリップフロップを追加配置する。また、連続する２つのフリップフロップが異系統クロックで制御される場合にも、逆位相フリップフロップを追加配置する。これにより、各フリップフロップにおける信号の保持状態を適正に維持してミスラッチを回避する。 （もっと読む）

【目的】 強誘電性薄膜の配向性を制御できる薄膜形成方法を提供する。
【構成】 白金薄膜１４上にＢａＴｉＯ₃ ，ＳｒＴｉＯ₃ ，ＢａＯ，ＳｒＯ，ＣｅＯ₂ 及びＭｇＯの化合物の群の中から選ばれた１種類の化合物又は２つ以上の化合物で配向性制御層１６を形成する。その後、該配向性制御層１６上にＰｂＺｒ_x Ｔｉ_1-x Ｏ₃ 層（ＰＺＴ層）１８又はＰｂ_1-y Ｌａ_y （Ｚｒ，Ｔｉ）Ｏ₃ 層（ＰＬＺＴ層）を形成する。 （もっと読む）