【目的】内部回路から発生する電源ノイズを低減するためのバイパスコンデンサを、半導体チップ内部に形成してシステムの小型化およびノイズ低減能力の向上を図る。
【構成】多層配線構造の半導体チップの外周に沿って、層間絶縁膜４の一部に薄い層間絶縁膜４ａを設けて、対向する下層配線３と上層配線６とをそれぞれ電源配線と接地電位配線として、バイパスキャパシタとする。
【効果】半導体チップの面積を増加することなく、電源ノイズを低減するための大きな容量値をもつバイパスキャパシタを形成することができる。従来半導体チップの外部に実装していたキャパシタを削減して、システムを小型化することができる。半導体チップ内部にバイパスコンデンサを形成することにより、電源ノイズ低減効果が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低減を図ることができる。 （もっと読む）

【目的】 自動的に電流制限動作を行う過電流制限回路を備えたＩＧＢＴなどのスイッチング部を有する半導体装置において、電流制限動作時にスイッチング部を駆動するゲート駆動信号自体を制御することにより、電流制限動作の原因となっている過電流状態を解除すると共に、過電流状態であることを知らせるアラーム信号を発信可能とする。
【構成】 スイッチング部１の入力端子Ｐｇの電圧を、判定回路３のコンパレータ３１により判断し、電流制限回路２０が稼働したことによるスイッチング部１の入力インピーダンスの変化から過電流が流れる状態にあることを判断する。その結果に基づき、制御部４において入力信号をオンからオフに切り換え、スイッチング部１をオフとすると共に、アラーム信号を発信する。 （もっと読む）

【目的】 容量を構成する穴の表面積を増大せしめ、より容量値の大きい容量を小面積で半導体基体内に得る。
【構成】 半導体基体１の表面の一部に多孔質形状の穴５を設け、該穴５に絶縁層６を介して導電材７を埋め込む。 （もっと読む）

【目的】全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げない。
【構成】第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部11と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部12とを１つの集積回路10上に設けるようにしたので、高速動作を要求される回路部（12）を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路（11）に関しては信頼性を向上させるために低周波、高電圧駆動とする。 （もっと読む）

【目的】 各ヘッドにおける発熱抵抗体の抵抗値のばらつきと、ドット単位における発熱抵抗体の抵抗値のばらつきとを均一化して、印字品質を向上させるサーマルヘッドの製造方法を提供することである。
【構成】 絶縁性基板１上にグレーズ層２を設け、高融点金属と絶縁材料との混合組成の薄膜抵抗体材料からなる発熱抵抗体３をグレーズ層２に形成し、抵抗体３上に共通電極となるパターン導体４及び個別電極となるパターン導体５を形成し、更にパターン導体を覆う保護膜６を形成した後、印字動作時に必要なドット温度以上の温度になるように抵抗体３を加熱する。また、抵抗体膜を真空中でアニールして発熱抵抗体を作製した後、共通電極となるパターン導体及び個別電極となるパターン導体を形成し、更に、パターン導体４，５及び発熱抵抗体を覆う保護膜を形成することもできる。 （もっと読む）

【構成】 水晶発振器用半導体集積装置において発振部と出力バッファ部の電源系をそれぞれ別々の独立した電源パッドで供給する。また発振部と出力バッファ部をデジタル部で分離して配置する。また発振部自体も基板より回り込むノイズを到達しにくい様基盤と反対電位のウェルをデジタル部側及び出力バッファ側になる様レイアウトする。
【効果】 出力バッファからの電源電圧の変動等の悪影響を発振部に与えない。また出力バッファ部のノイズをデジタル部で吸収し発振部に到達しない。これらのレイアウトにより帰還発振及び異常発振を回避した性能の安定した発振器を提供する。 （もっと読む）

【目的】 高速スイッチング動作時の電源ノイズの発生が抑制され、信頼性が高くかつ半導体集積回路や個別部品の高集積化、高密度実装化を実現した半導体集積回路実装基板を提供する。
【構成】 第１の導電体電極層２と第２の導電体電極層４とこれらの 2つの層間に挟持される誘電体層３とにより形成されるコンデンサが、基板１上に配設されており、基板の最上層の表面に実装された半導体集積回路チップ８とは接続ビア（ｖｉａ）９、１０によって接続され、チップコンデンサの表面実装およびその配線のための面積が不要でその分集積回路チップをより多く実装でき、またそれらの配置および結線の自由度も高くでき、半導体集積回路や個別部品の高集積化、高密度実装化が実現できる。 （もっと読む）

【目的】 本発明の目的は、プルダウントランジスタの動作に起因するノイズの減少を図った論理回路を容易に形成し得る技術を提供することにある。
【構成】 モディファイパターンセルを基本回路パターンセルに選択的に結合させることによりＳＰＬゲート５０Ａの形成を可能とし、ワイヤードオアの形成においてＮＴＬゲートとＳＰＬゲートとの選択的な配置配線を可能とすることで、ノイズ低減を図ったワイヤードオアの形成の容易化を図る。 （もっと読む）

【目的】 外部バイアス用の端子を必要とせずに、製造後検査時に良好な電流値を設定しうる低電流源回路を提供する。
【構成】 ＦＥＴ１１０と、このＦＥＴ１１０のゲート−ソース間にラダー回路１２０とを備えている。ＦＥＴ１１０は、デプレーション型であり、そのゲートはＶ_SS即ち電源の負側につながれている。ラダー回路１２０では、多数の抵抗１２１と多数の溶断可能配線としてのヒューズ１２２とがラダー状に接続されている。即ち抵抗１２１が直列につながれ、その抵抗１２１の端点を短絡するようにヒューズ１２２が接続されている。 （もっと読む）