幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】メモリセルレイアウトを提供する。
【解決手段】メモリセルレイアウトに特徴のある製造方法が開示される。一例として、ダミー層と、ダミー層の側壁に沿ったスペーサを形成するステップを含む。一旦、スペーサが形成されると、ダミー層が除去され、スペーサがマスクとして用いられる。標準のリソグラフィックプロセスに代わって、スペーサを用いることにより、リソグラフィックプロセスの固有の限界が回避され、フィンＦＥＴ装置のさらなるスケーリングが達成される。 （もっと読む）

【課題】１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。 （もっと読む）

【課題】ＭＴＪ素子を用いた不揮発性メモリ回路では、電源立ち上げ時にＭＴＪ素子の抵抗値によりメモリの記憶内容が決まる。しかしながら、電源電圧が低いときはＭＯＳトランジスタの抵抗が非常に大きいため、ＭＴＪ素子の抵抗値の影響が非常に小さい。そのため、電源電圧が低いときにＭＯＳトランジスタの抵抗値のばらつきにより誤動作を引き起こしやすく、高い信頼性が得られない。信頼性の高い不揮発性メモリ回路を提供することを可能にする。
【解決手段】６トランジスタ（１１，１２，１５，１６、２１，２２）で構成されるメモリセルにおいて、トランジスタ１２及びトランジスタ１６をｎ型スピンＭＯＳトランジスタとする。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】同一の半導体基板上にゲート絶縁膜の膜厚の異なる半導体素子領域を容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、前記マスクを除去する工程と、前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、を有することを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１上に形成された６つのｎチャネル型トランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４，ＱＮＤ１，ＱＮＤ２と、２つのｐチャネル型トランジスタＱＰＬ１，ＱＰＬ２とによって構成されるメモリセルＭＣ１を有する半導体装置である。シリコン基板１上には、行方向に見て、順に、第１ｐウェルＰＷ１、第１ｎウェルＮＷ１、第２ｐウェルＰＷ２、第２ｎウェルＮＷ２、および、第３ｐウェルＰＷ３が配置されている。第１および第２正相アクセストランジスタＱＮＡ１，ＱＮＡ２は第１ｐウェルＰＷ１に配置され、第１および第２ドライバトランジスタＱＮＤ１，ＱＮＤ２は第２ｐウェルＰＷ２に配置され、第１および第２逆相アクセストランジスタＱＮＡ３，ＱＮＡ４は第３ｐウェルＰＷ３に配置されている。 （もっと読む）