【課題】給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能な半導体記憶装置を提供する。
【解決手段】第１の金属配線層に、Ｎウェル電圧ＶＤＤＢを供給するメタル３１２を設ける。メタル３１２は、共有コンタクト２１６および２１９によりＮウェル領域に設けられた活性層３００と電気的に結合され、Ｎウェル領域に対してＮウェル電圧ＶＤＤＢが供給される。第３の金属配線層にＰウェル電圧ＶＳＳＢを供給するメタル３３２，３３３を設ける。Ｎウェル電圧ＶＤＤＢを供給するメタル３１２は、第１の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Ｐウェル電圧ＶＳＳＢのメタル３３２，３３３の下層へのくい打ち領域のみ確保すればよい。したがって、給電セルＰＭＣのＹ方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】ＣＭＯＳインバータを含むメモリセルにおいて、リーク電流によるゲート配線の制約やデザインルールの制約を起因とするメモリセルの面積の増大を抑える。
【解決手段】第１のインバータＩＶ１と第２のインバータＩＶ２を含むメモリセル１Ａの第１の金属層として、第１の配線ＦＬ１及び第２の配線ＦＬ２が配置されている。第１の配線ＦＬ１は、第１のインバータＩＶ１の２つのドレインＤと第２のインバータＩＶ２の第２のゲート配線ＧＬ２と接続している。第２の配線ＦＬ２は、第２のインバータＩＶ２の２つのドレインＤと第１のインバータＩＶ１の第１のゲート配線ＧＬ１と接続している。第１の配線ＦＬ１は第２のゲート配線ＧＬ２と重畳し、第２の配線ＦＬ２は第１のゲート配線ＧＬ１と重畳して配置される。第１の金属層よりも上層には、第２の金属層と、その上層の第３の金属層が配置されている。 （もっと読む）

【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】サブスレッショルド領域で動作するＳＲＡＭの書き込み動作安定性を改善する回路及び方法を提供する。
【解決手段】所定の遅延時間でサブスレッショルド領域で動作し、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるサブスレッショルドＳＲＡＭに対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドＳＲＡＭに対して供給する制御出力電圧発生回路とを備えた。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】高いバイアス電圧を必要とせずに、メモリセルとして動作可能なマルチゲート半導体デバイスを提供する。
【解決手段】マルチゲートＭＯＳＦＥＴをベースとした、比較的低いバイアス電圧を要するキャパシタレスのメモリデバイス。充分な本体係数を用意し、Ｖ_Ｔフィードバックループを導入することによって、閾値電圧をゲート−本体間電圧を関連させる蓄積層を用いて、ヒステリシスウインドウ（Ｈ）を導入できる。ＭＯＳＦＥＴは、「１」値または「０」値を保存することができ（５４，５１）、（プログラムウインドウＰＷの範囲内で）保存した値を読み出し、ホールドする（５０）。デバイスは、１．５Ｖなどの比較的低い動作電圧、１０^１６動作サイクルなどの高い信頼性、〜５秒などの長い保持時間で動作する。 （もっと読む）

【課題】配線不良が生じ難いＳＲＡＭ。
【解決手段】第１方向に平行に延設された第１、第２ゲート電極と、第１ゲート電極と直交して第１負荷トランジスタを構成する第１拡散領域及び第１の駆動トランジスタを構成する第２拡散領域と、第２拡散領域と直交して第１アクセストランジスタを構成する第３ゲート電極と、第１拡散領域と第２ゲート電極との第１共通コンタクトと、第１及び第３ゲート電極間の第２拡散領域に形成された第１拡散領域コンタクトと、第３ゲート電極に接続された第１ゲートコンタクトと、第１共通コンタクトと第１拡散領域コンタクトとを接続する第１配線と、第１ゲートコンタクトに接続された第２配線と、を備えたＳＲＡＭ。第１共通コンタクトと第１ゲートコンタクトとが階段状の２層構造を有し、第１及び第２配線はいずれも第１方向を長手方向とする矩形形状を有し、第１の方向の一直線上に並べて配置されている。 （もっと読む）