【課題】 相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を提供する。
【解決手段】 第１不揮発性メモリ素子と、前記第１不揮発性メモリ素子上に積層された、第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子とを含む相補型不揮発性メモリ素子であって、さらに、前記第１及び第２不揮発性メモリ素子の間にボンディング材が備えられた不揮発性メモリ素子である。 （もっと読む）

本発明は、特に、ＳＯＩ技術およびサリサイド技術により、ダブルゲート・トランジスタ（１０）として生成される、電界効果トランジスタ（１０）に関する。トランジスタ（１０）は、５ボルトよりも高いまたは９ボルトよりもさらに高いターンオン電圧に適し、非常に小さなチップ表面のみを必要とする。トランジスタ（１０）は基板領域（１４）を有する。基板領域（１４）は、２つの電極領域（１６、１８）と、２つの電気的に絶縁性の絶縁層（１００、１０２）であって、基板領域（１４）の対向する面に配置され、制御領域（２０、２２）に隣接する、絶縁層と、少なくとも１つの電気的に絶縁性の領域（１２、１１０）と、導電性の接続領域（２８）、または、１つの電極領域（１６）と該基板領域（１４）との間の導電性の接続領域の部分（２３０）とに囲まれる。
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【課題】 スプリットゲート型のフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】 フローティングゲート及びコントロールゲートを形成する前に半導体基板上にマスクパターンを形成した後、マスクパターンの側壁によって自己整列されるようにフローティングゲート及びコントロールゲートを順次形成するスプリットゲート型のフラッシュメモリ素子。メモリセルを構成するフローティングゲートは、基板の主面に平行な第１面と、基板の主面に垂直である第２面と、第１面と第２面との間に延びているカーブ面を有する。コントロールゲートは、フローティングゲートの第１面の延長線とフローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されている。 （もっと読む）

本発明の一実施形態は、ビットライン（図１２のＡ又はＢ）に第１値を付加することと、第１値に基づいて第１状態を作成するために、ビットライン（図９のＴｒ．５６６のドレイン）と共通の選択ライン（図９のＴＲ．５００のソース）とに対応したワードライン（図９のＷＬＯ又はＷＬ３１）をブーストすることと、ビットライン及び共通の選択ラインとに対応した特定の不揮発性記憶要素（例えば図９の５１８）に第１状態を維持するために、共通の選択ラインに対応した境界不揮発性記憶要素（例えば図９の５３２）をカットオフ状態にすることを備えている。ビットライン及び共通の選択ラインとに対応した別の不揮発性記憶要素（例えば図９の５５０）に第２状態を作成するために、ビットラインに第２値が付加され、ワードラインの少なくとも一部がブーストされる。この第２状態は第２値に基づくものである。第１状態と第２状態は時間的にオーバラップする。両方の不揮発性記憶要素は、それぞれ対応する状態に基づいて一斉にプログラムされる。
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【課題】リーク電流を改善した高誘電率絶縁膜を電極間絶縁膜として使用する半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の上方に形成された第２のゲート電極と、前記第１のゲート電極と第２のゲート電極との間に挟まれた結晶化した第２の絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】電源電圧相当の電圧でメモリデバイスの閾値電圧を最大限に上昇させる動作を実現する。
【解決手段】半導体基板２とゲート電極６との間に形成され電荷蓄積能力を有する積層膜５を備えるメモリトランジスタ１は、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長Ｌminが異なり、当該異なるチャネル長Ｌmin(R)とＬmin(W)の間に、実デバイスのチャネル長Ｌを有する。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

【課題】ディスターバンス問題を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。 （もっと読む）

MirrorBit（トレードマーク）フラッシュメモリの製造方法は、半導体基板（１０２）を準備し（６０２）、電荷トラップ誘電体層（５０４）を堆積する（６０６）。第１及び第２のビットライン（５１２）が埋め込まれ（６０８）、ワードライン層（５１５）が堆積される（６１０）。ハードマスク層（５１６）はワードライン層（５１５）の上に堆積される（６１２）。ハードマスク層（５１６）は、電荷トラップ誘電体層（５０４）を破損することなく除去するため調製された材料からなる。フォトレジスト（５１８）はワードライン層（５１５）の上に堆積され、ハードマスク（５１９）を形成するため使用される（６１８）。フォトレジスト（５１８）は除去される（６２０）。ワードライン層（５１５）はワードライン（５２５−５２８）を形成するためハードマスク（５１９）を使用して処理される。
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【課題】ＯＮＯ層のスマイリング現象及びトンネル酸化膜のバーズビーク現象を防止することができ、コントロールゲートの面抵抗の増加を抑制することができるうえ、全体時間時間を短縮して生産性を向上させることができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】ゲート形成工程でセル領域及び周辺回路領域の半導体基板上にゲートを形成する段階と、前記ゲート形成工程時のエッチング損傷を回復するために第１急速熱酸化工程を行うことにより、サイドウォール酸化膜を形成する段階と、前記セル領域にセルトランジスタの接合部を形成する段階と、前記周辺回路領域に周辺回路トランジスタの接合部を形成する段階と、前記接合部に注入されたイオンを活性化させるために第２急速熱酸化工程を行う段階とを含む。 （もっと読む）