本発明は、半導体本体（１）内に配置された半導体部品を記述したもので、前記半導体部品は、第１の導電型である少なくとも１つのソース領域（４）及び少なくとも１つのドレイン領域（５）を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（８）を有し、絶縁層（９）により半導体本体から絶縁された少なくとも１つのゲート電極（１０）を有し、前記絶縁層（９）は好ましくは焼結された一体化量子ドット含有層である。本発明は更に、量子ドット含有誘電性懸濁液が半導体本体に塗布され、次に例えば焼結によって一体化される上記の半導体部品の作製方法を記述する。
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フローティングゲートメモリセル２０２は、基板２０４上に基板２０４中のチャネル領域２２２を覆う状態で配置されたスタックゲート構造２０８を有する。フローティングゲートメモリセル２０２は更に、基板２０４中にスタックゲート構造２０８に隣接して形成されたリセス２２８を有し、リセス２２８は側壁２３０、底部２３２、深さ２３６を有する。フローティングゲートメモリセル２０２は更に、リセス２２８の側壁２３０に隣接し、且つ、スタックゲート構造２０８の下に配置されるソース２３４を有する。フローティングゲートメモリセル２０２は更に、リセス２２８の底部２３２にあり、ソース２３４の下に配置されるＶｓｓ接続領域２３８を有し、Ｖｓｓ接続領域２３８はソース２３４に接続されている。Ｖｓｓ接続領域２３８はリセス２２８の底部２３２の下に配置されているため、チャネル領域２２２におけるソース２３４の側方拡散が低減されている。
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不揮発性メモリ・デバイスは、ソース／ドレイン領域の間のチャネル領域と、フローティング・ゲートと、制御ゲートと、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域と、フローティング・ゲートと制御ゲートとの間の第２の誘電体領域とを有する。第１の誘電体領域はＨｉｇｈ−Ｋ材料を含む。不揮発性メモリ・デバイスは、フローティング・ゲートと制御ゲートとの間で第２の誘電体領域を介して電荷を移動させることによってプログラムおよび／または消去される。 （もっと読む）

半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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ピラー形不揮発性メモリセル８０３は各々がトレンチ８１０によって隣接するメモリセルから絶縁されるメモリセルを各々有している。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層８１５、ポリシリコンフローティングゲート層８１９、ＯＮＯまたは酸化物層８２２、ポリシリコンコントロールゲート層８２５である。ステップの多くの態様が自己整合される。これらのメモリセルのアレイにはより少ない分割しか必要ない。さらに、このメモリセルは、電子がフローティングゲート８１９に対して直角またはほぼ垂直８４３に向けられるので、プログラミング特性が増強される。
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メモリデバイス（１００）は、導電構造（２１０）、複数の誘電層（４１０−４３０）、及び、制御ゲート（５１０）を含む。誘電層（４１０−４３０）は導電構造（２１０）の周りに形成され、制御ゲート（５１０）は誘電層（４１０−４３０）上に形成される。導電構造（２１０）の一部はメモリデバイス（１００）のドレイン領域（１００５）として機能し、また、誘電層（４１０−４３０）の少なくとも１つは、メモリデバイス（１００）の電荷蓄積構造として機能する。誘電層（４１０−４３０）は、酸化物−窒化物−酸化物層を含む。
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本発明は、第１および第２の各ソース／ドレイン領域、第１および第２の各ソース／ドレイン領域の間に配置されたチャネル領域とを備え、これらの各ソース／ドレイン領域とチャネル領域とが半導体ブリッジに形成されている、ブリッジ電界効果トランジスタメモリセルに関するものである。
本発明のメモリセルは、さらに、半導体ブリッジの少なくとも部分上に堆積されている電荷記憶層と、電荷記憶層の少なくとも一部上の金属性で導電性のゲート領域とを備え、電荷記憶層は、ブリッジ電界効果トランジスタメモリセルに所定の電気的電圧を印加することにより、選択的に、電気的な電荷キャリアが、電荷記憶層に対し導入されるように、または、電荷記憶層から除去されるように配置されている。
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誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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【課題】ＮＲＯＭセルの利点と縦型メモリセルの利点とを備えるメモリデバイスを提供する。
【解決手段】スプリットゲート縦型ＮＲＯＭメモリセル（１８９０）は、複数の酸化物柱状体（１８３０、１８３１）から構成される。複数の酸化物柱状体の各々の上部にはソース／ドレイン領域（１８４０、１８４１）が形成される。溝部が、酸化物柱状体の各対の間に形成される。ポリシリコン制御ゲート（１８００）が、酸化物柱状体の対の間の溝部に形成される。ポリシリコンプログラムゲート（１８０５、１８０６）が、制御ゲートと各酸化物柱状体との間に形成される。プログラムゲートは、各酸化物柱状体の側壁に沿って延在する。ゲート絶縁層（１８０２、１８０３）が、各プログラムゲートとその近傍の酸化物柱状体との間に形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有する。一実施形態において、ゲート絶縁構造は、酸化物−窒化物−酸化物の層である。中間絶縁層（１８２２、１８２４）が、プログラムゲートと制御ゲートとの間に形成される。 （もっと読む）

【課題】ＳＯＩ技術を取り入れたＣＭＯＳデバイスにおける浮遊ボディの影響を抑制可能とする。
【解決手段】極薄シリコン・オン・インシュレータ構造においてＮＲＯＭフラッシュメモリセルを実現する。平面型デバイスでは、ソース／ドレイン領域間のチャネルが通常時に完全空乏化されている。ソース／ドレイン領域と上方のゲート絶縁層との間に酸化物層を形成することで絶縁層を設ける。制御ゲートがゲート絶縁層の上部に形成される。縦型デバイスでは、ソース／ドレイン領域に側面が接する酸化物柱状体を基板から延伸させる。エピタキシャル再成長により、酸化物柱状体の側面に沿って極薄シリコンボディ領域が形成される。本構造の上部には、第２のソース／ドレイン領域が形成される。さらにその上部にゲート絶縁層及び制御ゲートが形成される。 （もっと読む）