本発明は、特に、ソース領域（Ｓ）近傍において、ポケットドープ領域（１１４）を１つ有しているフラッシュメモリトランジスタ（Ｔ１１）に関する。上記メモリトランジスタ（Ｔ１１）は、読み出し処理中において、ロードメモリ状態を妨害することなく機能する。 （もっと読む）

【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
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メモリ素子をプログラムする方法と、ゲートによる接合リーク電流を利用してプログラムされたメモリ素子を提供する。本素子は、基板上のフローティングゲートと、基板内の活性領域と、フローティングゲートに隣接する第２ゲートを少なくとも含むことができる。本方法は、第１ゲートにバイアスをか印加することによってフローティングゲートの下の基板内に反転領域を生成する工程と、第２ゲートの付近に臨界電界を生成する工程を含むことができる。臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことができる。本素子は、活性領域に印加されるゼロボルトより大きい第１バイアスと、第２ゲートに印加される第１バイアスより大きい第２バイアスをさらに含む。第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択される。
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この集積回路（１）は、シリサイド化部（１２２）及び非シリサイド化部（１２３）を有する第１のシリコン層（１２０）を有する抵抗素子などの電気的装置（２）と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲート堆積部などの他の電気的装置（３）とを有する。他の電気的装置（３）は、誘電層厚さ（Ｄ）を有する誘電層（１３０）を有する。電気的装置（２）の非シリサイド化部（１２３）は、誘電層厚さ（Ｄ）を有する他の誘電層（１３１）により被覆され、シリサイド化部（１２２）は、他の誘電層（１３１）により被覆されない。このような集積回路（１）は、リソグラフィ工程数の少ない本発明による方法によって形成可能となる。

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バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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複数のメモリセルから構成されたフラッシュ電気的消去可能読出し専用メモリ（ＥＥＰＲＯＭ）デバイス（１０）の消去方法は、複数のメモリセル（１０）をプリプログラミングするステップ（１００）と、複数のメモリセル（１０）に消去パルスを印加するステップ（１１０）と、を有し、これに消去検証（１２０）が続く。この消去検証（１２０）の後に、スレッショルド電圧が所定の最小レベル（Ｖ_ＴＭＩＮ）を下回るメモリセルのソフトプログラミング（１３５）と、複数のメモリセル（１０）への正のゲートストレスの印加（１３０）が続く。この消去方法は、過剰消去を防止し、スレッショルド電圧分布を低減する。
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短チャネル効果を減少させたメモリセルを記載する。ソース領域（５４）およびドレイン領域（５６）を半導体ウェーハ（５８）中に形成する。ソース領域（５４）およびドレイン領域（５８）の間にトレンチ領域（５９）を形成する。このトレンチ領域、ソース領域およびドレイン領域の下に埋め込みチャネル領域（５２）を形成する。半導体基板のトレンチ領域中にゲート絶縁層（６０）を形成する。このゲート絶縁層は、埋め込みチャネル領域上に、およびソース領域とドレイン領域との間に形成される。埋め込みチャネル領域の上の半導体基板上に、制御ゲート層（７０）を形成する。この制御ゲート層は、ゲート絶縁層によって埋め込みチャネルから分離される。
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【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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