ゲートによるジャンクションリーク電流を使用してフラッシュメモリをプログラミングする技術
メモリ素子をプログラムする方法と、ゲートによる接合リーク電流を利用してプログラムされたメモリ素子を提供する。本素子は、基板上のフローティングゲートと、基板内の活性領域と、フローティングゲートに隣接する第２ゲートを少なくとも含むことができる。本方法は、第１ゲートにバイアスをか印加することによってフローティングゲートの下の基板内に反転領域を生成する工程と、第２ゲートの付近に臨界電界を生成する工程を含むことができる。臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことができる。本素子は、活性領域に印加されるゼロボルトより大きい第１バイアスと、第２ゲートに印加される第１バイアスより大きい第２バイアスをさらに含む。第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子のためのプログラミング技術に関する。特に、不揮発性半導体メモリデバイスをプログラムすることに関する。
【背景技術】
【０００２】
セルラーフォン、ディジタルカメラ、個人用ディジタル情報処理端末、モバイルコンピュータ装置、非モバイルコンピュータ装置、及びその他の装置を含む多くの用途のために不揮発性半導体メモリが普及している。ＥＥＰＲＯＭ及びフラッシュメモリは、最も普及している不揮発性半導体メモリタイプである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリは、記憶素子のアレイを利用する。素子毎に一又は複数のビットのデータが記憶される。通常、各素子は、チャネル領域と半導体基板の双方の上に配置されるとともに、それらから絶縁されているフローティングゲートを含む。フローティングゲートは、ソース領域とドレイン領域の間に配置される。制御ゲートは、フローティングゲート上に設けることができるとともに、フローティングゲートから絶縁することができる。
各メモリトランジスタの閾電圧は、フローティングゲート上の残留電荷量によって制御される。即ち、ソースとドレインの間を導通させるためにトランジスタがターンオンされる前に、制御ゲートに印加されなければならない最小電圧値は、フローティングゲートの電荷レベルによって制御される。多くのＥＥＰＲＯＭやフラッシュメモリは、２つの範囲の電荷を蓄積するために使用されるフローティングゲートを有する。この場合、メモリセルは、２つの状態の間でプログラム／消去される。このメモリセルは、１ビットのデータを記憶する。他のＥＥＰＲＯＭやフラッシュメモリセルは、複数の範囲の電荷を蓄積する。この場合、メモリセルは、複数の状態にプログラムされることができる。このメモリセルは、複数のビットのデータを記憶する。
【０００４】
記憶素子をプログラム又は消去するためにフローティングゲートにエレクトロン又はホールを供給する処理は、多様な物理メカニズムを利用することによって実施されている。一般的に実施可能ないくつかのメカニズムは、薄い酸化膜を通過するファウラー・ノルドハイムトンネル現象（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ；Ｆ−Ｎ）、チャネルホットエレクトロン注入（ｃｈａｎｎｅｌ ｈｏｔ−Ｅｌｅｃｔｒｏｎ；ＣＨＥ）、ソース側注入（ｓｏｕｒｃｅ ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ；ＳＳＩ）を含む。
ファウラー・ノルドハイムトンネル現象は、酸化膜を通過してフローティングゲートに到達するエレクトロンの量子力学的なトンネル現象に基づく、電界アシストのエレクトロントンネル現象メカニズムである。ホットキャリヤとソース側注入は、基板とフローティングゲートの間の酸化膜のエネルギーバリアを超える大きな電界によって、エネルギーキャリヤを注入することに基づく。
【０００５】
通常、ファウラー・ノルドハイムトンネル現象は、エレクトロンがシリコンからＳｉＯ２を越えてフローティングゲート中にトンネルできるように、シリコン／ＳｉＯ２のエネルギーバリアを越えるために１０ＭＶ／ＣＭ程度の電界を必要とする。
【０００６】
ホットキャリヤ注入は、ホットエレクトロンを生成するために、大きなドレインバイアスを使用する。このような大きなドレインバイアスを使用する場合、ＭＯＳトランジスタのチャネルを流れるキャリヤがチャネルの大きな電界によって熱せられ、そのエネルギー分布はより高いところにシフトする。チャネル領域におけるインパクトイオン化（ｉｍｐａｃｔ−ｉｏｎｉｚａｔｉｏｎ）によって、キャリヤは、基板とフローティングゲートの間のバリアを乗り越えることができる十分なエネルギーを得る。チャネルのホットエレクトロン注入の不利な点は、その高電力消費である。この結果、適度な電圧で大きな注入電界を達成するために薄い酸化膜が使用されている。
【０００７】
ソース側注入（ＳＳＩ）は、ホットキャリヤ注入よりも低電力な代替案として提案されている。この方法では、ソース領域とドレイン領域の間のチャネルは、異なるゲートによって制御される２つの領域に分割される。チャネルの一方側（ソース側）では、ホットエレクトロンを最大に生成できる状態にゲートにバイアスがかけられる（例えばチャネルの閾電圧に近い）。チャネルの他方側（ドレイン側）では、フローティングゲートに対するホットエレクトロン注入に好ましい垂直電界を確立するために、ゲートにドレイン電圧以上のバイアスがかけられる。その結果、ドレイン電位は、反転層によって両ゲート間の領域に広がる。反転層は、フローティングゲートの下（場合によってはソース側ゲートの下）に生成される。ソース領域と反転領域の間の有効なトランジスタチャネルは、ソース側のゲートの下の領域によって生成される。有効なチャネルと反転領域の間のピークのある水平電界内においてソースによってエレクトロンが加速され、ホットエレクトロンが生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
不揮発性メモリデバイスに対して低電力及び低電流のプログラミングの利用を許容するメカニズムが一般的に望まれている。
【課題を解決するための手段】
【０００９】
本発明は、概述すると、ゲートによるジャンクションリーク電流を使用して記憶素子をプログラムする方法に関する。この素子は、基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接する第２ゲートを少なくとも含むことができる。この態様の方法は、第１ゲートにバイアスを印加することによって第１ゲートの下であって基板内に反転領域を生成する工程と、反転領域のジャンクションにエレクトロン−ホールの対を生成するのに十分な臨界電解を第２ゲートの付近に生成する工程を含むことができる。
【００１０】
さらに、第２ゲートの付近に臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことができる。
【００１１】
別の態様では、第１ポジティブバイアスより小さいバイアスを印加する工程は、ゼロボルト以下のバイアスを印加する工程を含むことができる。また、第１ポジティブバイアスを印加する工程は、３ボルトより大きいバイアスを印加する工程を含むことができる。
【００１２】
別の態様では、本発明は、実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域を含む記憶素子を備えることができる。この素子は、基板上のフローティングゲートと、基板上のフローティングゲートに隣接して配置されている選択ゲートを含む。この素子は、活性領域に印加される「３ボルトより大きい第１バイアス」と、フローティングゲートに印加される「第１バイアスより大きい第２バイアス」と、選択ゲートに印加される「ゼロ以下の第３バイアス」をさらに含んでいる。第１バイアスと第２バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されている。
【００１３】
別の態様では、第１ポジティブバイアスは３ボルトより大きくてもよく、第２バイアスは８ボルトより大きくてもよい。
【００１４】
別の態様では、活性領域のバイアスは、第１ゲートのバイアスより大きく、第１ゲートの下であって基板内に空乏領域を生成する。
【００１５】
さらに別の態様では、本発明は、基板に設けられている少なくとも１つのメモリ素子をプログラムする方法を含む。この素子は、フローティングゲートと、フローティングゲートに水平方向に隣接して配置されている選択ゲートと、活性領域を少なくとも含む。本方法は、活性領域に第１ポジティブバイアスを印加する工程と、選択ゲートにゼロ以下の第２バイアスを印加する工程と、フローティングゲートに第１バイアスより大きい第３バイアスを印加する工程を含む。
【００１６】
別の態様では、第２バイアスを印加する工程は、０から−３ボルトの範囲のバイアスを印加することを含む。第１ポジティブバイアスを印加する工程は、３ボルトより大きいバイアスを印加することを含む。第３バイアスを印加する工程は、８ボルト以上のバイアスを印加することを含む。
【００１７】
別の実施態様では、本発明は装置を含む。この装置は、記憶素子を含む。この素子は、基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接している第２ゲートを含む。第１ゲートにバイアスを印加することによって第１ゲートの下であって基板内に反転領域を生成する手段と、第２ゲートの付近に臨界電界を生成する手段も設けられる。
【００１８】
さらに別の実施態様では、本発明は記憶素子である。この素子は、実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域と、電荷蓄積誘電体と、基板上のフローティングゲートに隣接して配置されている選択ゲートを含む。この記憶素子では、活性領域にゼロボルトより大きい第１バイアスが印加され、フローティングゲートに第１バイアスより大きい第２バイアスが印加され、選択ゲートにゼロ以下の第３バイアスが印加される。第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されている。
【発明を実施するための最良の形態】
【００１９】
本発明の具体的な実施形態を説明する。本発明の他の目的、特徴、及び利点は、本明細書及び添付図面を参照することによって明白になる。
【００２０】
図１は、本発明の原理を例示する理想的な不揮発性メモリセルの断面図である。図１は、基本的なセルの簡略化されたものを示しており、本発明をより明確にするために詳細が省略されていることに留意するべきである。例えば、基板とゲート要素は、セルに実際に存在する誘電体及び接続層の詳細がほぼ省略された状態で描写されている。しかしながら、適切な誘電体及び接続層が、本構造に含まれるべきことに留意するべきである。
【００２１】
図１は、例えばｐ型不純物のような第１不純物タイプのバックグラウンドドーピング濃度を有する基板１０を示す。基板１０は、バルク基板（ｂｕｌｋ ｓｕｂｓｔｒａｔｅ）であってもよいし、バルク基板内に形成されている不純物ウェルであってもよい。また、本発明は、一般的には、ｐ型基板又はｐウェルに形成されている装置に関するが、ここで開示される不純物濃度タイプは、そのタイプが逆であってもよい。ｐ型として開示される領域がｎ型であってもよく、その逆でもよい。
【００２２】
１つの実施態様では、基板１０又はウェルの不純物濃度は、例えばホウ素が１０１６〜１０１８ａｔｍ／ｃｍ３程度である。活性領域２０は、基板１０内に設けられており、第２不純物タイプを含むことができる。第２不純物タイプは、例えば、約１０１８〜１０２０ａｔｍ／ｃｍ３の範囲の不純物濃度を有するヒ素又はリンがドープされたｎ型不純物領域である。フローティングゲートＦＧは、基板１０の表面上に設けられている。このフローティングゲートＦＧは、フローティングゲート酸化膜２５によって基板１０から分離されている。また、選択ゲート酸化膜３０によって基板１０から分離されている選択ゲートＳＧが設けられている。
【００２３】
上記の構造のゲートは、ポリシリコン材料を堆積することによって形成されることが好ましい。しかしながら、１つ又は複数のポリシリコン層の代わりに他の適当な導電材料を使用してもよい。
【００２４】
図１のメモリ構造をプログラムするために必要な一般的なバイアス条件も、図１に示されている。バイアス条件は、活性領域２０に印加されるゼロより大きい電圧と、選択ゲートＳＧに印加されるゼロ以下の電圧と、フローティングゲートＦＧに印加される「活性領域に印加されるものより大きい電圧」を含む。全ての電圧は、基板に印加されるゼロボルトに対するものである。これらのバイアス条件では、フローティングゲートＦＧの下に反転領域４０が形成される。反転領域４０は、活性領域２０と同じ電位である。従って、選択ゲートＳＧに隣接する基板内領域に広がる仮想ジャンクションが形成される。
一般的に、ｐ型領域との関係でｎ型領域２０にポジティブバイアスが印加されることは、ｐ−ｎジャンクションに逆バイアスが印加されることになる。このとき、選択ゲート領域は、逆バイアス電界を高めるために低電圧（あるいは負電圧）になっている。選択ゲートから反転領域までの電界が十分に大きい場合、ゲートによるジャンクションリーク電流が仮想ジャンクションで開始される。このバイアス条件は、活性領域２０に向かう方向のエレクトロン（図では「ｅ−」で表わされている）の流れをもたらす。通常、エレクトロンは、活性領域２０に引き寄せられる。しかしながら、ゼロより大幅に大きな電圧がフローティングゲートＦＧに印加されると、反転領域４０のエレクトロンの何パーセントかはフローティングゲートＦＧに引き寄せられる。
【００２５】
一般的に、図１のバイアス条件は、ゲートによるジャンクションリーク電流として知られている公知の条件を促進する。近くのゲートから印加される高電界が、逆バイアスジャンクションをそのゲートの近くの位置でリークさせる場合に、この条件が発生する。この方法は、エレクトロンの生成がソース側活性領域とドレイン側活性領域の間でソースキャリヤの水平方向高電界加速によってもたらされるのではなく、基板と反転領域の間に臨界電界を生成するバイアス条件で動作する選択ゲートＳＧによるリークによってもたらされる点で、ＳＳＩと区別される。本発明のエレクトロンの生成は、臨界電界によって生成されたエレクトロン−ホールの対の形成によってもたらされる。図１の構造は、図３と図４のグラフに例示されるデータを得るためのシミュレーション測定を実施する際に利用された。
【００２６】
図２は、制御ゲートＣＧを使用するメモリ構造の一実施態様の断面図を示す。制御ゲートＣＧは、制御ゲート酸化膜３５によってフローティングゲートＦＧから分離されている。図２は、共通選択ゲートＳＧと第２フローティングゲートＦＧ’と第２制御ゲートＣＧ’と活性領域２０を使用する第２メモリ構造を示す。活性領域２０と制御ゲートＣＧと選択ゲートＳＧのそれぞれに印加されるバイアス条件が例示されている。図２に示される２つのメモリ素子のそれぞれは、別々にプログラムすることができる。図２に例示される条件によってフローティングゲートＦＧの素子をプログラムするために、活性領域２０に３〜７．５（ｖ）のバイアスが印加され、制御ゲートＣＧに８〜１５（ｖ）のバイアスが印加され、選択ゲートＳＧに−３〜０（ｖ）のバイアスが印加される。
【００２７】
図３は、シノプシス社（Ｓｙｎｏｐｓｉｓ，Ｉｎｃ．）のＴａｕｒｕｓ−Ｍｅｄｉｃｉデバイスシミュレーションツールによって提供されるシミュレーションである。図３は、図１のものと同様の装置の断面の一部を示す。このシミュレーションでは、ドレイン電位は７．５（ｖ）に設定され、フローティングゲート電位は６（ｖ）に設定され、選択ゲートは−３（ｖ）に設定された。これらの条件は、エレクトロン−ホールの生成が発生している２つの領域１００，１０２を創出する。領域１００には、各領域で生成された対の数が対数的に増加する領域４２，４４，４６を例示する。領域１０２は、領域４２に近似するホール生成率を有する。このシミュレーションによって示されるように、大多数のキャリヤは、反転層と選択ゲートの間の高電界が印加される領域において生成される。図３では反転層は示されない。ＳＳＩとは対照的に、エレクトロン−ホール対の生成は、ソース側活性領域からではなくＦＧとＳＧの間の領域で起こり、これによりプログラミング電流のソースを提供する。
【００２８】
図４は、ドレイン電流（Ｉｄｒａｉｎ）とドレイン電圧（Ｖｄｒａｉｎ）のプロットを示す。いくつかの選択ゲート電圧（Ｖｓｇ）の場合が示されている。フローティングゲート電圧は一定である。プロット６０は、３（ｖ）のＶｓｇに対応する。プロット６２は、０（ｖ）のＶｓｇに対応する。プロット６４は、−３（ｖ）のＶｓｇに対応する。図に示されるように、選択ゲートバイアスが負になるにつれて、ドレイン電流は実質的に増加する。選択ゲートバイアスを制御することによって、このプログラミング技術の速度を増加させることができる。
【００２９】
図５は、ドレイン電流とドレイン電圧のＩ−Ｖ曲線である。図５は、図２に示すようなセルに１１（ｖ）の制御ゲート電圧と、０（ｖ）のＶｓｇの選択ゲート電圧によって、バイアスがかけられた場合を示す。図に示されるように、ドレイン電流は、低いドレイン電圧レベルにおいても発生し、このバイアス条件では約５．３（ｖ）でピークに達する。フローティングゲートがエレクトロンによってプログラムされるようになったために、Ｉ−Ｖ曲線がピークに達する。
【００３０】
図６は、プログラミングタイムの２つのプロットを示す。符号６８の線は、６．５（ｖ）のドレインバイアスと、１１（ｖ）の制御ゲートバイアスと、−２（ｖ）の選択ゲート電圧に対応する。符号７９の線は、上記の条件において選択ゲート電圧が０（ｖ）の場合に対応する。図に示されるように、選択ゲートの電圧が負になると、セル閾電圧の増加が加速する。
【００３１】
フローティングゲート（制御ゲートを介する）と選択ゲートとドレインに関するバイアス制御のパラメータを使用することによって、本発明のプログラミング方法を最適化することができる。
【００３２】
本発明の方法を最適化するために、他の要素を変化させてもよい。例えば、基板１０と活性領域２０のドーピング濃度は、本構造のバイアス電流の生成に影響を及ぼす。ｎ型領域としての領域２０のドーピング濃度は、ヒ素又はリンのようなｎ型不純物が１０１７〜１０２０ａｔｍ／ｃｍ３程度でもよい。基板１０のためのドーピング濃度は、フローティングゲートＦＧと選択ゲートＳＧの下に注入される領域に対して、ホウ素のような不純物が約１０１６〜１０１８ａｔｍ／ｃｍ３程度でもよい。ｐ型領域のドーピング濃度が高いと、エレクトロン−ホールの対の生成を増加させる。従って、領域１００において、ゲートによる電流が増加する。
別の要素としては、選択ゲート酸化膜３０とフローティングゲート酸化膜２５の厚さの変化が挙げられる。通常、フローティングゲート酸化膜２５の酸化膜厚さは、所与のセルに対するデータ保持特性によって支配される。一実施態様では、フローティングゲート酸化膜２５の酸化膜厚さは、約８０〜９０オングストロームの範囲でよいが、アプリケーションによってはさらに厚くても薄くてもよい。選択ゲート酸化膜３０は、フローティングゲート酸化膜と異なる厚さであってもよく、約２０〜２００オングストロームの範囲でもよい。選択ゲートの酸化膜が薄いと、基板における電界強度を増加させ、対の生成を増加させる。
電圧条件は、以下の範囲、即ち、選択ゲートＳＧに対して０〜−３（ｖ）の範囲、制御ゲートＣＧに対して７〜１５（ｖ）の範囲、及び、活性領域２０に対して３〜７．５（ｖ）の範囲で印加することができる。
【００３３】
本発明のプログラミング技術は、任意の数のアレイ構造タイプに利用することができることに留意しなければならないが、図７Ａ〜図９Ｂに３つのセル構造を例示する。
【００３４】
図７Ａは、図７Ｂの断面図である。図７Ｂは、本発明のプログラミング技術を利用する第１のセルアレイの平面図を例示する。図に示されるように、セル構造は、基板又はｐウェル領域１４０に形成された多くのトランジスタ（セル、メモリセル、又は記憶素子とも呼ばれる）を含む。
各メモリ素子は、制御ゲート（１００ＣＧ、１０２ＣＧ、１０６ＣＧ、１０８ＣＧ）と、フローティングゲート（１００ＦＧ、１０２ＦＧ、１０６ＦＧ、１０８ＦＧ）を有する積層ゲート構造を含んでいる。フローティングゲートは、ｐウェルの表面上のフローティングゲート酸化膜１２５ａ〜１２５ｄの上に形成されている。Ｎ型拡散層１２０，１３０は、近隣セル間で共有されている。これらのｎ型拡散層は、各セルのソース又はドレイン領域を有する。
図７Ａは３つのメモリセルのみを示しているが、３つのセルの利用は単なる例であることに留意すべきである。各セルは、選択ゲート（１０４ＳＧ、１１０ＳＧ）も含む。例えば、メモリセル１０２は、制御ゲート１０２ＣＧと、フローティングゲート１０２ＦＧと、活性領域１２０と、選択ゲート１０４ＳＧを含んでいる。メモリセル１０４は、選択ゲート１０４ＳＧと、制御ゲート１０６ＣＧと、フローティングゲート１０６ＦＧと。活性領域１３０を含んでいる。メモリセル１０６は、活性領域１３０と、制御ゲート１０８ＣＧと、フローティングゲート１０８ＦＧと、選択ゲート１１０ＳＧを含んでいる。メモリセル１０２，１０４，１０６の選択ゲート１０４ＳＧ，１１０ＳＧは、ワード線１５０の中に形成される。
【００３５】
セル１０２のためのプログラミングは、選択ゲート１０４ＳＧと活性領域１２０と制御ゲート１０２ＣＧによって制御される。同様に、セル１０４のためのプログラミング制御は、選択ゲート１０４ＳＧと制御ゲート１０６ＣＧと活性領域１３０によって行われる。
【００３６】
図８Ａと図８Ｂは、本発明のセルを使用する選択肢であるＮＡＮＤストリングを示す。図に示されるように、一群のＮＡＮＤゲートは、フローティングゲート群と選択ゲート群と制御ゲート群を含んでいる。セル構造は、基板又はｐウェル領域１４０の上に形成されている多くのトランジスタ（セル、メモリセル、又は記憶素子とも呼ばれる）を含んでいる。
各メモリ素子は、制御ゲート（２０２ＣＧ，２０６ＣＧ，２１０ＣＧ，２１４ＣＧ，２２２ＣＧ）とフローティングゲート（２０２ＦＧ，２０６ＦＧ，２１０ＦＧ，２１４ＦＧ，２２２ＦＧ）を有する積層ゲート構造を含んでいる。フローティングゲートは、ｐウェルの表面上のフローティングゲート酸化膜２２５ａ〜２２５ｅの上に形成されている。選択ゲート２０４ＳＧ，２０８ＳＧ，２１２ＳＧ，２２０ＳＧは、選択ゲート酸化膜２３０ａ〜２３０ｄの上に形成されている。Ｎ型拡散層１２８，１２６は、セル間で共有されている。
図８Ａは３つのメモリセルのみを示しているが、３つのセルの使用は単なる例であることに留意すべきである。先のＮＡＮＤ構造は個々のメモリ素子間に導電性を与えるために拡散領域を使用する。しかしながら、本構造は、反転領域を生成するために選択ゲートに印加されるバイアスを使用することによって、拡散領域の使用を不要にする。
【００３７】
例えばセル２０２をプログラムするために、制御ゲート２０２ＣＧとフローティングゲート２０２ＦＧと選択ゲート２０４ＳＧと活性領域１２８に、本明細書によって教示されるバイアスを印加することができる。例えばセル２０６をプログラムするために、制御ゲート２０６ＣＧと選択ゲート２０８ＳＧと活性領域１２８に、本明細書によって教示されるバイアスを印加することができる。フローティングゲート２０６ＦＧの下に形成されている反転領域と活性領域１２８を電気的に接続するチャネル領域を生成するために、制御ゲート２０２ＣＧと選択ゲート２０４ＳＧにバイアスが印加されなければならない。セル２２０をプログラムするために、制御ゲート２２２ＣＧと選択ゲート２２０ＳＧと活性領域１２６に、本明細書で教示されるバイアスを印加することができる。フローティングゲート２０２ＦＧ，２０６ＦＧ，２１０ＦＧ，２１４ＦＧのそれぞれを本明細書に開示される技術によってプログラムするために、活性領域１２６，１２８と選択ゲートと制御ゲートとフローティングゲートの組合せが利用される。
【００３８】
図７又は図８の実施態様の構造を作成するのに適切なプロセスを概略的に説明する。本発明の方法を使用するのに適切なメモリ構造を作成するにあたり、いくつかの適切なプロセスを利用することができることに留意するべきである。
一例では、例えばＰ型基板、又は、Ｎ型基板内のＰ型ウェル領域を有する基板が供給される。Ｎ＋ソース領域とドレイン領域が形成されるべき領域を露出させるために、適切なマスキング層がパターン形成される。次に、例えば本明細書で示された範囲内の濃度までヒ素をイオン注入することによって、Ｎ＋ソース領域とドレイン領域が形成される。あるいは、ソース領域とドレイン領域は、１つ又は複数の多結晶シリコン層が形成された後に従来の方式で形成される。マスキング層が除去される。フローティングゲート及び／又は選択ゲートによって形成されるチャネル領域に重なる第１ゲート酸化膜層が上記の厚さで形成される。異なるチャネルに異なる厚さの酸化膜が必要な場合、酸化膜形成は、異なる厚さを形成するための異なる工程において実行される。または、差分酸化膜成長（ｄｉｆｆｅｒｅｎｔｉａｌ ｏｘｉｄｅ ｇｒｏｗｔｈ）等の技術によって実行される。さらに、酸化膜成長をチャネル領域に限定することを保証するために、マスキング工程を使用することもできる。
第１多結晶シリコン層は、ウェーハ上に形成され、フローティングゲート領域を形成するためにパターン化される。第１多結晶シリコン層の形成に続いて、酸化膜層又は酸化／窒化誘電体層が、多結晶シリコン層の残りの部分の上に形成される。制御ゲートのための第２多結晶シリコン層と選択ゲートが形成され、所望の導電率にドープされる。次に、第２多結晶シリコン層が、（図７Ｂ又は図８Ｂの方位で）垂直に帯状にパターン化される。第１シリコン層の水平方向範囲がこれに先立って画定されなかった場合、このパターン工程は、第２多結晶シリコン層のパターン化と同時に、第１多結晶シリコン層がパターン化されるべき領域における第１多結晶シリコン層と第２多結晶シリコン層の間の誘電体層を除去するためにも使用される。
図７の実施態様では、第１層のパターン化に続いて、予め形成されていない場合は追加の誘電体層をウェーハ上に形成する。選択ゲートとシリコン基板の間にゲート誘電体が形成される。ゲート誘電体は、第３多結晶シリコン層が選択ゲートを形成するべきところに形成される。次いで、第３多結晶シリコン層が形成されて、適切な導電率までドープされる。第３多結晶シリコン層は、図７Ｂに示すように水平方向にパターン化される。
【００３９】
図９Ａと図９Ｂは、本発明のさらに別の実施態様を示す。図９Ａと９Ｂの実施態様では、セルに制御ゲートが使用されておらず、フローティングゲートの下に空乏を形成することによって動作する。
【００４０】
図９Ｂは、本発明の別のプログラミング技術を利用する第１の例示的なセルアレイの平面図を示す。図９Ａは、図９Ｂの断面図である。図に示されるように、セル構造は、基板又はｐウェル領域３４０の上に形成されている多くのトランジスタを含んでいる。
各メモリ素子３０２，３０４は、フローティングゲート（３０２ＦＧ，３０６ＦＧ）と選択ゲート（３０２ＳＧ，３０６ＳＧ）を有するゲート構造を含んでいる。フローティングゲートは、ｐウェルの表面上のフローティングゲート酸化膜３２５ａ〜３２５ｂの上に形成されている。前の実施態様と異なり、制御ゲートは設けられていない。ワード線３０８は、注入されたソース拡散領域３４５に接続されている。ソース拡散領域３４５は、ビア（ｖｉａ）又は他の適切な手段を介して隣接するセル間で共有される。拡散層３２０，３３０は、各セルのためのソース領域又はドレイン領域を有している。従って、例えばメモリセル３０２は、選択ゲート３０２ＳＧと、フローティングゲート３０２ＦＧと、活性領域３２０と、活性領域３４５を含んでいる。メモリセル３０４は、選択ゲート３０６ＳＧと、フローティングゲート３０６ＦＧと、活性領域３３０，３４５を含んでいる。
【００４１】
セル３０２のためにプログラミングは、選択ゲート３０２ＳＧと活性領域３４５によって制御される。同様に、セル３０４のためのプログラム制御は、選択ゲート３０６ＳＧと活性領域３４５によって行われる。この実施態様では、図９Ａのセル３０２に印加される電圧は、フローティングゲート３０２ＦＧの下に空乏領域を生成するように選択される。１つの実施態様では、選択ゲート（３０２ＳＧ）に印加される電圧は約０〜−３（Ｖ）であり、拡散領域３４５（ソース）に印加される電圧は約５〜８（Ｖ）である。
【００４２】
これらの条件によると、空乏領域３３６が、フローティングゲート３０２ＦＧの下に形成される。拡散領域３４５に上記バイアスが与えられると、トランジスタは、ピンチオフされたトランジスタと同様に動作する。空乏領域は、選択ゲート３０２ＳＧと拡散領域３４５の間に臨界電界によって形成される。エレクトロンは、拡散領域３４５に向かって流れ、フローティングゲート３０２ＦＧ内に流入する。
【００４３】
本発明のプログラム技術は、さらに別の実施態様のセルで使用することができる。図１０Ａ〜１０Ｃは、チャージトラッピング誘電体（ｃｈａｒｇｅ ｔｒａｐｐｉｎｇ ｄｉｅｌｅｃｔｒｉｃ）の少なくとも一領域に電荷が蓄積されるセルが利用されている実施態様を示す。チャージトラッピング誘電体は、導電性ゲートと基板の間に配置されている。これらのメモリセルの例は、１ビットのデータが各電荷領域に記憶される２値モード、又は、２ビット以上のデータが各領域に記憶される多値モードで動作することができる。このタイプの記憶装置は、「Ｍｕｌｔｉ−Ｓｔａｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ Ｔｈａｔ Ｅｍｐｌｏｙ Ｄｉｅｌｅｃｔｒｉｃ Ｓｔｏｒａｇｅ Ｅｌｅｍｅｎｔｓ」というタイトルを持つ米国特許出願公開ＵＳ２００３／００８０３７０号明細書に開示されている。この明細書の内容は、本明細書に組み込まれる。
【００４４】
上記の図１〜図９Ｂを参照して述べた本プログラム方法は、図１０Ａ〜図１０Ｃに示されるメモリセルをプログラムするために利用することができる。
【００４５】
図１０Ｂは、２次元配列のセル群の中のいくつかのセル４１２，４２２の平面図を例示する。図１０Ａは、図１０ＢのＡ−Ａ線断面図を示す。細長く平行に伸びているソース及びドレイン拡散領域４１０，４２０，４３０は、半導体基板（またはウェル）４００の表面４０５の下に設けられており、ｙ方向に伸びる長さを有するとともにｘ方向に離れて配置されている。電荷蓄積材料を含んでいる誘電体層４４０は、基板表面上に形成されている。細長く平行に伸びている導電性制御ゲート４００ＣＧ，４１０Ｇ，４２０ＣＧは、基板４００の表面４０５上に形成されており、ｙ方向に伸びる長さを有するとともにｘ方向に離れて配置されている。これらのゲートは、通常のようにドープされたポリシリコン材料によって形成することができ、それぞれが拡散領域４１０，４２０，４３０に隣接して配置されている。アレイのワード線を構成する別の一組の選択ゲート４００ＳＧ，４１０ＳＧ，４２０ＳＧは、ｘ方向に伸びているとともにｙ方向に離れて配置されている。
【００４６】
図１０Ｃは、セル４１２の拡大図である。この構造の電荷蓄積素子は、ソース拡散領域とドレイン拡散領域４１０，４２０の間の誘電体層４４０の領域であり、制御ゲート４１０ＣＧと基板４００の間に挟まれている。これらの記憶素子領域４７１，４７３は、図１０Ｃにおいてクロスハッチングによって示されている。チャージトラッピング材料は、操作可能なメモリセルを形成するために上記の領域にのみ配置されるべきである。しかしながら、本構造の他の好都合な任意の部分（メモリセルアレイ全体を含む）まで広げることができる。
【００４７】
１つの実施態様では、単一の電荷蓄積領域４７１が設けられてもよい。ワード線４００ＳＧは、チャネルの長さのほぼ左半分の上方に存在する。制御ゲート４１０ＣＧは、他方の上方に存在する。電荷蓄積誘電体４４０は、基板４００とこれらのゲートの間に挟まれている。
図１〜図９Ｂに例示されるプログラミングのプログラム電圧をワード線４００ＳＧと拡散領域４２０と制御ゲート４１０ＣＧに印加することによって、電荷蓄積領域４７１を確立することができる。他の実施態様では、個々のメモリセルのチャネル長さは複数部分に分割することができ、それらは拡散領域４１０，４２０の異なる部分に電解結合される。分割されたチャネルの実施態様では、電荷は、層４４０内において空間的に分離された２つの領域４７１，４７３内に蓄積することができる。これらの領域のそれぞれは、個々にプログラムすることができ、他方から独立して読み出すことができる。通常、本発明の方法のプログラミングでは、電荷蓄積領域４７１はゲート４００ＳＧの内縁に隣接して配置され、電荷蓄積領域４７３はゲート４１０ＣＧの内縁に隣接して設置される。
【００４８】
電荷を蓄積する誘電体は、２つの特定の誘電体の１つであり、２組のゲートの間の電位差を保持するために、２５０オングストロームの厚さの酸化膜のように比較的厚く構成される。１つのタイプは、酸化物−窒化物−酸化物の層（「ＯＮＯ」として一般的に知られている）である。エレクトロンは、窒化膜内にトラップされて蓄積される。制御ゲートが形成される導電材料層は、ＯＮＯ膜上に成膜される。第２の構造は、エレクトロンをトラップして蓄積するために、シリコンリッチな二酸化ケイ素によって構成される層４４０を使用する。このような材料は、以下の２つの論文、即ち、（１）ディマリア（ＤｉＭａｒｉａ）らの「Ｅｌｅｃｔｒｉｃａｌｌｙ−ａｌｔｅｒａｂｌｅ ｒｅａｄ−ｏｎｌｙ−ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉ−ｒｉｃｈ ＳｉＯ２ ｉｎｊｅｃｔｏｒｓ ａｎｄ ａ ｆｌｏａｔｉｎｇ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ ｓｔｏｒａｇｅ ｌａｙｅｒ」，Ｊ． Ａｐｐｌ． Ｐｈｙｓ．５２（７），Ｊｕｌｙ、１９８１年、４８２５〜４８４２頁、（２）ホリ（Ｈｏｒｉ）らの「Ａ ＭＯＳＦＥＴ ｗｉｔｈ Ｓｉ−ｉｍｐｌａｎｔｅｄ Ｇａｔｅ−Ｓｉ０２ Ｉｎｓｕｌａｔｏｒ ｆｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ」，ＩＥＤＭ ９２，Ａｐｒｉｌ，１９９２年，４６９〜４７２頁、に記載されている。これらの内容は、本明細書に組み込まれる。
【００４９】
本発明は、各フローティングゲート上にエレクトロンを提供することについて説明したが、同じ技術を使用してホール注入が達成されることに留意するべきである。本発明は、ｐ基板又はｐウェルデバイスについて説明したが、基板は、ｐ型活性領域に対応するｎウェルデバイス又はｎ基板でもよいことに留意するべきである。
【００５０】
本発明に関する上記の詳細な説明は、例証と説明を目的として提示されたものである。開示した詳細な形態に本発明を限定する意図はない。上記の教示に鑑みると、多くの改良と変形を可能とする。上記の実施態様は、本発明の原理とその実際のアプリケーションについて最も良く説明するために選択されたものである。これにより、他の当業者が、考案された特定の用途に適合するように、様々な実施態様において様々な改良を加えることによって、本発明を最適に利用することが可能になる。本発明の技術的範囲は、本明細書に添付された請求の範囲によって定義されることを意図している。
【図面の簡単な説明】
【００５１】
【図１】本発明に関連するメモリ構造をプログラムするための方法を例示するメモリ構造の断面図を簡単に示す。
【図２】本発明の方法を例示するメモリ構造の第２の断面図を簡単に示す。
【図３】装置シミュレーションツールによって生成された装置（例えば図１の装置）の断面図を示す。エレクトロン−ホールの生成が選択ゲートの付近で発生する領域を示す。
【図４】シミュレーションがなされた装置（例えば図１の装置）におけるドレイン電流とドレイン電圧がプロットされたグラフを示す。いくつかの選択ゲート電圧の場合のグラフを示す。
【図５】記憶素子（例えば図２のもの）のドレインにおける電流／電圧曲線を例示するグラフを示す。活性領域に印加される電圧を変化させた場合のグラフを示す。
【図６】プログラミング時間についての一組のバイアス条件に対して選択ゲート電圧を変化させた効果を示すプロットである。
【図７Ａ−７Ｂ】本発明の方法を利用するセルアレイの第１実施態様を例示する。
【図８Ａ−８Ｂ】本発明の方法を利用するセルアレイの第２実施態様を例示する。
【図９Ａ−９Ｂ】本発明の方法を利用するセルアレイの第３実施態様を例示する。
【図１０Ａ−１０Ｃ】本発明の方法を利用するセルアレイの第４実施態様を例示する。
【技術分野】
【０００１】
本発明は、記憶素子のためのプログラミング技術に関する。特に、不揮発性半導体メモリデバイスをプログラムすることに関する。
【背景技術】
【０００２】
セルラーフォン、ディジタルカメラ、個人用ディジタル情報処理端末、モバイルコンピュータ装置、非モバイルコンピュータ装置、及びその他の装置を含む多くの用途のために不揮発性半導体メモリが普及している。ＥＥＰＲＯＭ及びフラッシュメモリは、最も普及している不揮発性半導体メモリタイプである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリは、記憶素子のアレイを利用する。素子毎に一又は複数のビットのデータが記憶される。通常、各素子は、チャネル領域と半導体基板の双方の上に配置されるとともに、それらから絶縁されているフローティングゲートを含む。フローティングゲートは、ソース領域とドレイン領域の間に配置される。制御ゲートは、フローティングゲート上に設けることができるとともに、フローティングゲートから絶縁することができる。
各メモリトランジスタの閾電圧は、フローティングゲート上の残留電荷量によって制御される。即ち、ソースとドレインの間を導通させるためにトランジスタがターンオンされる前に、制御ゲートに印加されなければならない最小電圧値は、フローティングゲートの電荷レベルによって制御される。多くのＥＥＰＲＯＭやフラッシュメモリは、２つの範囲の電荷を蓄積するために使用されるフローティングゲートを有する。この場合、メモリセルは、２つの状態の間でプログラム／消去される。このメモリセルは、１ビットのデータを記憶する。他のＥＥＰＲＯＭやフラッシュメモリセルは、複数の範囲の電荷を蓄積する。この場合、メモリセルは、複数の状態にプログラムされることができる。このメモリセルは、複数のビットのデータを記憶する。
【０００４】
記憶素子をプログラム又は消去するためにフローティングゲートにエレクトロン又はホールを供給する処理は、多様な物理メカニズムを利用することによって実施されている。一般的に実施可能ないくつかのメカニズムは、薄い酸化膜を通過するファウラー・ノルドハイムトンネル現象（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ；Ｆ−Ｎ）、チャネルホットエレクトロン注入（ｃｈａｎｎｅｌ ｈｏｔ−Ｅｌｅｃｔｒｏｎ；ＣＨＥ）、ソース側注入（ｓｏｕｒｃｅ ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ；ＳＳＩ）を含む。
ファウラー・ノルドハイムトンネル現象は、酸化膜を通過してフローティングゲートに到達するエレクトロンの量子力学的なトンネル現象に基づく、電界アシストのエレクトロントンネル現象メカニズムである。ホットキャリヤとソース側注入は、基板とフローティングゲートの間の酸化膜のエネルギーバリアを超える大きな電界によって、エネルギーキャリヤを注入することに基づく。
【０００５】
通常、ファウラー・ノルドハイムトンネル現象は、エレクトロンがシリコンからＳｉＯ２を越えてフローティングゲート中にトンネルできるように、シリコン／ＳｉＯ２のエネルギーバリアを越えるために１０ＭＶ／ＣＭ程度の電界を必要とする。
【０００６】
ホットキャリヤ注入は、ホットエレクトロンを生成するために、大きなドレインバイアスを使用する。このような大きなドレインバイアスを使用する場合、ＭＯＳトランジスタのチャネルを流れるキャリヤがチャネルの大きな電界によって熱せられ、そのエネルギー分布はより高いところにシフトする。チャネル領域におけるインパクトイオン化（ｉｍｐａｃｔ−ｉｏｎｉｚａｔｉｏｎ）によって、キャリヤは、基板とフローティングゲートの間のバリアを乗り越えることができる十分なエネルギーを得る。チャネルのホットエレクトロン注入の不利な点は、その高電力消費である。この結果、適度な電圧で大きな注入電界を達成するために薄い酸化膜が使用されている。
【０００７】
ソース側注入（ＳＳＩ）は、ホットキャリヤ注入よりも低電力な代替案として提案されている。この方法では、ソース領域とドレイン領域の間のチャネルは、異なるゲートによって制御される２つの領域に分割される。チャネルの一方側（ソース側）では、ホットエレクトロンを最大に生成できる状態にゲートにバイアスがかけられる（例えばチャネルの閾電圧に近い）。チャネルの他方側（ドレイン側）では、フローティングゲートに対するホットエレクトロン注入に好ましい垂直電界を確立するために、ゲートにドレイン電圧以上のバイアスがかけられる。その結果、ドレイン電位は、反転層によって両ゲート間の領域に広がる。反転層は、フローティングゲートの下（場合によってはソース側ゲートの下）に生成される。ソース領域と反転領域の間の有効なトランジスタチャネルは、ソース側のゲートの下の領域によって生成される。有効なチャネルと反転領域の間のピークのある水平電界内においてソースによってエレクトロンが加速され、ホットエレクトロンが生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
不揮発性メモリデバイスに対して低電力及び低電流のプログラミングの利用を許容するメカニズムが一般的に望まれている。
【課題を解決するための手段】
【０００９】
本発明は、概述すると、ゲートによるジャンクションリーク電流を使用して記憶素子をプログラムする方法に関する。この素子は、基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接する第２ゲートを少なくとも含むことができる。この態様の方法は、第１ゲートにバイアスを印加することによって第１ゲートの下であって基板内に反転領域を生成する工程と、反転領域のジャンクションにエレクトロン−ホールの対を生成するのに十分な臨界電解を第２ゲートの付近に生成する工程を含むことができる。
【００１０】
さらに、第２ゲートの付近に臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことができる。
【００１１】
別の態様では、第１ポジティブバイアスより小さいバイアスを印加する工程は、ゼロボルト以下のバイアスを印加する工程を含むことができる。また、第１ポジティブバイアスを印加する工程は、３ボルトより大きいバイアスを印加する工程を含むことができる。
【００１２】
別の態様では、本発明は、実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域を含む記憶素子を備えることができる。この素子は、基板上のフローティングゲートと、基板上のフローティングゲートに隣接して配置されている選択ゲートを含む。この素子は、活性領域に印加される「３ボルトより大きい第１バイアス」と、フローティングゲートに印加される「第１バイアスより大きい第２バイアス」と、選択ゲートに印加される「ゼロ以下の第３バイアス」をさらに含んでいる。第１バイアスと第２バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されている。
【００１３】
別の態様では、第１ポジティブバイアスは３ボルトより大きくてもよく、第２バイアスは８ボルトより大きくてもよい。
【００１４】
別の態様では、活性領域のバイアスは、第１ゲートのバイアスより大きく、第１ゲートの下であって基板内に空乏領域を生成する。
【００１５】
さらに別の態様では、本発明は、基板に設けられている少なくとも１つのメモリ素子をプログラムする方法を含む。この素子は、フローティングゲートと、フローティングゲートに水平方向に隣接して配置されている選択ゲートと、活性領域を少なくとも含む。本方法は、活性領域に第１ポジティブバイアスを印加する工程と、選択ゲートにゼロ以下の第２バイアスを印加する工程と、フローティングゲートに第１バイアスより大きい第３バイアスを印加する工程を含む。
【００１６】
別の態様では、第２バイアスを印加する工程は、０から−３ボルトの範囲のバイアスを印加することを含む。第１ポジティブバイアスを印加する工程は、３ボルトより大きいバイアスを印加することを含む。第３バイアスを印加する工程は、８ボルト以上のバイアスを印加することを含む。
【００１７】
別の実施態様では、本発明は装置を含む。この装置は、記憶素子を含む。この素子は、基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接している第２ゲートを含む。第１ゲートにバイアスを印加することによって第１ゲートの下であって基板内に反転領域を生成する手段と、第２ゲートの付近に臨界電界を生成する手段も設けられる。
【００１８】
さらに別の実施態様では、本発明は記憶素子である。この素子は、実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域と、電荷蓄積誘電体と、基板上のフローティングゲートに隣接して配置されている選択ゲートを含む。この記憶素子では、活性領域にゼロボルトより大きい第１バイアスが印加され、フローティングゲートに第１バイアスより大きい第２バイアスが印加され、選択ゲートにゼロ以下の第３バイアスが印加される。第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されている。
【発明を実施するための最良の形態】
【００１９】
本発明の具体的な実施形態を説明する。本発明の他の目的、特徴、及び利点は、本明細書及び添付図面を参照することによって明白になる。
【００２０】
図１は、本発明の原理を例示する理想的な不揮発性メモリセルの断面図である。図１は、基本的なセルの簡略化されたものを示しており、本発明をより明確にするために詳細が省略されていることに留意するべきである。例えば、基板とゲート要素は、セルに実際に存在する誘電体及び接続層の詳細がほぼ省略された状態で描写されている。しかしながら、適切な誘電体及び接続層が、本構造に含まれるべきことに留意するべきである。
【００２１】
図１は、例えばｐ型不純物のような第１不純物タイプのバックグラウンドドーピング濃度を有する基板１０を示す。基板１０は、バルク基板（ｂｕｌｋ ｓｕｂｓｔｒａｔｅ）であってもよいし、バルク基板内に形成されている不純物ウェルであってもよい。また、本発明は、一般的には、ｐ型基板又はｐウェルに形成されている装置に関するが、ここで開示される不純物濃度タイプは、そのタイプが逆であってもよい。ｐ型として開示される領域がｎ型であってもよく、その逆でもよい。
【００２２】
１つの実施態様では、基板１０又はウェルの不純物濃度は、例えばホウ素が１０１６〜１０１８ａｔｍ／ｃｍ３程度である。活性領域２０は、基板１０内に設けられており、第２不純物タイプを含むことができる。第２不純物タイプは、例えば、約１０１８〜１０２０ａｔｍ／ｃｍ３の範囲の不純物濃度を有するヒ素又はリンがドープされたｎ型不純物領域である。フローティングゲートＦＧは、基板１０の表面上に設けられている。このフローティングゲートＦＧは、フローティングゲート酸化膜２５によって基板１０から分離されている。また、選択ゲート酸化膜３０によって基板１０から分離されている選択ゲートＳＧが設けられている。
【００２３】
上記の構造のゲートは、ポリシリコン材料を堆積することによって形成されることが好ましい。しかしながら、１つ又は複数のポリシリコン層の代わりに他の適当な導電材料を使用してもよい。
【００２４】
図１のメモリ構造をプログラムするために必要な一般的なバイアス条件も、図１に示されている。バイアス条件は、活性領域２０に印加されるゼロより大きい電圧と、選択ゲートＳＧに印加されるゼロ以下の電圧と、フローティングゲートＦＧに印加される「活性領域に印加されるものより大きい電圧」を含む。全ての電圧は、基板に印加されるゼロボルトに対するものである。これらのバイアス条件では、フローティングゲートＦＧの下に反転領域４０が形成される。反転領域４０は、活性領域２０と同じ電位である。従って、選択ゲートＳＧに隣接する基板内領域に広がる仮想ジャンクションが形成される。
一般的に、ｐ型領域との関係でｎ型領域２０にポジティブバイアスが印加されることは、ｐ−ｎジャンクションに逆バイアスが印加されることになる。このとき、選択ゲート領域は、逆バイアス電界を高めるために低電圧（あるいは負電圧）になっている。選択ゲートから反転領域までの電界が十分に大きい場合、ゲートによるジャンクションリーク電流が仮想ジャンクションで開始される。このバイアス条件は、活性領域２０に向かう方向のエレクトロン（図では「ｅ−」で表わされている）の流れをもたらす。通常、エレクトロンは、活性領域２０に引き寄せられる。しかしながら、ゼロより大幅に大きな電圧がフローティングゲートＦＧに印加されると、反転領域４０のエレクトロンの何パーセントかはフローティングゲートＦＧに引き寄せられる。
【００２５】
一般的に、図１のバイアス条件は、ゲートによるジャンクションリーク電流として知られている公知の条件を促進する。近くのゲートから印加される高電界が、逆バイアスジャンクションをそのゲートの近くの位置でリークさせる場合に、この条件が発生する。この方法は、エレクトロンの生成がソース側活性領域とドレイン側活性領域の間でソースキャリヤの水平方向高電界加速によってもたらされるのではなく、基板と反転領域の間に臨界電界を生成するバイアス条件で動作する選択ゲートＳＧによるリークによってもたらされる点で、ＳＳＩと区別される。本発明のエレクトロンの生成は、臨界電界によって生成されたエレクトロン−ホールの対の形成によってもたらされる。図１の構造は、図３と図４のグラフに例示されるデータを得るためのシミュレーション測定を実施する際に利用された。
【００２６】
図２は、制御ゲートＣＧを使用するメモリ構造の一実施態様の断面図を示す。制御ゲートＣＧは、制御ゲート酸化膜３５によってフローティングゲートＦＧから分離されている。図２は、共通選択ゲートＳＧと第２フローティングゲートＦＧ’と第２制御ゲートＣＧ’と活性領域２０を使用する第２メモリ構造を示す。活性領域２０と制御ゲートＣＧと選択ゲートＳＧのそれぞれに印加されるバイアス条件が例示されている。図２に示される２つのメモリ素子のそれぞれは、別々にプログラムすることができる。図２に例示される条件によってフローティングゲートＦＧの素子をプログラムするために、活性領域２０に３〜７．５（ｖ）のバイアスが印加され、制御ゲートＣＧに８〜１５（ｖ）のバイアスが印加され、選択ゲートＳＧに−３〜０（ｖ）のバイアスが印加される。
【００２７】
図３は、シノプシス社（Ｓｙｎｏｐｓｉｓ，Ｉｎｃ．）のＴａｕｒｕｓ−Ｍｅｄｉｃｉデバイスシミュレーションツールによって提供されるシミュレーションである。図３は、図１のものと同様の装置の断面の一部を示す。このシミュレーションでは、ドレイン電位は７．５（ｖ）に設定され、フローティングゲート電位は６（ｖ）に設定され、選択ゲートは−３（ｖ）に設定された。これらの条件は、エレクトロン−ホールの生成が発生している２つの領域１００，１０２を創出する。領域１００には、各領域で生成された対の数が対数的に増加する領域４２，４４，４６を例示する。領域１０２は、領域４２に近似するホール生成率を有する。このシミュレーションによって示されるように、大多数のキャリヤは、反転層と選択ゲートの間の高電界が印加される領域において生成される。図３では反転層は示されない。ＳＳＩとは対照的に、エレクトロン−ホール対の生成は、ソース側活性領域からではなくＦＧとＳＧの間の領域で起こり、これによりプログラミング電流のソースを提供する。
【００２８】
図４は、ドレイン電流（Ｉｄｒａｉｎ）とドレイン電圧（Ｖｄｒａｉｎ）のプロットを示す。いくつかの選択ゲート電圧（Ｖｓｇ）の場合が示されている。フローティングゲート電圧は一定である。プロット６０は、３（ｖ）のＶｓｇに対応する。プロット６２は、０（ｖ）のＶｓｇに対応する。プロット６４は、−３（ｖ）のＶｓｇに対応する。図に示されるように、選択ゲートバイアスが負になるにつれて、ドレイン電流は実質的に増加する。選択ゲートバイアスを制御することによって、このプログラミング技術の速度を増加させることができる。
【００２９】
図５は、ドレイン電流とドレイン電圧のＩ−Ｖ曲線である。図５は、図２に示すようなセルに１１（ｖ）の制御ゲート電圧と、０（ｖ）のＶｓｇの選択ゲート電圧によって、バイアスがかけられた場合を示す。図に示されるように、ドレイン電流は、低いドレイン電圧レベルにおいても発生し、このバイアス条件では約５．３（ｖ）でピークに達する。フローティングゲートがエレクトロンによってプログラムされるようになったために、Ｉ−Ｖ曲線がピークに達する。
【００３０】
図６は、プログラミングタイムの２つのプロットを示す。符号６８の線は、６．５（ｖ）のドレインバイアスと、１１（ｖ）の制御ゲートバイアスと、−２（ｖ）の選択ゲート電圧に対応する。符号７９の線は、上記の条件において選択ゲート電圧が０（ｖ）の場合に対応する。図に示されるように、選択ゲートの電圧が負になると、セル閾電圧の増加が加速する。
【００３１】
フローティングゲート（制御ゲートを介する）と選択ゲートとドレインに関するバイアス制御のパラメータを使用することによって、本発明のプログラミング方法を最適化することができる。
【００３２】
本発明の方法を最適化するために、他の要素を変化させてもよい。例えば、基板１０と活性領域２０のドーピング濃度は、本構造のバイアス電流の生成に影響を及ぼす。ｎ型領域としての領域２０のドーピング濃度は、ヒ素又はリンのようなｎ型不純物が１０１７〜１０２０ａｔｍ／ｃｍ３程度でもよい。基板１０のためのドーピング濃度は、フローティングゲートＦＧと選択ゲートＳＧの下に注入される領域に対して、ホウ素のような不純物が約１０１６〜１０１８ａｔｍ／ｃｍ３程度でもよい。ｐ型領域のドーピング濃度が高いと、エレクトロン−ホールの対の生成を増加させる。従って、領域１００において、ゲートによる電流が増加する。
別の要素としては、選択ゲート酸化膜３０とフローティングゲート酸化膜２５の厚さの変化が挙げられる。通常、フローティングゲート酸化膜２５の酸化膜厚さは、所与のセルに対するデータ保持特性によって支配される。一実施態様では、フローティングゲート酸化膜２５の酸化膜厚さは、約８０〜９０オングストロームの範囲でよいが、アプリケーションによってはさらに厚くても薄くてもよい。選択ゲート酸化膜３０は、フローティングゲート酸化膜と異なる厚さであってもよく、約２０〜２００オングストロームの範囲でもよい。選択ゲートの酸化膜が薄いと、基板における電界強度を増加させ、対の生成を増加させる。
電圧条件は、以下の範囲、即ち、選択ゲートＳＧに対して０〜−３（ｖ）の範囲、制御ゲートＣＧに対して７〜１５（ｖ）の範囲、及び、活性領域２０に対して３〜７．５（ｖ）の範囲で印加することができる。
【００３３】
本発明のプログラミング技術は、任意の数のアレイ構造タイプに利用することができることに留意しなければならないが、図７Ａ〜図９Ｂに３つのセル構造を例示する。
【００３４】
図７Ａは、図７Ｂの断面図である。図７Ｂは、本発明のプログラミング技術を利用する第１のセルアレイの平面図を例示する。図に示されるように、セル構造は、基板又はｐウェル領域１４０に形成された多くのトランジスタ（セル、メモリセル、又は記憶素子とも呼ばれる）を含む。
各メモリ素子は、制御ゲート（１００ＣＧ、１０２ＣＧ、１０６ＣＧ、１０８ＣＧ）と、フローティングゲート（１００ＦＧ、１０２ＦＧ、１０６ＦＧ、１０８ＦＧ）を有する積層ゲート構造を含んでいる。フローティングゲートは、ｐウェルの表面上のフローティングゲート酸化膜１２５ａ〜１２５ｄの上に形成されている。Ｎ型拡散層１２０，１３０は、近隣セル間で共有されている。これらのｎ型拡散層は、各セルのソース又はドレイン領域を有する。
図７Ａは３つのメモリセルのみを示しているが、３つのセルの利用は単なる例であることに留意すべきである。各セルは、選択ゲート（１０４ＳＧ、１１０ＳＧ）も含む。例えば、メモリセル１０２は、制御ゲート１０２ＣＧと、フローティングゲート１０２ＦＧと、活性領域１２０と、選択ゲート１０４ＳＧを含んでいる。メモリセル１０４は、選択ゲート１０４ＳＧと、制御ゲート１０６ＣＧと、フローティングゲート１０６ＦＧと。活性領域１３０を含んでいる。メモリセル１０６は、活性領域１３０と、制御ゲート１０８ＣＧと、フローティングゲート１０８ＦＧと、選択ゲート１１０ＳＧを含んでいる。メモリセル１０２，１０４，１０６の選択ゲート１０４ＳＧ，１１０ＳＧは、ワード線１５０の中に形成される。
【００３５】
セル１０２のためのプログラミングは、選択ゲート１０４ＳＧと活性領域１２０と制御ゲート１０２ＣＧによって制御される。同様に、セル１０４のためのプログラミング制御は、選択ゲート１０４ＳＧと制御ゲート１０６ＣＧと活性領域１３０によって行われる。
【００３６】
図８Ａと図８Ｂは、本発明のセルを使用する選択肢であるＮＡＮＤストリングを示す。図に示されるように、一群のＮＡＮＤゲートは、フローティングゲート群と選択ゲート群と制御ゲート群を含んでいる。セル構造は、基板又はｐウェル領域１４０の上に形成されている多くのトランジスタ（セル、メモリセル、又は記憶素子とも呼ばれる）を含んでいる。
各メモリ素子は、制御ゲート（２０２ＣＧ，２０６ＣＧ，２１０ＣＧ，２１４ＣＧ，２２２ＣＧ）とフローティングゲート（２０２ＦＧ，２０６ＦＧ，２１０ＦＧ，２１４ＦＧ，２２２ＦＧ）を有する積層ゲート構造を含んでいる。フローティングゲートは、ｐウェルの表面上のフローティングゲート酸化膜２２５ａ〜２２５ｅの上に形成されている。選択ゲート２０４ＳＧ，２０８ＳＧ，２１２ＳＧ，２２０ＳＧは、選択ゲート酸化膜２３０ａ〜２３０ｄの上に形成されている。Ｎ型拡散層１２８，１２６は、セル間で共有されている。
図８Ａは３つのメモリセルのみを示しているが、３つのセルの使用は単なる例であることに留意すべきである。先のＮＡＮＤ構造は個々のメモリ素子間に導電性を与えるために拡散領域を使用する。しかしながら、本構造は、反転領域を生成するために選択ゲートに印加されるバイアスを使用することによって、拡散領域の使用を不要にする。
【００３７】
例えばセル２０２をプログラムするために、制御ゲート２０２ＣＧとフローティングゲート２０２ＦＧと選択ゲート２０４ＳＧと活性領域１２８に、本明細書によって教示されるバイアスを印加することができる。例えばセル２０６をプログラムするために、制御ゲート２０６ＣＧと選択ゲート２０８ＳＧと活性領域１２８に、本明細書によって教示されるバイアスを印加することができる。フローティングゲート２０６ＦＧの下に形成されている反転領域と活性領域１２８を電気的に接続するチャネル領域を生成するために、制御ゲート２０２ＣＧと選択ゲート２０４ＳＧにバイアスが印加されなければならない。セル２２０をプログラムするために、制御ゲート２２２ＣＧと選択ゲート２２０ＳＧと活性領域１２６に、本明細書で教示されるバイアスを印加することができる。フローティングゲート２０２ＦＧ，２０６ＦＧ，２１０ＦＧ，２１４ＦＧのそれぞれを本明細書に開示される技術によってプログラムするために、活性領域１２６，１２８と選択ゲートと制御ゲートとフローティングゲートの組合せが利用される。
【００３８】
図７又は図８の実施態様の構造を作成するのに適切なプロセスを概略的に説明する。本発明の方法を使用するのに適切なメモリ構造を作成するにあたり、いくつかの適切なプロセスを利用することができることに留意するべきである。
一例では、例えばＰ型基板、又は、Ｎ型基板内のＰ型ウェル領域を有する基板が供給される。Ｎ＋ソース領域とドレイン領域が形成されるべき領域を露出させるために、適切なマスキング層がパターン形成される。次に、例えば本明細書で示された範囲内の濃度までヒ素をイオン注入することによって、Ｎ＋ソース領域とドレイン領域が形成される。あるいは、ソース領域とドレイン領域は、１つ又は複数の多結晶シリコン層が形成された後に従来の方式で形成される。マスキング層が除去される。フローティングゲート及び／又は選択ゲートによって形成されるチャネル領域に重なる第１ゲート酸化膜層が上記の厚さで形成される。異なるチャネルに異なる厚さの酸化膜が必要な場合、酸化膜形成は、異なる厚さを形成するための異なる工程において実行される。または、差分酸化膜成長（ｄｉｆｆｅｒｅｎｔｉａｌ ｏｘｉｄｅ ｇｒｏｗｔｈ）等の技術によって実行される。さらに、酸化膜成長をチャネル領域に限定することを保証するために、マスキング工程を使用することもできる。
第１多結晶シリコン層は、ウェーハ上に形成され、フローティングゲート領域を形成するためにパターン化される。第１多結晶シリコン層の形成に続いて、酸化膜層又は酸化／窒化誘電体層が、多結晶シリコン層の残りの部分の上に形成される。制御ゲートのための第２多結晶シリコン層と選択ゲートが形成され、所望の導電率にドープされる。次に、第２多結晶シリコン層が、（図７Ｂ又は図８Ｂの方位で）垂直に帯状にパターン化される。第１シリコン層の水平方向範囲がこれに先立って画定されなかった場合、このパターン工程は、第２多結晶シリコン層のパターン化と同時に、第１多結晶シリコン層がパターン化されるべき領域における第１多結晶シリコン層と第２多結晶シリコン層の間の誘電体層を除去するためにも使用される。
図７の実施態様では、第１層のパターン化に続いて、予め形成されていない場合は追加の誘電体層をウェーハ上に形成する。選択ゲートとシリコン基板の間にゲート誘電体が形成される。ゲート誘電体は、第３多結晶シリコン層が選択ゲートを形成するべきところに形成される。次いで、第３多結晶シリコン層が形成されて、適切な導電率までドープされる。第３多結晶シリコン層は、図７Ｂに示すように水平方向にパターン化される。
【００３９】
図９Ａと図９Ｂは、本発明のさらに別の実施態様を示す。図９Ａと９Ｂの実施態様では、セルに制御ゲートが使用されておらず、フローティングゲートの下に空乏を形成することによって動作する。
【００４０】
図９Ｂは、本発明の別のプログラミング技術を利用する第１の例示的なセルアレイの平面図を示す。図９Ａは、図９Ｂの断面図である。図に示されるように、セル構造は、基板又はｐウェル領域３４０の上に形成されている多くのトランジスタを含んでいる。
各メモリ素子３０２，３０４は、フローティングゲート（３０２ＦＧ，３０６ＦＧ）と選択ゲート（３０２ＳＧ，３０６ＳＧ）を有するゲート構造を含んでいる。フローティングゲートは、ｐウェルの表面上のフローティングゲート酸化膜３２５ａ〜３２５ｂの上に形成されている。前の実施態様と異なり、制御ゲートは設けられていない。ワード線３０８は、注入されたソース拡散領域３４５に接続されている。ソース拡散領域３４５は、ビア（ｖｉａ）又は他の適切な手段を介して隣接するセル間で共有される。拡散層３２０，３３０は、各セルのためのソース領域又はドレイン領域を有している。従って、例えばメモリセル３０２は、選択ゲート３０２ＳＧと、フローティングゲート３０２ＦＧと、活性領域３２０と、活性領域３４５を含んでいる。メモリセル３０４は、選択ゲート３０６ＳＧと、フローティングゲート３０６ＦＧと、活性領域３３０，３４５を含んでいる。
【００４１】
セル３０２のためにプログラミングは、選択ゲート３０２ＳＧと活性領域３４５によって制御される。同様に、セル３０４のためのプログラム制御は、選択ゲート３０６ＳＧと活性領域３４５によって行われる。この実施態様では、図９Ａのセル３０２に印加される電圧は、フローティングゲート３０２ＦＧの下に空乏領域を生成するように選択される。１つの実施態様では、選択ゲート（３０２ＳＧ）に印加される電圧は約０〜−３（Ｖ）であり、拡散領域３４５（ソース）に印加される電圧は約５〜８（Ｖ）である。
【００４２】
これらの条件によると、空乏領域３３６が、フローティングゲート３０２ＦＧの下に形成される。拡散領域３４５に上記バイアスが与えられると、トランジスタは、ピンチオフされたトランジスタと同様に動作する。空乏領域は、選択ゲート３０２ＳＧと拡散領域３４５の間に臨界電界によって形成される。エレクトロンは、拡散領域３４５に向かって流れ、フローティングゲート３０２ＦＧ内に流入する。
【００４３】
本発明のプログラム技術は、さらに別の実施態様のセルで使用することができる。図１０Ａ〜１０Ｃは、チャージトラッピング誘電体（ｃｈａｒｇｅ ｔｒａｐｐｉｎｇ ｄｉｅｌｅｃｔｒｉｃ）の少なくとも一領域に電荷が蓄積されるセルが利用されている実施態様を示す。チャージトラッピング誘電体は、導電性ゲートと基板の間に配置されている。これらのメモリセルの例は、１ビットのデータが各電荷領域に記憶される２値モード、又は、２ビット以上のデータが各領域に記憶される多値モードで動作することができる。このタイプの記憶装置は、「Ｍｕｌｔｉ−Ｓｔａｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ Ｔｈａｔ Ｅｍｐｌｏｙ Ｄｉｅｌｅｃｔｒｉｃ Ｓｔｏｒａｇｅ Ｅｌｅｍｅｎｔｓ」というタイトルを持つ米国特許出願公開ＵＳ２００３／００８０３７０号明細書に開示されている。この明細書の内容は、本明細書に組み込まれる。
【００４４】
上記の図１〜図９Ｂを参照して述べた本プログラム方法は、図１０Ａ〜図１０Ｃに示されるメモリセルをプログラムするために利用することができる。
【００４５】
図１０Ｂは、２次元配列のセル群の中のいくつかのセル４１２，４２２の平面図を例示する。図１０Ａは、図１０ＢのＡ−Ａ線断面図を示す。細長く平行に伸びているソース及びドレイン拡散領域４１０，４２０，４３０は、半導体基板（またはウェル）４００の表面４０５の下に設けられており、ｙ方向に伸びる長さを有するとともにｘ方向に離れて配置されている。電荷蓄積材料を含んでいる誘電体層４４０は、基板表面上に形成されている。細長く平行に伸びている導電性制御ゲート４００ＣＧ，４１０Ｇ，４２０ＣＧは、基板４００の表面４０５上に形成されており、ｙ方向に伸びる長さを有するとともにｘ方向に離れて配置されている。これらのゲートは、通常のようにドープされたポリシリコン材料によって形成することができ、それぞれが拡散領域４１０，４２０，４３０に隣接して配置されている。アレイのワード線を構成する別の一組の選択ゲート４００ＳＧ，４１０ＳＧ，４２０ＳＧは、ｘ方向に伸びているとともにｙ方向に離れて配置されている。
【００４６】
図１０Ｃは、セル４１２の拡大図である。この構造の電荷蓄積素子は、ソース拡散領域とドレイン拡散領域４１０，４２０の間の誘電体層４４０の領域であり、制御ゲート４１０ＣＧと基板４００の間に挟まれている。これらの記憶素子領域４７１，４７３は、図１０Ｃにおいてクロスハッチングによって示されている。チャージトラッピング材料は、操作可能なメモリセルを形成するために上記の領域にのみ配置されるべきである。しかしながら、本構造の他の好都合な任意の部分（メモリセルアレイ全体を含む）まで広げることができる。
【００４７】
１つの実施態様では、単一の電荷蓄積領域４７１が設けられてもよい。ワード線４００ＳＧは、チャネルの長さのほぼ左半分の上方に存在する。制御ゲート４１０ＣＧは、他方の上方に存在する。電荷蓄積誘電体４４０は、基板４００とこれらのゲートの間に挟まれている。
図１〜図９Ｂに例示されるプログラミングのプログラム電圧をワード線４００ＳＧと拡散領域４２０と制御ゲート４１０ＣＧに印加することによって、電荷蓄積領域４７１を確立することができる。他の実施態様では、個々のメモリセルのチャネル長さは複数部分に分割することができ、それらは拡散領域４１０，４２０の異なる部分に電解結合される。分割されたチャネルの実施態様では、電荷は、層４４０内において空間的に分離された２つの領域４７１，４７３内に蓄積することができる。これらの領域のそれぞれは、個々にプログラムすることができ、他方から独立して読み出すことができる。通常、本発明の方法のプログラミングでは、電荷蓄積領域４７１はゲート４００ＳＧの内縁に隣接して配置され、電荷蓄積領域４７３はゲート４１０ＣＧの内縁に隣接して設置される。
【００４８】
電荷を蓄積する誘電体は、２つの特定の誘電体の１つであり、２組のゲートの間の電位差を保持するために、２５０オングストロームの厚さの酸化膜のように比較的厚く構成される。１つのタイプは、酸化物−窒化物−酸化物の層（「ＯＮＯ」として一般的に知られている）である。エレクトロンは、窒化膜内にトラップされて蓄積される。制御ゲートが形成される導電材料層は、ＯＮＯ膜上に成膜される。第２の構造は、エレクトロンをトラップして蓄積するために、シリコンリッチな二酸化ケイ素によって構成される層４４０を使用する。このような材料は、以下の２つの論文、即ち、（１）ディマリア（ＤｉＭａｒｉａ）らの「Ｅｌｅｃｔｒｉｃａｌｌｙ−ａｌｔｅｒａｂｌｅ ｒｅａｄ−ｏｎｌｙ−ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉ−ｒｉｃｈ ＳｉＯ２ ｉｎｊｅｃｔｏｒｓ ａｎｄ ａ ｆｌｏａｔｉｎｇ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ ｓｔｏｒａｇｅ ｌａｙｅｒ」，Ｊ． Ａｐｐｌ． Ｐｈｙｓ．５２（７），Ｊｕｌｙ、１９８１年、４８２５〜４８４２頁、（２）ホリ（Ｈｏｒｉ）らの「Ａ ＭＯＳＦＥＴ ｗｉｔｈ Ｓｉ−ｉｍｐｌａｎｔｅｄ Ｇａｔｅ−Ｓｉ０２ Ｉｎｓｕｌａｔｏｒ ｆｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ」，ＩＥＤＭ ９２，Ａｐｒｉｌ，１９９２年，４６９〜４７２頁、に記載されている。これらの内容は、本明細書に組み込まれる。
【００４９】
本発明は、各フローティングゲート上にエレクトロンを提供することについて説明したが、同じ技術を使用してホール注入が達成されることに留意するべきである。本発明は、ｐ基板又はｐウェルデバイスについて説明したが、基板は、ｐ型活性領域に対応するｎウェルデバイス又はｎ基板でもよいことに留意するべきである。
【００５０】
本発明に関する上記の詳細な説明は、例証と説明を目的として提示されたものである。開示した詳細な形態に本発明を限定する意図はない。上記の教示に鑑みると、多くの改良と変形を可能とする。上記の実施態様は、本発明の原理とその実際のアプリケーションについて最も良く説明するために選択されたものである。これにより、他の当業者が、考案された特定の用途に適合するように、様々な実施態様において様々な改良を加えることによって、本発明を最適に利用することが可能になる。本発明の技術的範囲は、本明細書に添付された請求の範囲によって定義されることを意図している。
【図面の簡単な説明】
【００５１】
【図１】本発明に関連するメモリ構造をプログラムするための方法を例示するメモリ構造の断面図を簡単に示す。
【図２】本発明の方法を例示するメモリ構造の第２の断面図を簡単に示す。
【図３】装置シミュレーションツールによって生成された装置（例えば図１の装置）の断面図を示す。エレクトロン−ホールの生成が選択ゲートの付近で発生する領域を示す。
【図４】シミュレーションがなされた装置（例えば図１の装置）におけるドレイン電流とドレイン電圧がプロットされたグラフを示す。いくつかの選択ゲート電圧の場合のグラフを示す。
【図５】記憶素子（例えば図２のもの）のドレインにおける電流／電圧曲線を例示するグラフを示す。活性領域に印加される電圧を変化させた場合のグラフを示す。
【図６】プログラミング時間についての一組のバイアス条件に対して選択ゲート電圧を変化させた効果を示すプロットである。
【図７Ａ−７Ｂ】本発明の方法を利用するセルアレイの第１実施態様を例示する。
【図８Ａ−８Ｂ】本発明の方法を利用するセルアレイの第２実施態様を例示する。
【図９Ａ−９Ｂ】本発明の方法を利用するセルアレイの第３実施態様を例示する。
【図１０Ａ−１０Ｃ】本発明の方法を利用するセルアレイの第４実施態様を例示する。
【特許請求の範囲】
【請求項１】
基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接する第２ゲートを少なくとも含む記憶素子をプログラムするための方法であり、
第１ゲートにバイアスを印加することによって、第１ゲートの下であって基板内に反転領域を生成する工程と、
反転領域のジャンクションにエレクトロン−ホールの対を生成するのに十分な臨界電界を第２ゲートの付近に生成する工程を有する方法。
【請求項２】
臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことを特徴とする請求項１の方法。
【請求項３】
第１ポジティブバイアスより小さいバイアスを印加する工程は、ゼロボルト以下のバイアスを印加することを含むことを特徴とする請求項２の方法。
【請求項４】
第１ポジティブバイアスより小さいバイアスを印加する工程は、ゼロから−３ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項２の方法。
【請求項５】
第１ポジティブバイアスを印加する工程は、３ボルトより大きいバイアスを印加することを含むことを特徴とする請求項２の方法。
【請求項６】
反転領域を生成する工程は、第１ゲートに第１ポジティブ電圧より大きい第２ポジティブ電圧を印加することを含むことを特徴とする請求項２の方法。
【請求項７】
第２ポジティブ電圧は、８ボルトより大きいことを特徴とする請求項６の方法。
【請求項８】
基板はｐ型基板であり、活性領域はｎ型不純物領域であることを特徴とする請求項１の方法。
【請求項９】
ｐ型基板は、約１０１６〜１０１８ａｔｍ／ｃｍ３の範囲の不純物濃度を有することを特徴とする請求項８の方法。
【請求項１０】
基板はｎ型基板であり、活性領域はｐ型不純物領域であることを特徴とする請求項１の方法。
【請求項１１】
活性領域は、約１０１７〜１０２０ａｔｍ／ｃｍ３のドーピング濃度を有することを特徴とする請求項１０の方法。
【請求項１２】
第１ゲートは、基板上の第１ゲート絶縁体上に配置されており、
第２ゲートは、基板上の第２ゲート絶縁体上に配置されていることを特徴とする請求項１の方法。
【請求項１３】
第１ゲート絶縁体は、約６０〜１００Åの範囲の厚さを有することを特徴とする請求項１２の方法。
【請求項１４】
第２ゲート絶縁体は、約２０〜２００Åの範囲の厚さを有することを特徴とする請求項１３の方法。
【請求項１５】
記憶素子は、少なくとも部分的に第１ゲート上に配置されるとともに第３絶縁膜によって第１ゲートから分離されている制御ゲートをさらに含むことを特徴とする請求項１の方法。
【請求項１６】
反転領域を生成する工程は、制御ゲートにバイアスを印加することを含むことを特徴とする請求項１５の方法。
【請求項１７】
記憶素子は、電荷蓄積誘電体をさらに含んでおり、
前記方法は、電荷蓄積誘電体の少なくとも一部の下に前記臨界電界を生成することを含むことを特徴とする請求項１の方法。
【請求項１８】
記憶素子をプログラムするための方法であり、
基板上のフローティングゲートと、基板内の活性領域と、フローティングゲートに隣接する選択ゲートを少なくとも含む記憶素子を準備する工程と、
フローティングゲートの下に反転領域を生成するために、フローティングゲートにバイアスを印加する工程と、
フローティングゲートの下であって基板内に活性領域に対する臨界電界を生成するために、活性領域に第１バイアスを印加するとともに選択ゲートに第２バイアスを印加する工程を有する方法。
【請求項１９】
準備する工程は、マルチ状態記憶素子を準備することを含むことを特徴とする請求項１８の方法。
【請求項２０】
準備する工程は、ＥＥＰＲＯＭ記憶素子を準備することを含むことを特徴とする請求項１８の方法。
【請求項２１】
準備する工程は、ＦＬＡＳＨ ＥＥＰＲＯＭ記憶素子を準備することを含むことを特徴とする請求項１８の方法。
【請求項２２】
ＥＥＰＲＯＭ記憶素子は、ＮＡＮＤ素子であることを特徴とする請求項２１の方法。
【請求項２３】
記憶素子は、ＮＯＲ記憶素子であることを特徴とする請求項２１の方法。
【請求項２４】
印加する工程とバイアスを印加する工程は、ディジタル情報の記憶をコンプリートすることを特徴とする請求項１８の方法。
【請求項２５】
印加する工程とバイアスを印加する工程は、アナログ情報の記憶をコンプリートすることを特徴とする請求項１８の方法。
【請求項２６】
フローティングゲートにバイアスを印加する工程は、８ボルトより大きいバイアスを印加することを含むことを特徴とする請求項１８の方法。
【請求項２７】
第２バイアスは、ゼロボルト以下であることを特徴とする請求項１８の方法。
【請求項２８】
第１バイアスは、３ボルトより大きいことを特徴とする請求項１８の方法。
【請求項２９】
記憶素子であり、
実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域と、
基板上のフローティングゲートと、
基板上のフローティングゲートに隣接して配置されている選択ゲートと、
活性領域に印加される「ゼロボルトより大きい第１バイアス」と、
フローティングゲートに印加される「第１バイアスより大きい第２バイアス」と、
選択ゲートに印加される「ゼロ以下の第３バイアス」を備え、
第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されていることを特徴とする記憶素子。
【請求項３０】
第１ポジティブバイアスは、３ボルトより大きいことを特徴とする請求項２９の素子。
【請求項３１】
第２バイアスは、８ボルトより大きいことを特徴とする請求項２９の素子。
【請求項３２】
基板はｐ型基板であり、活性領域はｎ型不純物領域であることを特徴とする請求項２９の素子。
【請求項３３】
ｐ型基板は、約１０１６〜１０１８ａｔｍ／ｃｍ３の範囲の不純物濃度を有することを特徴とする請求項３２の素子。
【請求項３４】
活性領域は、約１０１７〜１０２０ａｔｍ／ｃｍ３のドーピング濃度を有することを特徴とする請求項３３の素子。
【請求項３５】
基板はｎ型基板であり、活性領域はｐ型不純物領域であることを特徴とする請求項２９の素子。
【請求項３６】
フローティングゲートは、基板上のフローティングゲート酸化膜上に配置されており、
選択ゲートは、基板上の選択ゲート酸化膜上に配置されていることを特徴とする請求項２９の素子。
【請求項３７】
フローティングゲート酸化膜は、約６０〜１００Åの範囲の厚さを有することを特徴とする請求項２９の素子。
【請求項３８】
第２ゲート酸化膜は、約２０〜２００Åの範囲の厚さを有することを特徴とする請求項２９の素子。
【請求項３９】
記憶素子は、ＮＡＮＤセルであることを特徴とする請求項２９の素子。
【請求項４０】
記憶素子は、ＮＯＲセルであることを特徴とする請求項２９の素子。
【請求項４１】
フローティングゲートとフローティングゲートに水平方向に隣接して配置されている選択ゲートと活性領域を少なくとも含むとともに、基板に設けられている記憶素子をプログラムする方法であり、
活性領域に第１ポジティブバイアスを印加する工程と、
選択ゲートにゼロ以下の第２バイアスを印加する工程と、
フローティングゲートに第１バイアスより大きい第３バイアスを印加する工程を含む方法。
【請求項４２】
第２バイアスを印加する工程は、０〜−３ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項４１の方法。
【請求項４３】
第１ポジティブバイアスを印加する工程は、約３〜７．５ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項４１の方法。
【請求項４４】
第３バイアスを印加する工程は、８〜１５ボルト以上のバイアスを印加することを含むことを特徴とする請求項４３の方法。
【請求項４５】
基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接する第２ゲートを少なくとも含む記憶素子と、
第１ゲートにバイアスを印加することによって、第１ゲートの下であって基板内に反転領域を生成する手段と、
第２ゲートの付近にエレクトロン−ホールの対を生成するために、臨界電界を生成する手段を備える装置。
【請求項４６】
臨界電界を生成する手段は、活性領域にポジティブバイアスを印加する手段と、第２ゲートにゼロ以下のバイアスを印加する手段を含むことを特徴とする請求項４５の装置。
【請求項４７】
反転領域を生成する手段は、第１ゲートに第１ポジティブバイアスより大きい第２ポジティブバイアスを印加する手段を含むことを特徴とする請求項４５の装置。
【請求項４８】
記憶素子であり、
実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域と、
電荷蓄積誘電体と、
基板上にフローティングゲートに隣接して配置されている選択ゲートと、
活性領域に印加される「ゼロボルトより大きい第１バイアス」と、
フローティングゲートに印加される「第１バイアスより大きい第２バイアス」と、
選択ゲートに印加される「ゼロ以下の第３バイアス」を備え、
第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されていることを特徴とする記憶素子。
【請求項４９】
第１ポジティブバイアスは、３ボルトより大きいことを特徴とする請求項４８の素子。
【請求項５０】
第２バイアスは、８ボルトより大きいことを特徴とする請求項４８の素子。
【請求項５１】
誘電体は、酸化物−窒化物−酸化物の層であることを特徴とする請求項４８の素子。
【請求項５２】
誘電体は、シリコンリッチの二酸化ケイ素の層であることを特徴とする請求項４８の素子。
【請求項５３】
誘電体は、第１電荷トラッピング領域と第２電荷トラッピング領域を含むことを特徴とする請求項４８の素子。
【請求項５４】
誘電体は、約２５０オングストロームの厚さを有することを特徴とする請求項４８の素子。
【請求項５５】
基板上の第１ゲートと、第１活性領域と、第２ゲートと、電荷蓄積領域を少なくとも含む記憶素子をプログラムするための方法であり、
エレクトロン−ホールの対を生成するのに十分な臨界電界を生成するために、第１活性領域と第２ゲートのそれぞれに第１電圧と第２電圧のバイアスを印加する工程と、
電荷蓄積領域にエレクトロンの一部を引き寄せるのに十分な第３電圧のバイアスを第１ゲートに印加する工程を有する方法。
【請求項５６】
電荷蓄積領域は、誘電体であることを特徴とする請求項５５の方法。
【請求項５７】
電荷蓄積領域は、基板上の第１ゲートであることを特徴とする請求項５５の方法。
【請求項５８】
第２ゲートにバイアスを印加する工程は、ゼロボルト以下のバイアスを印加することを含むことを特徴とする請求項５５の方法。
【請求項５９】
第２ゲートにバイアスを印加する工程は、０〜−３ボルトのバイアスを印加することを含むことを特徴とする請求項５８の方法。
【請求項６０】
第１活性領域にバイアスを印加する工程は、５〜８ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項５５の方法。
【請求項１】
基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接する第２ゲートを少なくとも含む記憶素子をプログラムするための方法であり、
第１ゲートにバイアスを印加することによって、第１ゲートの下であって基板内に反転領域を生成する工程と、
反転領域のジャンクションにエレクトロン−ホールの対を生成するのに十分な臨界電界を第２ゲートの付近に生成する工程を有する方法。
【請求項２】
臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことを特徴とする請求項１の方法。
【請求項３】
第１ポジティブバイアスより小さいバイアスを印加する工程は、ゼロボルト以下のバイアスを印加することを含むことを特徴とする請求項２の方法。
【請求項４】
第１ポジティブバイアスより小さいバイアスを印加する工程は、ゼロから−３ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項２の方法。
【請求項５】
第１ポジティブバイアスを印加する工程は、３ボルトより大きいバイアスを印加することを含むことを特徴とする請求項２の方法。
【請求項６】
反転領域を生成する工程は、第１ゲートに第１ポジティブ電圧より大きい第２ポジティブ電圧を印加することを含むことを特徴とする請求項２の方法。
【請求項７】
第２ポジティブ電圧は、８ボルトより大きいことを特徴とする請求項６の方法。
【請求項８】
基板はｐ型基板であり、活性領域はｎ型不純物領域であることを特徴とする請求項１の方法。
【請求項９】
ｐ型基板は、約１０１６〜１０１８ａｔｍ／ｃｍ３の範囲の不純物濃度を有することを特徴とする請求項８の方法。
【請求項１０】
基板はｎ型基板であり、活性領域はｐ型不純物領域であることを特徴とする請求項１の方法。
【請求項１１】
活性領域は、約１０１７〜１０２０ａｔｍ／ｃｍ３のドーピング濃度を有することを特徴とする請求項１０の方法。
【請求項１２】
第１ゲートは、基板上の第１ゲート絶縁体上に配置されており、
第２ゲートは、基板上の第２ゲート絶縁体上に配置されていることを特徴とする請求項１の方法。
【請求項１３】
第１ゲート絶縁体は、約６０〜１００Åの範囲の厚さを有することを特徴とする請求項１２の方法。
【請求項１４】
第２ゲート絶縁体は、約２０〜２００Åの範囲の厚さを有することを特徴とする請求項１３の方法。
【請求項１５】
記憶素子は、少なくとも部分的に第１ゲート上に配置されるとともに第３絶縁膜によって第１ゲートから分離されている制御ゲートをさらに含むことを特徴とする請求項１の方法。
【請求項１６】
反転領域を生成する工程は、制御ゲートにバイアスを印加することを含むことを特徴とする請求項１５の方法。
【請求項１７】
記憶素子は、電荷蓄積誘電体をさらに含んでおり、
前記方法は、電荷蓄積誘電体の少なくとも一部の下に前記臨界電界を生成することを含むことを特徴とする請求項１の方法。
【請求項１８】
記憶素子をプログラムするための方法であり、
基板上のフローティングゲートと、基板内の活性領域と、フローティングゲートに隣接する選択ゲートを少なくとも含む記憶素子を準備する工程と、
フローティングゲートの下に反転領域を生成するために、フローティングゲートにバイアスを印加する工程と、
フローティングゲートの下であって基板内に活性領域に対する臨界電界を生成するために、活性領域に第１バイアスを印加するとともに選択ゲートに第２バイアスを印加する工程を有する方法。
【請求項１９】
準備する工程は、マルチ状態記憶素子を準備することを含むことを特徴とする請求項１８の方法。
【請求項２０】
準備する工程は、ＥＥＰＲＯＭ記憶素子を準備することを含むことを特徴とする請求項１８の方法。
【請求項２１】
準備する工程は、ＦＬＡＳＨ ＥＥＰＲＯＭ記憶素子を準備することを含むことを特徴とする請求項１８の方法。
【請求項２２】
ＥＥＰＲＯＭ記憶素子は、ＮＡＮＤ素子であることを特徴とする請求項２１の方法。
【請求項２３】
記憶素子は、ＮＯＲ記憶素子であることを特徴とする請求項２１の方法。
【請求項２４】
印加する工程とバイアスを印加する工程は、ディジタル情報の記憶をコンプリートすることを特徴とする請求項１８の方法。
【請求項２５】
印加する工程とバイアスを印加する工程は、アナログ情報の記憶をコンプリートすることを特徴とする請求項１８の方法。
【請求項２６】
フローティングゲートにバイアスを印加する工程は、８ボルトより大きいバイアスを印加することを含むことを特徴とする請求項１８の方法。
【請求項２７】
第２バイアスは、ゼロボルト以下であることを特徴とする請求項１８の方法。
【請求項２８】
第１バイアスは、３ボルトより大きいことを特徴とする請求項１８の方法。
【請求項２９】
記憶素子であり、
実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域と、
基板上のフローティングゲートと、
基板上のフローティングゲートに隣接して配置されている選択ゲートと、
活性領域に印加される「ゼロボルトより大きい第１バイアス」と、
フローティングゲートに印加される「第１バイアスより大きい第２バイアス」と、
選択ゲートに印加される「ゼロ以下の第３バイアス」を備え、
第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されていることを特徴とする記憶素子。
【請求項３０】
第１ポジティブバイアスは、３ボルトより大きいことを特徴とする請求項２９の素子。
【請求項３１】
第２バイアスは、８ボルトより大きいことを特徴とする請求項２９の素子。
【請求項３２】
基板はｐ型基板であり、活性領域はｎ型不純物領域であることを特徴とする請求項２９の素子。
【請求項３３】
ｐ型基板は、約１０１６〜１０１８ａｔｍ／ｃｍ３の範囲の不純物濃度を有することを特徴とする請求項３２の素子。
【請求項３４】
活性領域は、約１０１７〜１０２０ａｔｍ／ｃｍ３のドーピング濃度を有することを特徴とする請求項３３の素子。
【請求項３５】
基板はｎ型基板であり、活性領域はｐ型不純物領域であることを特徴とする請求項２９の素子。
【請求項３６】
フローティングゲートは、基板上のフローティングゲート酸化膜上に配置されており、
選択ゲートは、基板上の選択ゲート酸化膜上に配置されていることを特徴とする請求項２９の素子。
【請求項３７】
フローティングゲート酸化膜は、約６０〜１００Åの範囲の厚さを有することを特徴とする請求項２９の素子。
【請求項３８】
第２ゲート酸化膜は、約２０〜２００Åの範囲の厚さを有することを特徴とする請求項２９の素子。
【請求項３９】
記憶素子は、ＮＡＮＤセルであることを特徴とする請求項２９の素子。
【請求項４０】
記憶素子は、ＮＯＲセルであることを特徴とする請求項２９の素子。
【請求項４１】
フローティングゲートとフローティングゲートに水平方向に隣接して配置されている選択ゲートと活性領域を少なくとも含むとともに、基板に設けられている記憶素子をプログラムする方法であり、
活性領域に第１ポジティブバイアスを印加する工程と、
選択ゲートにゼロ以下の第２バイアスを印加する工程と、
フローティングゲートに第１バイアスより大きい第３バイアスを印加する工程を含む方法。
【請求項４２】
第２バイアスを印加する工程は、０〜−３ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項４１の方法。
【請求項４３】
第１ポジティブバイアスを印加する工程は、約３〜７．５ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項４１の方法。
【請求項４４】
第３バイアスを印加する工程は、８〜１５ボルト以上のバイアスを印加することを含むことを特徴とする請求項４３の方法。
【請求項４５】
基板上の第１ゲートと、基板内の活性領域と、第１ゲートに隣接する第２ゲートを少なくとも含む記憶素子と、
第１ゲートにバイアスを印加することによって、第１ゲートの下であって基板内に反転領域を生成する手段と、
第２ゲートの付近にエレクトロン−ホールの対を生成するために、臨界電界を生成する手段を備える装置。
【請求項４６】
臨界電界を生成する手段は、活性領域にポジティブバイアスを印加する手段と、第２ゲートにゼロ以下のバイアスを印加する手段を含むことを特徴とする請求項４５の装置。
【請求項４７】
反転領域を生成する手段は、第１ゲートに第１ポジティブバイアスより大きい第２ポジティブバイアスを印加する手段を含むことを特徴とする請求項４５の装置。
【請求項４８】
記憶素子であり、
実質的に第２不純物タイプを有する基板内に形成されているとともに第１不純物タイプを有する活性領域と、
電荷蓄積誘電体と、
基板上にフローティングゲートに隣接して配置されている選択ゲートと、
活性領域に印加される「ゼロボルトより大きい第１バイアス」と、
フローティングゲートに印加される「第１バイアスより大きい第２バイアス」と、
選択ゲートに印加される「ゼロ以下の第３バイアス」を備え、
第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択されていることを特徴とする記憶素子。
【請求項４９】
第１ポジティブバイアスは、３ボルトより大きいことを特徴とする請求項４８の素子。
【請求項５０】
第２バイアスは、８ボルトより大きいことを特徴とする請求項４８の素子。
【請求項５１】
誘電体は、酸化物−窒化物−酸化物の層であることを特徴とする請求項４８の素子。
【請求項５２】
誘電体は、シリコンリッチの二酸化ケイ素の層であることを特徴とする請求項４８の素子。
【請求項５３】
誘電体は、第１電荷トラッピング領域と第２電荷トラッピング領域を含むことを特徴とする請求項４８の素子。
【請求項５４】
誘電体は、約２５０オングストロームの厚さを有することを特徴とする請求項４８の素子。
【請求項５５】
基板上の第１ゲートと、第１活性領域と、第２ゲートと、電荷蓄積領域を少なくとも含む記憶素子をプログラムするための方法であり、
エレクトロン−ホールの対を生成するのに十分な臨界電界を生成するために、第１活性領域と第２ゲートのそれぞれに第１電圧と第２電圧のバイアスを印加する工程と、
電荷蓄積領域にエレクトロンの一部を引き寄せるのに十分な第３電圧のバイアスを第１ゲートに印加する工程を有する方法。
【請求項５６】
電荷蓄積領域は、誘電体であることを特徴とする請求項５５の方法。
【請求項５７】
電荷蓄積領域は、基板上の第１ゲートであることを特徴とする請求項５５の方法。
【請求項５８】
第２ゲートにバイアスを印加する工程は、ゼロボルト以下のバイアスを印加することを含むことを特徴とする請求項５５の方法。
【請求項５９】
第２ゲートにバイアスを印加する工程は、０〜−３ボルトのバイアスを印加することを含むことを特徴とする請求項５８の方法。
【請求項６０】
第１活性領域にバイアスを印加する工程は、５〜８ボルトの範囲のバイアスを印加することを含むことを特徴とする請求項５５の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【公表番号】特表２００７−５１１０７６（Ｐ２００７−５１１０７６Ａ）
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願番号】特願２００６−５３８５０５（Ｐ２００６−５３８５０５）
【出願日】平成１６年１１月４日（２００４．１１．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３６９２４
【国際公開番号】ＷＯ２００５／０４８２６９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５９２０１２５１３）サンディスク コーポレイション (173)
【氏名又は名称原語表記】ＳａｎＤｉｓｋ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願日】平成１６年１１月４日（２００４．１１．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３６９２４
【国際公開番号】ＷＯ２００５／０４８２６９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５９２０１２５１３）サンディスク コーポレイション (173)
【氏名又は名称原語表記】ＳａｎＤｉｓｋ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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