３つの電気絶縁電極を有するトランジスタ及びトランジスタの形成方法
トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体に関し、特にメモリに使用するトランジスタに関する。
【背景技術】
【０００２】
トランジスタ形状の寸法が非常に小さくなってサブミクロンにまでなっているので、小さくなった寸法によって生じる素子物性への悪影響により、トランジスタ構造を変えざるを得なくなっている。特に、トランジスタのチャネルは極めて小さくなっている。チャネル長が短くなることによって、ゲート電極が制御機構になるのではなく、トランジスタのドレイン電極がチャネル内部の電流伝導を悪い形で制御するようになっている。この問題は多くの文献によって文書化され、かつ一般的に短チャネル効果と呼ばれる。短チャネル効果の問題を緩和するために、他の技術者は、ゲート電極がチャネルの反対側に位置する構成のトランジスタ構造を提案している。このアプローチによって短チャネル効果問題が大きく緩和されるが、このような構造の大量生産を可能にする手段が問題となる、というのは、反対側に位置するゲートを正しい位置に形成することが大量生産において非常に難しいからである。別の構成として、ゲート電極によって取り囲まれる縦方向シリコンチャネルを有するトランジスタ構造が、短チャネル効果を低減するために提案されている。このようなトランジスタは、フィンＦＥＴ（ＦｉｎＦＥＴ）及びダブルゲートトランジスタを含む幾つかの異なる名前で呼ばれる。フィンＦＥＴトランジスタの或る実施形態は１つのゲート電極を有するが、他の実施形態は２つの電気絶縁ゲート電極を使用してトランジスタしきい値電圧の制御を含む性能を向上させる。チャネルの周りの２つのゲート電極を電気的に絶縁するために、化学的機械研磨（ＣＭＰ）又は研磨工程を使用している。これらのトランジスタの小さいフィン構造に起因して、研磨工程ではトランジスタ素子の不均一な研磨又は「ディッシング（ｄｉｓｈｉｎｇ）」を生じ易い。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トランジスタ構造を小さくすると不揮発性メモリアレイ（例えば、リードオンリメモリ及びフラッシュ）及び揮発性メモリアレイ（ＤＲＡＭ及びＳＲＡＭ）の両方をシステムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ：ＳＯＣ）用途に組み込むことも可能になっている。通常、異なるプロセスにより実現する、異なるトランジスタ構造は、不揮発性メモリアレイ及び揮発性メモリアレイの両方を実現する必要がある。例えば、フラッシュメモリトランジスタは、チャネルとコントロールゲートとの間に位置するフローティングゲート構造を用いることにより得られる。これとは異なり、ＤＲＡＭメモリトランジスタはディープトレンチキャパシタを制御するプレーナトランジスタを用いて得られる。プレーナトランジスタには１つの平面チャネルを使用し、この平面チャネルはソース及びドレインを分離し、かつ上に位置するゲートによって制御される。従って、揮発性メモリアレイ及び不揮発性メモリアレイの両方を１つの集積回路に搭載するためには大きなコストが更に生じる、というのは、異なるプロセス及び構造を用いる必要があるからである。更に、必要とされる、異なるトランジスタ構造に起因して、同じ集積回路の複数のトランジスタの動作特性が大きく異なる可能性がある。
【課題を解決するための手段】
【０００４】
一実施形態では、本明細書において、半導体デバイスを形成する方法が提供される。半導体構造が形成され、この場合、半導体構造は上面、第１サイドウォール、及び第１サイドウォールと反対側の第２サイドウォールを含む。第１ゲート構造及び第２ゲート構造が形成され、この場合、第１ゲート構造は第１サイドウォールに隣接して位置し、かつ第２ゲート構造は第２サイドウォールに隣接して位置する。第３ゲート構造は上面の上に位置
し、この場合、第１ゲート構造、第２ゲート構造、及び第３ゲート構造は物理的に互いから分離している。第１ゲート構造及び第２ゲート構造は、ゲート材料層を第３ゲート構造及び基板の両方の上に堆積させ、そしてゲート材料層の内、第３ゲート構造の上に位置する部分を除去して第１ゲート構造及び第２ゲート構造を形成することにより形成される。別の形態では、第１ゲート構造及び第２ゲート構造は、半導体構造の上面の上のゲート材料層を研磨以外の方法でエッチングすることにより形成される。ほぼ平坦な層は、ゲート材料層の上面の高さよりも低い位置で基板を覆うように形成される。ほぼ平坦な層をマスク層として使用して第１ゲート構造及び第２ゲート構造を形成する。別の形態では、第３ゲート構造及び半導体構造は１つのパターニング工程により形成される。半導体構造及び第３ゲート構造を分離する第１誘電体材料は、１つのパターニング工程により、第３ゲート構造上の少なくとも２つの追加層と一緒にパターニングされる。第１ソース／ドレイン領域及び第２ソース／ドレイン領域は、第１ゲート構造及び第２ゲート構造の側面に直交する半導体構造の反対側で半導体構造から延びるようにして形成され、この場合、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成する操作では更に、第１ソース／ドレイン領域及び第２ソース／ドレイン領域に対応する位置の集積回路に不純物をドープする。第１ソース／ドレイン領域及び第２ソース／ドレイン領域は、第１ゲート構造、第２ゲート構造、及び第３ゲート構造をパターニングして第１ソース／ドレイン領域及び第２ソース／ドレイン領域を露出させることにより形成される。第１ゲート構造及び第２ゲート構造は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した後に、ほぼ平坦な層をゲート材料層の上面の高さよりも低い位置で基板を覆うように形成し、そしてほぼ平坦な層をマスク層として使用して第１ゲート構造及び第２ゲート構造を形成することにより形成される。一の形態では、第１誘電体層は半導体構造の第１サイドウォール及び第２サイドウォールを取り囲み、かつ半導体構造を第１ゲート構造及び第２ゲート構造から電気的に絶縁する形で形成される。第２誘電体層は半導体構造の上面の上に、第１誘電体層を形成するために使用する工程とは異なる処理工程により形成される。一の形態では、第１誘電体層は第１誘電体材料を用いて形成され、そして第２誘電体層は第２誘電体材料を用いて形成され、第２誘電体材料は第１誘電体材料とは異なる少なくとも一つの物理特性を有する。別の形態では、少なくとも一つの物理特性は、誘電体層厚さ、誘電体電気伝導率、又は誘電率から選択される一つである。別の実施形態では、電荷蓄積構造が形成され、電荷蓄積構造は上面と第３ゲート構造との間に位置し、電荷蓄積構造はナノクラスターを含む。一の形態では、ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン−ゲルマニウム合金ナノ結晶、金ナノ結晶、銀ナノ結晶、及び白金ナノ結晶の内の少なくとも一つを含む。一の実施形態では、電荷蓄積構造は電荷捕獲誘電体を含み、かつ電荷捕獲誘電体は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコンリッチ酸化物、及びアルミニウム酸化物の内の少なくとも一つを含む。一の形態では、第１電荷蓄積構造は第１サイドウォールに隣接する位置に形成され、第１ゲート構造は、第１電荷蓄積構造の内、第１サイドウォールとは反対側の第１電荷蓄積構造に隣接して位置する。第２電荷蓄積構造は、第２サイドウォールに隣接する位置に形成され、第２ゲート構造は、第２電荷蓄積構造の内、第２サイドウォールとは反対側の第２電荷蓄積構造に隣接して位置する。別の実施形態では、第３電荷蓄積構造が形成され、第３電荷蓄積構造は上面と第３ゲート構造との間に位置する。別の形態では、電気コンタクトが、第１ゲート構造、第２ゲート構造、及び第３ゲート構造の内の２つのゲート構造にのみ形成される。別の形態では、電気コンタクトを、第１ゲート構造、第２ゲート構造、及び第３ゲート構造の内の１つのゲート構造に対してのみ取る。一の形態では、第３ゲート構造は結果的に第１導電型を有する。別の形態では、第１ゲート構造及び第２ゲート構造に不純物をドープしてこれらの構造が結果的に第２導電型を有するようにし、第１導電型は第２導電型とは逆の導電型である。別の形態では、第１ゲート構造、第２ゲート構造、及び第３ゲート構造の各々に不純物をドープしてこれらの構造が異なる導電型を有するようにする。別の実施形態では、第１ゲート構造及び第２ゲート構造には、異なるドーピング条件で斜めイオン注入することにより不純物をドープする。更に別の形態では、半導体
デバイスは、上面、第１サイドウォール、及び第１サイドウォールとは反対側の第２サイドウォールを有する半導体構造を含む。第１ゲート構造は第１サイドウォールに隣接して位置する。第２ゲート構造は第２サイドウォールに隣接して位置する。第３ゲート構造は上面の上に位置する。一の形態では、第１ゲート構造、第２ゲート構造、及び第３ゲート構造は物理的に互いから離れている。ソース領域及びドレイン領域は、第１ゲート構造及び第２ゲート構造の側面に直交する半導体構造の反対側で半導体構造から延びる。第１ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第１サイドウォールに隣接して位置する。第２ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第２サイドウォールに隣接して位置し、そして第３ゲート構造は、ソースとドレインとの間の上面の上に位置する。別の実施形態では、第１誘電体層は半導体構造の第１サイドウォール及び第２サイドウォールを取り囲み、かつ半導体構造を第１ゲート構造及び第２ゲート構造から電気的に絶縁する。第２誘電体層は半導体構造の上面の上に設けられる。一の形態では、第１誘電体層及び第２誘電体層は、少なくとも一つの異なる物理特性を有し、そして少なくとも一つの異なる物理特性は、誘電体層厚さ、誘電体電気伝導率、又は誘電率の内の一つを含む。電荷蓄積構造は上面と第３ゲート構造との間に位置する。一の形態では、電荷蓄積構造はナノクラスターを含み、ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン−ゲルマニウム合金ナノ結晶、金ナノ結晶、銀ナノ結晶、及び白金ナノ結晶の内の少なくとも一つを含む。別の形態では、電荷蓄積構造は電荷捕獲誘電体であり、かつ電荷捕獲誘電体は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコンリッチ酸化物、及びアルミニウム酸化物の内の一つを含む。別の形態では、第１電荷蓄積構造は第１サイドウォールに隣接し、かつ第１ゲート構造は、第１電荷蓄積構造の内、第１サイドウォールとは反対側の第１電荷蓄積構造に隣接する。第２電荷蓄積構造は、第２サイドウォールに隣接して位置し、かつ第２ゲート構造は、第２電荷蓄積構造の内、第２サイドウォールとは反対側の第２電荷蓄積構造に隣接して位置する。一の実施形態では、第１電荷蓄積構造及び第２電荷蓄積構造はナノクラスターを含み、ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン−ゲルマニウム合金ナノ結晶、金ナノ結晶、銀ナノ結晶、及び白金ナノ結晶の内の少なくとも一つを含む。第１電荷蓄積構造及び第２電荷蓄積構造は電荷捕獲誘電体を含み、電荷捕獲誘電体は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコンリッチ酸化物、及びアルミニウム酸化物の内の少なくとも一つを含む。第３電荷蓄積構造は上面と第３ゲート構造との間に位置し、第３電荷蓄積構造は第１電荷蓄積構造及び第２電荷蓄積構造とは異なる少なくとも一つの特性を有する。一の形態では、第３ゲート構造に不純物をドープしてこれらの構造が第１導電型を有するようにし、かつ第１ゲート構造及び第２ゲート構造に不純物をドープしてこれらの構造が第２導電型を有するようにする。別の形態では、第１ゲート構造、第２ゲート構造、及び第３ゲート構造は異なる導電型を有する。
【発明を実施するための最良の形態】
【０００５】
本発明は実施によって例示されるが、添付の図に限定されるものではない。図面において同様の参照記号は同様の構成要素を指す。当業者であれば、これらの図における構成要素は説明を簡単かつ明瞭にするために示されるものであって、必ずしも寸法通りには描かれていないことを理解するであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
図１を参照すると、３つの電気絶縁ゲート構造を備える電界効果トランジスタ１０を製造するための工程の１つにおける半導体ウェハ１２の断面図が示されている。半導体ウェハ１２は基板１５を備え、この基板は、ＳＯＩウェハのような多種多様な半導体材料のいずれか、又はガラス又はサファイア基板のような、機械的強度を有するいずれかの基板を用いて得られる。基板１５の上を絶縁層１３が覆う。絶縁層１３には、いずれかの酸化物又はいずれかの窒化物又はサファイアを用いることができる。絶縁層１３の上にはパターニング済みフィン半導体構造が位置し、この構造はフィンＦＥＴ（フィン電界効果トラン
ジスタ）のチャネル１４を形成し、チャネルはシリコン（ポリシリコン、結晶シリコン、アモルファスシリコン、ＳｉＧｅ，ゲルマニウム、又はこれらの材料のいずれかの組み合わせのいずれか）である。チャネル１４の上には酸化膜１６が位置する。酸化膜１６の上には第３ゲート１８が設けられる（第１及び第２ゲートは以下に示す）。一実施形態では、第３ゲートはポリシリコンである。別の形態では、第３ゲートは、従来の注入プロセスを使用する不純物ドープ材料とすることができる。第３ゲートの上には酸化膜層２０が設けられる。一実施形態では、酸化膜２０は二酸化シリコンである。酸化膜層２０の上には窒化膜層２２が設けられる。一の形態では、窒化膜層２２はシリコン窒化物である。電界効果トランジスタ１０の図示の構造を形成するために、チャネル１４、酸化膜１６、第３ゲート１８、酸化膜層２０、及び窒化膜層２２の各々は上記の材料から成る複数の層を熱成長させることにより形成され、又は複数の層を堆積させることにより形成される。これらの層は従来の方法で、層をエッチングすることによりパターニングして電界効果トランジスタ１０の構造を形成する。チャネル１４、酸化膜１６、第３ゲート１８、及び窒化膜層２２は結果的に露出されたサイドウォールを有する。
【０００７】
図２に示すのは、図１の電界効果トランジスタ１０に対して行われる後続の処理である。従来の犠牲酸化膜除去工程をエッチングの後に実行する。チャネル１４は、図２の断面図において反対側に位置する形で示されるサイドウォールを有する。酸化膜層２６をチャネル１４のサイドウォール（チャネル１４の反対側に位置する図２の第１及び第２サイドウォール）の上に形成し、そして酸化膜層２８を第３ゲート１８のサイドウォールの上に形成する。ここで、酸化膜層２６は実際にはチャネル１４の周りの連続材料層であるので、異なる参照番号を左側及び右側に付けるということをしていないことを理解されたい。酸化膜層２６及び酸化膜層２８は従来の方法によって熱成長させる、又は堆積させることができる。酸化膜層２６はゲート誘電体として機能するように設け、そして酸化膜層２８は、第３ゲート１８が他の表面に接触することがないように第３ゲートを絶縁するように機能するために設ける。ここで、酸化膜層２６及び酸化膜層２８として使用するために他の材料が適することを理解されたい。例えば、酸窒化物又は、例えばハフニウム酸化物のような高誘電率材料、或いはこれらの材料の組み合わせを酸化膜層２６及び酸化膜層２８の各々の材料として使用することができる。
【０００８】
図３に示すのは、図２の電界効果トランジスタ１０に対して行われる後続の処理である。下地の構造に沿って忠実に堆積する（コンフォーマルな）ポリシリコン層３０を現時点の構造の周りに形成する。一実施形態では、ポリシリコン層３０を堆積させる。ポリシリコン層３０への任意選択の注入を実施することができる。任意選択の注入は幾つかの形態の内の一つの形態で行なうことができる。注入は同一の元素の、又はホウ素、リン、又は砒素などから異なる元素（すなわちＮ型及びＰ型）の、複数回の注入とすることができる。注入元素のドーズ量、方向、及びエネルギーを変えて、チャネル１４の左側及び右側に位置する、ポリシリコン層３０内部の領域の導電型を決定することができる。ポリシリコン層３０の不純物タイプが第３ゲート１８の不純物とは異なる場合、これによって、非対称ダブルゲートトランジスタの場合のように、チャネルしきい値電圧の制御が可能になる。他の形態では、ポリシリコン層３０は、シリコンゲルマニウム、窒化チタン、タンタルシリコン窒化物、又はシリサイド、或いはこれらの材料の組み合わせのような他の材料を用いて形成することができる。ポリシリコン層３０の上を反射防止コーティング（ＡＲＣ）層３２が覆う。一実施形態では、ＡＲＣ層３２は窒化膜である。ここで、ＡＲＣ層３２は任意選択の層であることを理解されたい。ＡＲＣ層３２はこの時点の構造に沿ったコンフォーマルな形状であり、デポジションにより形成される。スピン塗布レジスト層３４を電界効果トランジスタ１０上に、窒化膜層２２の上面の高さよりも最初の時点では高くなる高さにまで塗布し、次にエッチバックしてＡＲＣ層３２の一部を露出させる。このエッチングは等方性エッチング又は異方性エッチングのいずれかとすることができる。スピン塗布したレジスト層３４はフィンＦＥＴのフィン領域上のＡＲＣ窒化膜層３２を露出させ
、かつＡＲＣ層３２の他の部分を覆う。スピンオンガラスのような他のスピン塗布材料をスピン塗布レジスト層３４に使用することができる。別の構成として、スピン塗布レジスト層３４を従来のスピン塗布法又は堆積法を使用して所望の高さに形成することができる。
【０００９】
図４に示すのは、図３の電界効果トランジスタ１０に対して行われる後続の処理である。図４では、電界効果トランジスタ１０にエッチングを行ってＡＲＣ層３２の露出部分及びポリシリコン層３０の一部を除去する。エッチングによって第１ゲート４４及び第２ゲート４２が形成される。このエッチングは種々のポイントで停止させることができる。別の形態では、ＣＭＰ研磨工程を使用し、そして研磨によって第１ゲート４４の上面がエッジ５２となる。エッチングを行なうと、第１ゲート４４及び第２ゲート４２の上面は、エッジ５２、又はエッジ５５のような更に低い位置のような種々の位置に位置させることができる。第１ゲート４４及び第２ゲート４２の上面の位置によって、第３ゲート１８と第１ゲート４４及び第２ゲート４２の各々との間にどのくらい大きな容量結合が生じるかが決まる。従って、或る適用形態では、第１ゲート４４及び第２ゲート４２の上面が第３ゲート１８の下側表面よりも低くなるときにエッチングを停止することが一般的により望ましい。他の適用形態では、第３ゲートと第１ゲート及び第２ゲートの各々との間に或る大きさの容量結合が生じることが望ましい。従って、エッチングによって、第１ゲート４４及び第２ゲート４２のサイズを制御する際の柔軟性が大きくなる。スピン塗布レジスト層３４及びＡＲＣ窒化膜層３２を従来のウェットエッチング工程を使用して除去する。更に、ＡＲＣ窒化膜層３２は従来のウェットエッチング工程により除去することができる。更に、適切な材料をスピン塗布レジスト層３４に、そして窒化物をＡＲＣ層３２及び窒化膜層２２に使用してゲートとの電気的コンタクトを行なう場合、これらの層をエッチング除去してしまうのではなく、適切な位置に保持することができる。例えば、スピン塗布レジスト層３４にスピンオン誘電体を用い、かつ第１ゲート、第２ゲート、及び第３ゲートの各々がシリサイド又は金属である場合、スピン塗布レジスト層３４、ＡＲＣ層３２、及び窒化膜層２２はエッチングにより全てを除去する必要はない。
【００１０】
図５に示すのは、図４の電界効果トランジスタ１０の斜視図である。第１ゲート４４、第２ゲート４２、第３ゲート１８、窒化膜層２２、及び酸化膜層２０をリソグラフィによりパターニングし、そして従来のフォトリソグラフィを使用してエッチングする。このパターニングによって、第１ゲート４４、第２ゲート４２、及び第３ゲート１８の各々のゲート長を図５に示すように画定する。フォトレジストをマスクとして使用して、ポリシリコン層３０、窒化膜層２２、酸化膜層２０、及び第３ゲート１８の各部分を除去する。酸化膜層２６及びゲート酸化膜１６は、リソグラフィによるこのパターニングを行なうためのエッチングの間、エッチング停止層として機能する。この処理によって、ソース領域７０及びドレイン領域７２がイオン注入のような従来の不純物ドープ工程により形成される領域が露出する。更に別の処理を実施することができる。例えば、サイドウォールスペーサ（図示せず）は、第１ゲート４４、第２ゲート４２、及び第３ゲート１８の各々に隣接して形成することができる。また、露出シリコン半導体表面のシリサイド化を行ってシリコン表面の抵抗率を下げることができる。シリサイド化を行なう場合、このシリサイド化によってシリサイド層が第１ゲート４４、第２ゲート４２、第３ゲート１８、ソース領域７０、及びドレイン領域７２の露出部分の上面に形成される。ここで、本明細書に記載するプロセス工程の順番は変えることができることに留意されたい。例えば、第１ゲート４４及び第２ゲート４２を形成するためのエッチング（又は別の研磨）は、スペーサ（図示せず）の形成、又は上に記載したシリサイド化の後に行なうことができる。
【００１１】
図６に示すのは、電界効果トランジスタ１０を更に処理して得られる構造であり、層間誘電体（ＩＬＤ）６６が、酸化膜、窒化膜、低誘電率誘電体、又はこれらの材料の組み合わせを堆積させることにより形成される。ＩＬＤ６６内部の複数のコンタクト孔がリソグ
ラフィによって画定され、そしてエッチングされる。これらのコンタクト孔は、第１ゲート４４、第２ゲート４２、及び第３ゲート１８の全ての３つのゲートに設ける、又はこれらの３つのゲートの内の選択されるゲートにのみ設けることができる。これらのコンタクト孔が形成されると、金属コンタクト６４は第１ゲート４４との接続を、上に記載したシリサイド工程により形成されるシリサイド領域６３で行なう。同様に、金属コンタクト５８は第２ゲート４２との接続をシリサイド領域６５で、そして金属コンタクト６２は第３ゲート１８との接続をシリサイド領域６１で行なう。タングステン又は窒化チタン、又は他の材料のようないずれかの金属を金属コンタクト５８，６２，及び６４に使用することができる。金属コンタクト６４は第１バイアス電圧ＶＢＩＡＳ １に接続される。金属コンタクト５８は第２バイアス電圧ＶＢＩＡＳ ２に接続される。金属コンタクト６２は第３バイアス電圧ＶＢＩＡＳ ３に接続される。これらの３つのバイアス電圧は同じ電圧とする、又は異なる電圧とする、或いはこれらのバイアス電圧の内の２つのバイアス電圧のみを同じとすることができる。
【００１２】
トランジスタは、３つの電気的に絶縁されるゲート電極、すなわち第１ゲート４４、第２ゲート４２、及び第３ゲート１８を有するように形成されている。これらの３つ全てのゲートによってチャネル１４を個々に制御することができる。金属コンタクト５８，６２，及び６４の各々を異なる電位で別々にバイアスしてしきい値電圧、「オン」電流、及び「オフ」電流のような特性を制御することができる。更に、これらの３つの電気的に絶縁されるゲートの各々の不純物濃度は、第１ゲート４４、第２ゲート４２、及び第３ゲート１８への注入を行なうために選択されるドープ濃度によって変えることができる。ドープ濃度の違い及びドーピングタイプによって電界効果トランジスタ１０のしきい値電圧特性が決まる。
【００１３】
図７に示すのは、別の形態の複数の電界効果トランジスタであり、これらのトランジスタはメモリストレージ機能を更に追加した構成の複数の電気的に絶縁されるゲートを有する。特に、不揮発性領域１０４及び揮発性領域１０６をウェハ１０１上に設け、かつそれぞれトランジスタ１０５及びトランジスタ１０３によって表わされる。フォトリソグラフィ及びエッチングを使用してトランジスタ１０５及び１０３の幅を画定する。ここで、不揮発性領域１０４のトランジスタの幅は揮発性領域１０６のトランジスタの幅よりも大きいことに注目されたい。また、トランジスタ１０５及び１０３を形成するトランジスタ積層構造の高さは、これらのトランジスタ積層構造が同じ層により形成されるので同じであることに注目されたい。図示の形態では、不揮発性領域１０４及び揮発性領域１０６は、２つの領域の間の破断部分で示すように、ウェハ１０１の異なる領域に位置する。基板１０７には被覆絶縁層１０９を設ける。チャネル１１３が絶縁層１０９の上に設けられる。電荷蓄積構造は、チャネル１１３上の誘電体層１１５、誘電体層１１５上の電荷蓄積層１１８、及びコントロールゲート誘電体１１９により形成される。一の形態では、誘電体層１１５及びコントロールゲート誘電体１１９の各々は、熱成長により形成される酸化膜である。別の形態では、誘電体層１１５は酸窒化膜層又はＣＶＤ成長酸化膜である。電荷蓄積層１１８はナノクラスター層を使用することにより形成される。一の形態では、ナノクラスターとしてシリコンナノ結晶を用いる。別の形態では、ナノクラスターとして電荷捕獲窒化物材料層を用いる。更に別の形態では、ナノクラスターはこれらの材料の組み合わせを使用して形成される。他の電荷蓄積材料を使用することができる。電荷蓄積構造の上には第３ゲート１２３が位置し、このゲートはコントロールゲート誘電体１１９を覆う。コントロールゲート誘電体１１９の上にはパッド酸化膜層１２７及び窒化膜層１３１が位置する。
【００１４】
不揮発性領域１０６では、チャネル１１１が絶縁層１０９上に設けられる。電荷蓄積構造は、チャネル１１１上の誘電体層１１７、誘電体層１１７上の電荷蓄積層１２０、及びコントロールゲート誘電体１２１により形成される。一の形態では、誘電体層１１７及び
コントロールゲート誘電体１２１の各々は、熱成長により形成される酸化膜である。別の形態では、誘電体層１１７は酸窒化膜層又はＣＶＤ成長酸化膜である。電荷蓄積層１２０はナノクラスター層を使用することにより形成される。一の形態では、ナノクラスターとしてシリコンナノ結晶を用いる。別の形態では、ナノクラスターとして電荷捕獲窒化物材料層を用いる。更に別の形態では、ナノクラスターはこれらの材料の組み合わせを使用して形成される。他の電荷蓄積材料を使用することができる。電荷蓄積構造の上には第３ゲート１２５が位置し、このゲートはコントロールゲート誘電体１２１を覆う。コントロールゲート誘電体１２１の上にはパッド酸化膜層１２９、及び一の形態では窒化膜である誘電体層１３３が位置する。
【００１５】
図８に示すのは、図７の電界効果トランジスタを更に処理したときの構造である。誘電体層１３５及び１３９はチャネル１１３及び第３ゲート１２３のサイドウォールの上にそれぞれ形成される。同様に、誘電体層１３７及び誘電体層１４１はチャネル１１１及び第３ゲート１２５のサイドウォールの上にそれぞれ形成される。ナノクラスター層１４３は、全ての露出表面の上に、従来のＣＶＤ法を使用して形成される。上に記載したように、ナノクラスター１４３は多種多様な異なる電荷蓄積材料の内のいずれかの材料とすることができる。ナノクラスター１４３の上は誘電体層１４５が覆う。誘電体層１４５は堆積又は成長のいずれかにより形成することができ、一の形態では、窒化膜層、酸化膜層、又は酸窒化膜層の内の一つである。
【００１６】
図９に示すのは、図７の電界効果トランジスタを更に処理したときの構造である。任意選択の異方性エッチングを使用してナノクラスター領域１４３を構造の露出水平面から全て、そしてトランジスタ積層構造のエッジに隣接する縦方向に一部エッチング除去する。図９は、ナノクラスター１４３をトランジスタ積層構造のサイドウォールに沿って第３ゲート１２３及び１２５の下方のポイントまでエッチングする様子を示しているが、サイドウォールからエッチングするナノクラスターの量は窒化膜層１３１のサイドウォールに沿ったいずれかのポイントから下方にチャネル１１３のサイドウォールに沿ったいずれかのポイントまで変化し得る。このエッチングによって、別々の誘電体層１４５及び誘電体層１４６がトランジスタ１０５及び１０３に関してそれぞれ形成される。同様に、別々のナノクラスター１４３及び１４４がトランジスタ１０５及び１０３に関してそれぞれ形成される。これ以降、ナノクラスター１４３のエッチングは行なわず、図９の処理は行なわない。
【００１７】
図１０に示すのは、図７のトランジスタを更に処理したときの構造である。ゲート層１４７を、層がトランジスタ１０５及び１０３の形状に忠実に沿って形成されるようにこれらのトランジスタの上に堆積させる。ゲート層１４７はポリシリコン、シリコンゲルマニウム、金属、又はこれらの材料の組み合わせとすることができる。ゲート層１４７の上は窒化膜層１４９が覆う。他の誘電体を窒化膜の代わりに使用することができる。窒化膜層１４９はＡＲＣ層として機能する。この段階で、フォトリソグラフィを使用して所定のゲート材料領域をウェハ１０１上に画定することができ、これらの領域には第１ゲート、第２ゲート、及び第３ゲートが連続して位置することになる。この段階では、窒化膜層１４９を保護するゲートパターニングが行われていない領域において、窒化膜層１４９、ゲート層１４７、窒化膜層１３１、酸化膜層１２７、第３ゲート１２３、及び電荷蓄積構造（コントロールゲート誘電体１１９、電荷蓄積層１１８、及び誘電体層１１５）を除去することができる。スピン塗布レジスト層１５１を電界効果トランジスタ１０５及び１０３の上に、最初は窒化膜層１４９の上面の高さよりも高い高さになるまで塗布し、次にエッチバックして窒化膜層１４９の一部を露出させる。エッチングは等方性エッチング又は異方性エッチングのいずれかとすることができる。スピン塗布レジスト層１５１によって、フィンＦＥＴのフィン領域上の窒化膜層１４９が露出し、かつ窒化膜層１４９の他の部分が覆われる。スピンオンガラスのような他のスピン塗布材料をスピン塗布レジスト層１５１
に使用することができる。
【００１８】
図１１には、電界効果トランジスタ１０５及び１０３をエッチングして窒化膜層１４９の露出部分及びゲート層１４７の一部を除去する。エッチングによってトランジスタ１０５の第１ゲート層１５３及び第２ゲート層１５５が形成され、更にトランジスタ１０３の第１ゲート層１５７及び第２ゲート層１５９が形成される。ここでも同じく、このエッチング工程は図１１に示す特定ポイントを除く種々のポイントで停止することができる。スピン塗布レジスト層１５１及び窒化膜層１４９の残った部分は従来の方法により除去する。しかしながら、スピン塗布レジスト層１５１、窒化膜層１４９、及び窒化膜層１３１は、スピンオンガラスのような適切な材料をスピン塗布レジスト層１５１に使用する場合に、しかるべき位置に残すことができることに注目されたい。別の形態では、窒化膜層１３１は、窒化膜層１４９を除去する同じ工程で除去することができる。不揮発性領域１０４のトランジスタ１０５は揮発性領域１０６のトランジスタ１０３と同じ縦方向寸法を有するので、トランジスタ１０５及びトランジスタ１０３の形状は、前に述べたゲート幅が異なることを除いて同じである。
【００１９】
図１２に示すのは、図１１に示す状態のトランジスタ１０３及びトランジスタ１０５の各々の上面図である。ゲートコンタクト領域１７３がトランジスタ１０５の窒化膜層１３１の上に設けられる。ゲートコンタクト領域１７５及びゲートコンタクト領域１７７がトランジスタ１０３の第１ゲート１５７及び第２ゲート１５９の上にそれぞれ設けられる。ソースコンタクト領域１７９がトランジスタ１０５のソース拡散領域の上に設けられ、そしてドレインコンタクト領域１８１がトランジスタ１０５のドレイン拡散領域の上に設けられる。同様に、ソースコンタクト領域１８５がトランジスタ１０３のソース拡散領域の上に位置し、そしてドレインコンタクト領域１８３がトランジスタ１０３のドレイン拡散領域の上に位置する。上面図から分かるように、揮発性領域１０６のトランジスタ１０３のチャネルの幅は通常、不揮発性領域１０４のトランジスタ１０５のチャネルの幅よりも狭いが、必ずしも狭い必要はない。不揮発性の蓄積トランジスタを形成するトランジスタ１０５の幅は、第３ゲート１２３と電気コンタクトするために必要な面積の大きさによって主として決まる。トランジスタ１０５の幅も、トランジスタ１０５を不揮発性にするために電荷蓄積層１１８内部に必要な電荷蓄積面積の大きさによって変わる。別の表現をすると、トランジスタ１０５の幅は、第３ゲート１２３へのバイアス電圧の供給を止めたときに電荷蓄積層１１８にその電荷を維持させるために十分に大きくする必要がある。それとは異なり、トランジスタ１０３は狭い幅を有することができる、というのは、蓄積特性は、電荷蓄積層１２０の幅ではなく、チャネル１１１のサイドウォールの電荷蓄積素子１４４によって決まるからである。更に、トランジスタ１０３との電気コンタクトは上部第３ゲート１２５において行なう必要はない。従って、トランジスタ１０３の高さ、及び誘電体層１３７及び誘電体層１４６の電気特性によってトランジスタ１０３の記憶保持特性を制御し、トランジスタ１０５の幅、及びコントロールゲート誘電体１１９及び誘電体層１１５の電気特性によってトランジスタ１０５の記憶保持特性を制御する。第１ゲート１５３、第２ゲート１５５、及び第３ゲート１２３の各々との追加コンタクト（図示せず）を任意選択の形で設けることができる。このようなコンタクトを使用してチャネル１１３及び１１４、及び電荷蓄積層１４３のナノクラスター層、及び電荷蓄積層１４４又は電荷蓄積層１１８及び電荷蓄積層１２０のナノクラスター層に対する追加のバイアスを行なうことができる。
【００２０】
図１３に示すのは、シリサイドコンタクトビアがトランジスタの所定のゲートに形成されているトランジスタ１０５及び１０３の断面図である。１つのゲートコンタクトを不揮発性領域１０４の各トランジスタに対して行なう。不揮発性領域１０４の各トランジスタとのコンタクトを行なうためのゲートはチャネル上に位置する被覆ゲート又は上部ゲートである。２つのゲートコンタクトを揮発性領域１０６の各トランジスタに対して行なう。
揮発性領域１０６の各トランジスタとのコンタクトを行なうための複数のゲートはトランジスタのサイドウォールに隣接する。コンタクトがコンタクト１７３，１７５，及び１７７によって行われる場合、下層シリサイド領域１６５，１６７，及び１７１をそれぞれ形成する。不揮発性領域１０４の各トランジスタを１つの電圧をチャネル上のゲートに印加してプログラム（すなわち書き込み）バイアスし、そしてナノクラスター層１４３の電荷を維持するためにチャネル幅を十分に広くすることにより、トランジスタ１０５が不揮発性の電荷蓄積素子として機能する。同様に、トランジスタ１０３を、トランジスタ１１１のサイドウォールに隣接するゲートの両方でバイアスすると、トランジスタ１０３のナノクラスター層１４４が充電され、そして電源を第１ゲート１５７又は第２ゲート１５９のいずれかでリフレッシュする、又は維持しながら充電状態を維持する。
【００２１】
図１４に示すのは、２つの異なるタイプのメモリを有する集積回路１８０であり、これらのメモリは同じ処理を使用して形成されて、不揮発性領域１０４のトランジスタ１０５、３ゲートトランジスタを備える回路を有する領域１０５における、図１〜６に具体化されるトランジスタ１０のようなトランジスタ、及び揮発性領域１０６のトランジスタ１０３のようなトランジスタを実現する。ＤＲＡＭのようなダイナミックメモリを揮発性領域１０６の蓄積素子タイプとして指定することができる、フラッシュメモリアレイのような他のタイプの揮発性メモリアレイを用いることができる。ロジック回路、アナログ回路、及びデジタル回路を含むいずれかのタイプの回路を領域１０５に３ゲートトランジスタを使用して実現することができる。種々の回路モジュール（図示せず）の内の他のいずれかの回路モジュールを、ここに記載する一つのタイプの、又は全ての３つのタイプ（ＮＶＭ３ゲートトランジスタ構造、揮発性メモリ３ゲートトランジスタ構造、及び不揮発性メモリ３ゲートトランジスタ構造）を使用する集積回路１８０の内部に設けることができる。ここで、図１４に指定する３つの回路カテゴリーの内の一つ、又は２つのみを使用する集積回路を実現することができることは明らかである。
【００２２】
次に、３つの独立ゲートを有するトランジスタ構造を提供してきたことを理解されたい。一の形態では、このトランジスタは世界共通のメモリアーキテクチャを実現するように構成することができ、このメモリアーキテクチャでは、不揮発性メモリセル及び揮発性メモリセルを同じ集積回路に同じ半導体プロセスを使用して設けることができる。ここに記載するトランジスタ構造が汎用性を有することによって、フラッシュ又はＤＲＡＭのようなメモリをＲＯＭ又はＳＲＡＭと一緒に同じチップの上に製造するためのコストを大きく下げることができる。従来から、異なる処理工程を使用して形成される、異なるメモリモジュールは集積回路の上で実現する必要がある。３つの独立したゲートを有することにより、トランジスタはチャネルに電気的影響を与えて変調を生じさせる３つの異なるソースを実現するように機能する。チャネル電流制御を厳しくすると、トランジスタのしきい値電圧を更に正確に制御することができる（すなわち、しきい値電圧を、複数のゲートを組み合わせる形で、これらのゲートに対するバイアスを変えることにより動的に大きくする、又は小さくすることができる）。トランジスタのしきい値電圧はまた、チャネルを３つのゲートと結合させるために使用されるゲート誘電体のサイズ及びタイプによって変わる形で、かつゲートのサイズ及び不純物、及びゲートの材料組成によって変わる形で設定することができる。第３ゲートには従来のイオン注入又はｉｎ−ｓｉｔｕドープにより不純物をドープすることができる。第１及び第２ゲートには、同じ元素又は異なる元素を斜めからイオン注入することができる。第１及び第２ゲートにｉｎ−ｓｉｔｕドープして同じ導電型の領域を形成することもできる。
【００２３】
一タイプの記憶保持材料を電荷蓄積層１１８に使用し、かつ異なるタイプの記憶保持材料を電荷蓄積層１４３を使用することにより、異なる読み出し及び書き込み記憶機構を構築することができる。詳細には、トランジスタ１０５に対して、被覆第３ゲートを使用することによるホットキャリア注入（ＨＣＩ）によりプログラムを行ない（すなわち書き込
み）、そしてトンネリング、又はソースとドレインとの間のキャリア伝導によるホットホールキャリアによって消去を行なうことができる。トランジスタ１０３に対して、トンネリングを使用することにより、又は第１ゲート１５７及び第２ゲート１５９を使用するチャネルホットキャリア注入で行なう書き込み（ｗａｒｍ ｃｈａｎｎｅｌ ｐｒｏｇｒａｍｍｉｎｇ）により書き込みを行なうことができる。トランジスタ１０３に対して、３つのゲートの内のいずれかからのトンネル電流を使用することにより、又はソースドレインを適切にバイアスすることにより消去を行なうことができる。
【００２４】
これまでの明細書では、本発明を特定の実施形態について説明してきた。しかしながらこの技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、上に記載したエッチング工程及び除去工程の後に、窒化膜層２２の下方に位置するチャネル１４及び第３ゲート１８にサイドウォールエッジにおいて凹部を形成することができる。電荷蓄積層１４３を図８において形成した後、ウェハ１０１の一部をマスクすることができ、かつ電荷蓄積層１４３及び誘電体層１４５を、ウェハ１０１の内、マスクされていない領域から除去することができる。これらの領域は、電荷蓄積位置を周辺（側部及び上部）に持たないトランジスタとして使用することができる。更に、トランジスタ１０３の第３ゲート積層構造のエッチングを行って電荷蓄積層１４３、誘電体層１４５、誘電体層１３３、酸化膜層１２９、第３ゲート１２５、誘電体層１４１、コントロールゲート誘電体１２１、及び電荷蓄積層１２０を除去することができる。結果として得られる構造は、複数の側面を有するチャネルを有するトランジスタである。また、３つのゲート領域は、幾つかのゲート領域がポリシリコンであり、かつ他のゲート領域が金属であるといった異なる材料特性を有することができる。
【００２５】
従って、本明細書及び図は、本発明を制限するのではなく、例示としてのみ捉えられるべきであり、かつこのような変形の全ては本発明の技術範囲に含まれるべきものである。効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、又は問題解決法をもたらし、又はさらに顕著にし得る全ての要素（群）が、いずれかの請求項又は全ての請求項の必須の、必要な、又は基本的な特徴又は要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、又は他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、又は装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、又はそのようなプロセス、方法、製品、又は装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の形態による電界効果トランジスタを断面図。
【図２】本発明の第１の形態による電界効果トランジスタを断面図。
【図３】本発明の第１の形態による電界効果トランジスタを断面図。
【図４】本発明の第１の形態による電界効果トランジスタを断面図。
【図５】図４の電界効果トランジスタを斜視図。
【図６】電気コンタクトを有する図４の電界効果トランジスタを断面図。
【図７】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図８】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図９】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図１０】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図１１】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図１２】図１１の揮発性メモリトランジスタ及び不揮発性メモリトランジスタを上面図。
【図１３】電気コンタクトを有する図１１の揮発性メモリトランジスタ及び不揮発性メモリトランジスタを断面図。
【図１４】図１１の揮発性メモリトランジスタ及び不揮発性メモリトランジスタを使用することによって異なるタイプのメモリアレイを実現する集積回路の平面図。
【技術分野】
【０００１】
本発明は半導体に関し、特にメモリに使用するトランジスタに関する。
【背景技術】
【０００２】
トランジスタ形状の寸法が非常に小さくなってサブミクロンにまでなっているので、小さくなった寸法によって生じる素子物性への悪影響により、トランジスタ構造を変えざるを得なくなっている。特に、トランジスタのチャネルは極めて小さくなっている。チャネル長が短くなることによって、ゲート電極が制御機構になるのではなく、トランジスタのドレイン電極がチャネル内部の電流伝導を悪い形で制御するようになっている。この問題は多くの文献によって文書化され、かつ一般的に短チャネル効果と呼ばれる。短チャネル効果の問題を緩和するために、他の技術者は、ゲート電極がチャネルの反対側に位置する構成のトランジスタ構造を提案している。このアプローチによって短チャネル効果問題が大きく緩和されるが、このような構造の大量生産を可能にする手段が問題となる、というのは、反対側に位置するゲートを正しい位置に形成することが大量生産において非常に難しいからである。別の構成として、ゲート電極によって取り囲まれる縦方向シリコンチャネルを有するトランジスタ構造が、短チャネル効果を低減するために提案されている。このようなトランジスタは、フィンＦＥＴ（ＦｉｎＦＥＴ）及びダブルゲートトランジスタを含む幾つかの異なる名前で呼ばれる。フィンＦＥＴトランジスタの或る実施形態は１つのゲート電極を有するが、他の実施形態は２つの電気絶縁ゲート電極を使用してトランジスタしきい値電圧の制御を含む性能を向上させる。チャネルの周りの２つのゲート電極を電気的に絶縁するために、化学的機械研磨（ＣＭＰ）又は研磨工程を使用している。これらのトランジスタの小さいフィン構造に起因して、研磨工程ではトランジスタ素子の不均一な研磨又は「ディッシング（ｄｉｓｈｉｎｇ）」を生じ易い。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トランジスタ構造を小さくすると不揮発性メモリアレイ（例えば、リードオンリメモリ及びフラッシュ）及び揮発性メモリアレイ（ＤＲＡＭ及びＳＲＡＭ）の両方をシステムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ：ＳＯＣ）用途に組み込むことも可能になっている。通常、異なるプロセスにより実現する、異なるトランジスタ構造は、不揮発性メモリアレイ及び揮発性メモリアレイの両方を実現する必要がある。例えば、フラッシュメモリトランジスタは、チャネルとコントロールゲートとの間に位置するフローティングゲート構造を用いることにより得られる。これとは異なり、ＤＲＡＭメモリトランジスタはディープトレンチキャパシタを制御するプレーナトランジスタを用いて得られる。プレーナトランジスタには１つの平面チャネルを使用し、この平面チャネルはソース及びドレインを分離し、かつ上に位置するゲートによって制御される。従って、揮発性メモリアレイ及び不揮発性メモリアレイの両方を１つの集積回路に搭載するためには大きなコストが更に生じる、というのは、異なるプロセス及び構造を用いる必要があるからである。更に、必要とされる、異なるトランジスタ構造に起因して、同じ集積回路の複数のトランジスタの動作特性が大きく異なる可能性がある。
【課題を解決するための手段】
【０００４】
一実施形態では、本明細書において、半導体デバイスを形成する方法が提供される。半導体構造が形成され、この場合、半導体構造は上面、第１サイドウォール、及び第１サイドウォールと反対側の第２サイドウォールを含む。第１ゲート構造及び第２ゲート構造が形成され、この場合、第１ゲート構造は第１サイドウォールに隣接して位置し、かつ第２ゲート構造は第２サイドウォールに隣接して位置する。第３ゲート構造は上面の上に位置
し、この場合、第１ゲート構造、第２ゲート構造、及び第３ゲート構造は物理的に互いから分離している。第１ゲート構造及び第２ゲート構造は、ゲート材料層を第３ゲート構造及び基板の両方の上に堆積させ、そしてゲート材料層の内、第３ゲート構造の上に位置する部分を除去して第１ゲート構造及び第２ゲート構造を形成することにより形成される。別の形態では、第１ゲート構造及び第２ゲート構造は、半導体構造の上面の上のゲート材料層を研磨以外の方法でエッチングすることにより形成される。ほぼ平坦な層は、ゲート材料層の上面の高さよりも低い位置で基板を覆うように形成される。ほぼ平坦な層をマスク層として使用して第１ゲート構造及び第２ゲート構造を形成する。別の形態では、第３ゲート構造及び半導体構造は１つのパターニング工程により形成される。半導体構造及び第３ゲート構造を分離する第１誘電体材料は、１つのパターニング工程により、第３ゲート構造上の少なくとも２つの追加層と一緒にパターニングされる。第１ソース／ドレイン領域及び第２ソース／ドレイン領域は、第１ゲート構造及び第２ゲート構造の側面に直交する半導体構造の反対側で半導体構造から延びるようにして形成され、この場合、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成する操作では更に、第１ソース／ドレイン領域及び第２ソース／ドレイン領域に対応する位置の集積回路に不純物をドープする。第１ソース／ドレイン領域及び第２ソース／ドレイン領域は、第１ゲート構造、第２ゲート構造、及び第３ゲート構造をパターニングして第１ソース／ドレイン領域及び第２ソース／ドレイン領域を露出させることにより形成される。第１ゲート構造及び第２ゲート構造は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した後に、ほぼ平坦な層をゲート材料層の上面の高さよりも低い位置で基板を覆うように形成し、そしてほぼ平坦な層をマスク層として使用して第１ゲート構造及び第２ゲート構造を形成することにより形成される。一の形態では、第１誘電体層は半導体構造の第１サイドウォール及び第２サイドウォールを取り囲み、かつ半導体構造を第１ゲート構造及び第２ゲート構造から電気的に絶縁する形で形成される。第２誘電体層は半導体構造の上面の上に、第１誘電体層を形成するために使用する工程とは異なる処理工程により形成される。一の形態では、第１誘電体層は第１誘電体材料を用いて形成され、そして第２誘電体層は第２誘電体材料を用いて形成され、第２誘電体材料は第１誘電体材料とは異なる少なくとも一つの物理特性を有する。別の形態では、少なくとも一つの物理特性は、誘電体層厚さ、誘電体電気伝導率、又は誘電率から選択される一つである。別の実施形態では、電荷蓄積構造が形成され、電荷蓄積構造は上面と第３ゲート構造との間に位置し、電荷蓄積構造はナノクラスターを含む。一の形態では、ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン−ゲルマニウム合金ナノ結晶、金ナノ結晶、銀ナノ結晶、及び白金ナノ結晶の内の少なくとも一つを含む。一の実施形態では、電荷蓄積構造は電荷捕獲誘電体を含み、かつ電荷捕獲誘電体は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコンリッチ酸化物、及びアルミニウム酸化物の内の少なくとも一つを含む。一の形態では、第１電荷蓄積構造は第１サイドウォールに隣接する位置に形成され、第１ゲート構造は、第１電荷蓄積構造の内、第１サイドウォールとは反対側の第１電荷蓄積構造に隣接して位置する。第２電荷蓄積構造は、第２サイドウォールに隣接する位置に形成され、第２ゲート構造は、第２電荷蓄積構造の内、第２サイドウォールとは反対側の第２電荷蓄積構造に隣接して位置する。別の実施形態では、第３電荷蓄積構造が形成され、第３電荷蓄積構造は上面と第３ゲート構造との間に位置する。別の形態では、電気コンタクトが、第１ゲート構造、第２ゲート構造、及び第３ゲート構造の内の２つのゲート構造にのみ形成される。別の形態では、電気コンタクトを、第１ゲート構造、第２ゲート構造、及び第３ゲート構造の内の１つのゲート構造に対してのみ取る。一の形態では、第３ゲート構造は結果的に第１導電型を有する。別の形態では、第１ゲート構造及び第２ゲート構造に不純物をドープしてこれらの構造が結果的に第２導電型を有するようにし、第１導電型は第２導電型とは逆の導電型である。別の形態では、第１ゲート構造、第２ゲート構造、及び第３ゲート構造の各々に不純物をドープしてこれらの構造が異なる導電型を有するようにする。別の実施形態では、第１ゲート構造及び第２ゲート構造には、異なるドーピング条件で斜めイオン注入することにより不純物をドープする。更に別の形態では、半導体
デバイスは、上面、第１サイドウォール、及び第１サイドウォールとは反対側の第２サイドウォールを有する半導体構造を含む。第１ゲート構造は第１サイドウォールに隣接して位置する。第２ゲート構造は第２サイドウォールに隣接して位置する。第３ゲート構造は上面の上に位置する。一の形態では、第１ゲート構造、第２ゲート構造、及び第３ゲート構造は物理的に互いから離れている。ソース領域及びドレイン領域は、第１ゲート構造及び第２ゲート構造の側面に直交する半導体構造の反対側で半導体構造から延びる。第１ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第１サイドウォールに隣接して位置する。第２ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第２サイドウォールに隣接して位置し、そして第３ゲート構造は、ソースとドレインとの間の上面の上に位置する。別の実施形態では、第１誘電体層は半導体構造の第１サイドウォール及び第２サイドウォールを取り囲み、かつ半導体構造を第１ゲート構造及び第２ゲート構造から電気的に絶縁する。第２誘電体層は半導体構造の上面の上に設けられる。一の形態では、第１誘電体層及び第２誘電体層は、少なくとも一つの異なる物理特性を有し、そして少なくとも一つの異なる物理特性は、誘電体層厚さ、誘電体電気伝導率、又は誘電率の内の一つを含む。電荷蓄積構造は上面と第３ゲート構造との間に位置する。一の形態では、電荷蓄積構造はナノクラスターを含み、ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン−ゲルマニウム合金ナノ結晶、金ナノ結晶、銀ナノ結晶、及び白金ナノ結晶の内の少なくとも一つを含む。別の形態では、電荷蓄積構造は電荷捕獲誘電体であり、かつ電荷捕獲誘電体は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコンリッチ酸化物、及びアルミニウム酸化物の内の一つを含む。別の形態では、第１電荷蓄積構造は第１サイドウォールに隣接し、かつ第１ゲート構造は、第１電荷蓄積構造の内、第１サイドウォールとは反対側の第１電荷蓄積構造に隣接する。第２電荷蓄積構造は、第２サイドウォールに隣接して位置し、かつ第２ゲート構造は、第２電荷蓄積構造の内、第２サイドウォールとは反対側の第２電荷蓄積構造に隣接して位置する。一の実施形態では、第１電荷蓄積構造及び第２電荷蓄積構造はナノクラスターを含み、ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン−ゲルマニウム合金ナノ結晶、金ナノ結晶、銀ナノ結晶、及び白金ナノ結晶の内の少なくとも一つを含む。第１電荷蓄積構造及び第２電荷蓄積構造は電荷捕獲誘電体を含み、電荷捕獲誘電体は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコンリッチ酸化物、及びアルミニウム酸化物の内の少なくとも一つを含む。第３電荷蓄積構造は上面と第３ゲート構造との間に位置し、第３電荷蓄積構造は第１電荷蓄積構造及び第２電荷蓄積構造とは異なる少なくとも一つの特性を有する。一の形態では、第３ゲート構造に不純物をドープしてこれらの構造が第１導電型を有するようにし、かつ第１ゲート構造及び第２ゲート構造に不純物をドープしてこれらの構造が第２導電型を有するようにする。別の形態では、第１ゲート構造、第２ゲート構造、及び第３ゲート構造は異なる導電型を有する。
【発明を実施するための最良の形態】
【０００５】
本発明は実施によって例示されるが、添付の図に限定されるものではない。図面において同様の参照記号は同様の構成要素を指す。当業者であれば、これらの図における構成要素は説明を簡単かつ明瞭にするために示されるものであって、必ずしも寸法通りには描かれていないことを理解するであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
図１を参照すると、３つの電気絶縁ゲート構造を備える電界効果トランジスタ１０を製造するための工程の１つにおける半導体ウェハ１２の断面図が示されている。半導体ウェハ１２は基板１５を備え、この基板は、ＳＯＩウェハのような多種多様な半導体材料のいずれか、又はガラス又はサファイア基板のような、機械的強度を有するいずれかの基板を用いて得られる。基板１５の上を絶縁層１３が覆う。絶縁層１３には、いずれかの酸化物又はいずれかの窒化物又はサファイアを用いることができる。絶縁層１３の上にはパターニング済みフィン半導体構造が位置し、この構造はフィンＦＥＴ（フィン電界効果トラン
ジスタ）のチャネル１４を形成し、チャネルはシリコン（ポリシリコン、結晶シリコン、アモルファスシリコン、ＳｉＧｅ，ゲルマニウム、又はこれらの材料のいずれかの組み合わせのいずれか）である。チャネル１４の上には酸化膜１６が位置する。酸化膜１６の上には第３ゲート１８が設けられる（第１及び第２ゲートは以下に示す）。一実施形態では、第３ゲートはポリシリコンである。別の形態では、第３ゲートは、従来の注入プロセスを使用する不純物ドープ材料とすることができる。第３ゲートの上には酸化膜層２０が設けられる。一実施形態では、酸化膜２０は二酸化シリコンである。酸化膜層２０の上には窒化膜層２２が設けられる。一の形態では、窒化膜層２２はシリコン窒化物である。電界効果トランジスタ１０の図示の構造を形成するために、チャネル１４、酸化膜１６、第３ゲート１８、酸化膜層２０、及び窒化膜層２２の各々は上記の材料から成る複数の層を熱成長させることにより形成され、又は複数の層を堆積させることにより形成される。これらの層は従来の方法で、層をエッチングすることによりパターニングして電界効果トランジスタ１０の構造を形成する。チャネル１４、酸化膜１６、第３ゲート１８、及び窒化膜層２２は結果的に露出されたサイドウォールを有する。
【０００７】
図２に示すのは、図１の電界効果トランジスタ１０に対して行われる後続の処理である。従来の犠牲酸化膜除去工程をエッチングの後に実行する。チャネル１４は、図２の断面図において反対側に位置する形で示されるサイドウォールを有する。酸化膜層２６をチャネル１４のサイドウォール（チャネル１４の反対側に位置する図２の第１及び第２サイドウォール）の上に形成し、そして酸化膜層２８を第３ゲート１８のサイドウォールの上に形成する。ここで、酸化膜層２６は実際にはチャネル１４の周りの連続材料層であるので、異なる参照番号を左側及び右側に付けるということをしていないことを理解されたい。酸化膜層２６及び酸化膜層２８は従来の方法によって熱成長させる、又は堆積させることができる。酸化膜層２６はゲート誘電体として機能するように設け、そして酸化膜層２８は、第３ゲート１８が他の表面に接触することがないように第３ゲートを絶縁するように機能するために設ける。ここで、酸化膜層２６及び酸化膜層２８として使用するために他の材料が適することを理解されたい。例えば、酸窒化物又は、例えばハフニウム酸化物のような高誘電率材料、或いはこれらの材料の組み合わせを酸化膜層２６及び酸化膜層２８の各々の材料として使用することができる。
【０００８】
図３に示すのは、図２の電界効果トランジスタ１０に対して行われる後続の処理である。下地の構造に沿って忠実に堆積する（コンフォーマルな）ポリシリコン層３０を現時点の構造の周りに形成する。一実施形態では、ポリシリコン層３０を堆積させる。ポリシリコン層３０への任意選択の注入を実施することができる。任意選択の注入は幾つかの形態の内の一つの形態で行なうことができる。注入は同一の元素の、又はホウ素、リン、又は砒素などから異なる元素（すなわちＮ型及びＰ型）の、複数回の注入とすることができる。注入元素のドーズ量、方向、及びエネルギーを変えて、チャネル１４の左側及び右側に位置する、ポリシリコン層３０内部の領域の導電型を決定することができる。ポリシリコン層３０の不純物タイプが第３ゲート１８の不純物とは異なる場合、これによって、非対称ダブルゲートトランジスタの場合のように、チャネルしきい値電圧の制御が可能になる。他の形態では、ポリシリコン層３０は、シリコンゲルマニウム、窒化チタン、タンタルシリコン窒化物、又はシリサイド、或いはこれらの材料の組み合わせのような他の材料を用いて形成することができる。ポリシリコン層３０の上を反射防止コーティング（ＡＲＣ）層３２が覆う。一実施形態では、ＡＲＣ層３２は窒化膜である。ここで、ＡＲＣ層３２は任意選択の層であることを理解されたい。ＡＲＣ層３２はこの時点の構造に沿ったコンフォーマルな形状であり、デポジションにより形成される。スピン塗布レジスト層３４を電界効果トランジスタ１０上に、窒化膜層２２の上面の高さよりも最初の時点では高くなる高さにまで塗布し、次にエッチバックしてＡＲＣ層３２の一部を露出させる。このエッチングは等方性エッチング又は異方性エッチングのいずれかとすることができる。スピン塗布したレジスト層３４はフィンＦＥＴのフィン領域上のＡＲＣ窒化膜層３２を露出させ
、かつＡＲＣ層３２の他の部分を覆う。スピンオンガラスのような他のスピン塗布材料をスピン塗布レジスト層３４に使用することができる。別の構成として、スピン塗布レジスト層３４を従来のスピン塗布法又は堆積法を使用して所望の高さに形成することができる。
【０００９】
図４に示すのは、図３の電界効果トランジスタ１０に対して行われる後続の処理である。図４では、電界効果トランジスタ１０にエッチングを行ってＡＲＣ層３２の露出部分及びポリシリコン層３０の一部を除去する。エッチングによって第１ゲート４４及び第２ゲート４２が形成される。このエッチングは種々のポイントで停止させることができる。別の形態では、ＣＭＰ研磨工程を使用し、そして研磨によって第１ゲート４４の上面がエッジ５２となる。エッチングを行なうと、第１ゲート４４及び第２ゲート４２の上面は、エッジ５２、又はエッジ５５のような更に低い位置のような種々の位置に位置させることができる。第１ゲート４４及び第２ゲート４２の上面の位置によって、第３ゲート１８と第１ゲート４４及び第２ゲート４２の各々との間にどのくらい大きな容量結合が生じるかが決まる。従って、或る適用形態では、第１ゲート４４及び第２ゲート４２の上面が第３ゲート１８の下側表面よりも低くなるときにエッチングを停止することが一般的により望ましい。他の適用形態では、第３ゲートと第１ゲート及び第２ゲートの各々との間に或る大きさの容量結合が生じることが望ましい。従って、エッチングによって、第１ゲート４４及び第２ゲート４２のサイズを制御する際の柔軟性が大きくなる。スピン塗布レジスト層３４及びＡＲＣ窒化膜層３２を従来のウェットエッチング工程を使用して除去する。更に、ＡＲＣ窒化膜層３２は従来のウェットエッチング工程により除去することができる。更に、適切な材料をスピン塗布レジスト層３４に、そして窒化物をＡＲＣ層３２及び窒化膜層２２に使用してゲートとの電気的コンタクトを行なう場合、これらの層をエッチング除去してしまうのではなく、適切な位置に保持することができる。例えば、スピン塗布レジスト層３４にスピンオン誘電体を用い、かつ第１ゲート、第２ゲート、及び第３ゲートの各々がシリサイド又は金属である場合、スピン塗布レジスト層３４、ＡＲＣ層３２、及び窒化膜層２２はエッチングにより全てを除去する必要はない。
【００１０】
図５に示すのは、図４の電界効果トランジスタ１０の斜視図である。第１ゲート４４、第２ゲート４２、第３ゲート１８、窒化膜層２２、及び酸化膜層２０をリソグラフィによりパターニングし、そして従来のフォトリソグラフィを使用してエッチングする。このパターニングによって、第１ゲート４４、第２ゲート４２、及び第３ゲート１８の各々のゲート長を図５に示すように画定する。フォトレジストをマスクとして使用して、ポリシリコン層３０、窒化膜層２２、酸化膜層２０、及び第３ゲート１８の各部分を除去する。酸化膜層２６及びゲート酸化膜１６は、リソグラフィによるこのパターニングを行なうためのエッチングの間、エッチング停止層として機能する。この処理によって、ソース領域７０及びドレイン領域７２がイオン注入のような従来の不純物ドープ工程により形成される領域が露出する。更に別の処理を実施することができる。例えば、サイドウォールスペーサ（図示せず）は、第１ゲート４４、第２ゲート４２、及び第３ゲート１８の各々に隣接して形成することができる。また、露出シリコン半導体表面のシリサイド化を行ってシリコン表面の抵抗率を下げることができる。シリサイド化を行なう場合、このシリサイド化によってシリサイド層が第１ゲート４４、第２ゲート４２、第３ゲート１８、ソース領域７０、及びドレイン領域７２の露出部分の上面に形成される。ここで、本明細書に記載するプロセス工程の順番は変えることができることに留意されたい。例えば、第１ゲート４４及び第２ゲート４２を形成するためのエッチング（又は別の研磨）は、スペーサ（図示せず）の形成、又は上に記載したシリサイド化の後に行なうことができる。
【００１１】
図６に示すのは、電界効果トランジスタ１０を更に処理して得られる構造であり、層間誘電体（ＩＬＤ）６６が、酸化膜、窒化膜、低誘電率誘電体、又はこれらの材料の組み合わせを堆積させることにより形成される。ＩＬＤ６６内部の複数のコンタクト孔がリソグ
ラフィによって画定され、そしてエッチングされる。これらのコンタクト孔は、第１ゲート４４、第２ゲート４２、及び第３ゲート１８の全ての３つのゲートに設ける、又はこれらの３つのゲートの内の選択されるゲートにのみ設けることができる。これらのコンタクト孔が形成されると、金属コンタクト６４は第１ゲート４４との接続を、上に記載したシリサイド工程により形成されるシリサイド領域６３で行なう。同様に、金属コンタクト５８は第２ゲート４２との接続をシリサイド領域６５で、そして金属コンタクト６２は第３ゲート１８との接続をシリサイド領域６１で行なう。タングステン又は窒化チタン、又は他の材料のようないずれかの金属を金属コンタクト５８，６２，及び６４に使用することができる。金属コンタクト６４は第１バイアス電圧ＶＢＩＡＳ １に接続される。金属コンタクト５８は第２バイアス電圧ＶＢＩＡＳ ２に接続される。金属コンタクト６２は第３バイアス電圧ＶＢＩＡＳ ３に接続される。これらの３つのバイアス電圧は同じ電圧とする、又は異なる電圧とする、或いはこれらのバイアス電圧の内の２つのバイアス電圧のみを同じとすることができる。
【００１２】
トランジスタは、３つの電気的に絶縁されるゲート電極、すなわち第１ゲート４４、第２ゲート４２、及び第３ゲート１８を有するように形成されている。これらの３つ全てのゲートによってチャネル１４を個々に制御することができる。金属コンタクト５８，６２，及び６４の各々を異なる電位で別々にバイアスしてしきい値電圧、「オン」電流、及び「オフ」電流のような特性を制御することができる。更に、これらの３つの電気的に絶縁されるゲートの各々の不純物濃度は、第１ゲート４４、第２ゲート４２、及び第３ゲート１８への注入を行なうために選択されるドープ濃度によって変えることができる。ドープ濃度の違い及びドーピングタイプによって電界効果トランジスタ１０のしきい値電圧特性が決まる。
【００１３】
図７に示すのは、別の形態の複数の電界効果トランジスタであり、これらのトランジスタはメモリストレージ機能を更に追加した構成の複数の電気的に絶縁されるゲートを有する。特に、不揮発性領域１０４及び揮発性領域１０６をウェハ１０１上に設け、かつそれぞれトランジスタ１０５及びトランジスタ１０３によって表わされる。フォトリソグラフィ及びエッチングを使用してトランジスタ１０５及び１０３の幅を画定する。ここで、不揮発性領域１０４のトランジスタの幅は揮発性領域１０６のトランジスタの幅よりも大きいことに注目されたい。また、トランジスタ１０５及び１０３を形成するトランジスタ積層構造の高さは、これらのトランジスタ積層構造が同じ層により形成されるので同じであることに注目されたい。図示の形態では、不揮発性領域１０４及び揮発性領域１０６は、２つの領域の間の破断部分で示すように、ウェハ１０１の異なる領域に位置する。基板１０７には被覆絶縁層１０９を設ける。チャネル１１３が絶縁層１０９の上に設けられる。電荷蓄積構造は、チャネル１１３上の誘電体層１１５、誘電体層１１５上の電荷蓄積層１１８、及びコントロールゲート誘電体１１９により形成される。一の形態では、誘電体層１１５及びコントロールゲート誘電体１１９の各々は、熱成長により形成される酸化膜である。別の形態では、誘電体層１１５は酸窒化膜層又はＣＶＤ成長酸化膜である。電荷蓄積層１１８はナノクラスター層を使用することにより形成される。一の形態では、ナノクラスターとしてシリコンナノ結晶を用いる。別の形態では、ナノクラスターとして電荷捕獲窒化物材料層を用いる。更に別の形態では、ナノクラスターはこれらの材料の組み合わせを使用して形成される。他の電荷蓄積材料を使用することができる。電荷蓄積構造の上には第３ゲート１２３が位置し、このゲートはコントロールゲート誘電体１１９を覆う。コントロールゲート誘電体１１９の上にはパッド酸化膜層１２７及び窒化膜層１３１が位置する。
【００１４】
不揮発性領域１０６では、チャネル１１１が絶縁層１０９上に設けられる。電荷蓄積構造は、チャネル１１１上の誘電体層１１７、誘電体層１１７上の電荷蓄積層１２０、及びコントロールゲート誘電体１２１により形成される。一の形態では、誘電体層１１７及び
コントロールゲート誘電体１２１の各々は、熱成長により形成される酸化膜である。別の形態では、誘電体層１１７は酸窒化膜層又はＣＶＤ成長酸化膜である。電荷蓄積層１２０はナノクラスター層を使用することにより形成される。一の形態では、ナノクラスターとしてシリコンナノ結晶を用いる。別の形態では、ナノクラスターとして電荷捕獲窒化物材料層を用いる。更に別の形態では、ナノクラスターはこれらの材料の組み合わせを使用して形成される。他の電荷蓄積材料を使用することができる。電荷蓄積構造の上には第３ゲート１２５が位置し、このゲートはコントロールゲート誘電体１２１を覆う。コントロールゲート誘電体１２１の上にはパッド酸化膜層１２９、及び一の形態では窒化膜である誘電体層１３３が位置する。
【００１５】
図８に示すのは、図７の電界効果トランジスタを更に処理したときの構造である。誘電体層１３５及び１３９はチャネル１１３及び第３ゲート１２３のサイドウォールの上にそれぞれ形成される。同様に、誘電体層１３７及び誘電体層１４１はチャネル１１１及び第３ゲート１２５のサイドウォールの上にそれぞれ形成される。ナノクラスター層１４３は、全ての露出表面の上に、従来のＣＶＤ法を使用して形成される。上に記載したように、ナノクラスター１４３は多種多様な異なる電荷蓄積材料の内のいずれかの材料とすることができる。ナノクラスター１４３の上は誘電体層１４５が覆う。誘電体層１４５は堆積又は成長のいずれかにより形成することができ、一の形態では、窒化膜層、酸化膜層、又は酸窒化膜層の内の一つである。
【００１６】
図９に示すのは、図７の電界効果トランジスタを更に処理したときの構造である。任意選択の異方性エッチングを使用してナノクラスター領域１４３を構造の露出水平面から全て、そしてトランジスタ積層構造のエッジに隣接する縦方向に一部エッチング除去する。図９は、ナノクラスター１４３をトランジスタ積層構造のサイドウォールに沿って第３ゲート１２３及び１２５の下方のポイントまでエッチングする様子を示しているが、サイドウォールからエッチングするナノクラスターの量は窒化膜層１３１のサイドウォールに沿ったいずれかのポイントから下方にチャネル１１３のサイドウォールに沿ったいずれかのポイントまで変化し得る。このエッチングによって、別々の誘電体層１４５及び誘電体層１４６がトランジスタ１０５及び１０３に関してそれぞれ形成される。同様に、別々のナノクラスター１４３及び１４４がトランジスタ１０５及び１０３に関してそれぞれ形成される。これ以降、ナノクラスター１４３のエッチングは行なわず、図９の処理は行なわない。
【００１７】
図１０に示すのは、図７のトランジスタを更に処理したときの構造である。ゲート層１４７を、層がトランジスタ１０５及び１０３の形状に忠実に沿って形成されるようにこれらのトランジスタの上に堆積させる。ゲート層１４７はポリシリコン、シリコンゲルマニウム、金属、又はこれらの材料の組み合わせとすることができる。ゲート層１４７の上は窒化膜層１４９が覆う。他の誘電体を窒化膜の代わりに使用することができる。窒化膜層１４９はＡＲＣ層として機能する。この段階で、フォトリソグラフィを使用して所定のゲート材料領域をウェハ１０１上に画定することができ、これらの領域には第１ゲート、第２ゲート、及び第３ゲートが連続して位置することになる。この段階では、窒化膜層１４９を保護するゲートパターニングが行われていない領域において、窒化膜層１４９、ゲート層１４７、窒化膜層１３１、酸化膜層１２７、第３ゲート１２３、及び電荷蓄積構造（コントロールゲート誘電体１１９、電荷蓄積層１１８、及び誘電体層１１５）を除去することができる。スピン塗布レジスト層１５１を電界効果トランジスタ１０５及び１０３の上に、最初は窒化膜層１４９の上面の高さよりも高い高さになるまで塗布し、次にエッチバックして窒化膜層１４９の一部を露出させる。エッチングは等方性エッチング又は異方性エッチングのいずれかとすることができる。スピン塗布レジスト層１５１によって、フィンＦＥＴのフィン領域上の窒化膜層１４９が露出し、かつ窒化膜層１４９の他の部分が覆われる。スピンオンガラスのような他のスピン塗布材料をスピン塗布レジスト層１５１
に使用することができる。
【００１８】
図１１には、電界効果トランジスタ１０５及び１０３をエッチングして窒化膜層１４９の露出部分及びゲート層１４７の一部を除去する。エッチングによってトランジスタ１０５の第１ゲート層１５３及び第２ゲート層１５５が形成され、更にトランジスタ１０３の第１ゲート層１５７及び第２ゲート層１５９が形成される。ここでも同じく、このエッチング工程は図１１に示す特定ポイントを除く種々のポイントで停止することができる。スピン塗布レジスト層１５１及び窒化膜層１４９の残った部分は従来の方法により除去する。しかしながら、スピン塗布レジスト層１５１、窒化膜層１４９、及び窒化膜層１３１は、スピンオンガラスのような適切な材料をスピン塗布レジスト層１５１に使用する場合に、しかるべき位置に残すことができることに注目されたい。別の形態では、窒化膜層１３１は、窒化膜層１４９を除去する同じ工程で除去することができる。不揮発性領域１０４のトランジスタ１０５は揮発性領域１０６のトランジスタ１０３と同じ縦方向寸法を有するので、トランジスタ１０５及びトランジスタ１０３の形状は、前に述べたゲート幅が異なることを除いて同じである。
【００１９】
図１２に示すのは、図１１に示す状態のトランジスタ１０３及びトランジスタ１０５の各々の上面図である。ゲートコンタクト領域１７３がトランジスタ１０５の窒化膜層１３１の上に設けられる。ゲートコンタクト領域１７５及びゲートコンタクト領域１７７がトランジスタ１０３の第１ゲート１５７及び第２ゲート１５９の上にそれぞれ設けられる。ソースコンタクト領域１７９がトランジスタ１０５のソース拡散領域の上に設けられ、そしてドレインコンタクト領域１８１がトランジスタ１０５のドレイン拡散領域の上に設けられる。同様に、ソースコンタクト領域１８５がトランジスタ１０３のソース拡散領域の上に位置し、そしてドレインコンタクト領域１８３がトランジスタ１０３のドレイン拡散領域の上に位置する。上面図から分かるように、揮発性領域１０６のトランジスタ１０３のチャネルの幅は通常、不揮発性領域１０４のトランジスタ１０５のチャネルの幅よりも狭いが、必ずしも狭い必要はない。不揮発性の蓄積トランジスタを形成するトランジスタ１０５の幅は、第３ゲート１２３と電気コンタクトするために必要な面積の大きさによって主として決まる。トランジスタ１０５の幅も、トランジスタ１０５を不揮発性にするために電荷蓄積層１１８内部に必要な電荷蓄積面積の大きさによって変わる。別の表現をすると、トランジスタ１０５の幅は、第３ゲート１２３へのバイアス電圧の供給を止めたときに電荷蓄積層１１８にその電荷を維持させるために十分に大きくする必要がある。それとは異なり、トランジスタ１０３は狭い幅を有することができる、というのは、蓄積特性は、電荷蓄積層１２０の幅ではなく、チャネル１１１のサイドウォールの電荷蓄積素子１４４によって決まるからである。更に、トランジスタ１０３との電気コンタクトは上部第３ゲート１２５において行なう必要はない。従って、トランジスタ１０３の高さ、及び誘電体層１３７及び誘電体層１４６の電気特性によってトランジスタ１０３の記憶保持特性を制御し、トランジスタ１０５の幅、及びコントロールゲート誘電体１１９及び誘電体層１１５の電気特性によってトランジスタ１０５の記憶保持特性を制御する。第１ゲート１５３、第２ゲート１５５、及び第３ゲート１２３の各々との追加コンタクト（図示せず）を任意選択の形で設けることができる。このようなコンタクトを使用してチャネル１１３及び１１４、及び電荷蓄積層１４３のナノクラスター層、及び電荷蓄積層１４４又は電荷蓄積層１１８及び電荷蓄積層１２０のナノクラスター層に対する追加のバイアスを行なうことができる。
【００２０】
図１３に示すのは、シリサイドコンタクトビアがトランジスタの所定のゲートに形成されているトランジスタ１０５及び１０３の断面図である。１つのゲートコンタクトを不揮発性領域１０４の各トランジスタに対して行なう。不揮発性領域１０４の各トランジスタとのコンタクトを行なうためのゲートはチャネル上に位置する被覆ゲート又は上部ゲートである。２つのゲートコンタクトを揮発性領域１０６の各トランジスタに対して行なう。
揮発性領域１０６の各トランジスタとのコンタクトを行なうための複数のゲートはトランジスタのサイドウォールに隣接する。コンタクトがコンタクト１７３，１７５，及び１７７によって行われる場合、下層シリサイド領域１６５，１６７，及び１７１をそれぞれ形成する。不揮発性領域１０４の各トランジスタを１つの電圧をチャネル上のゲートに印加してプログラム（すなわち書き込み）バイアスし、そしてナノクラスター層１４３の電荷を維持するためにチャネル幅を十分に広くすることにより、トランジスタ１０５が不揮発性の電荷蓄積素子として機能する。同様に、トランジスタ１０３を、トランジスタ１１１のサイドウォールに隣接するゲートの両方でバイアスすると、トランジスタ１０３のナノクラスター層１４４が充電され、そして電源を第１ゲート１５７又は第２ゲート１５９のいずれかでリフレッシュする、又は維持しながら充電状態を維持する。
【００２１】
図１４に示すのは、２つの異なるタイプのメモリを有する集積回路１８０であり、これらのメモリは同じ処理を使用して形成されて、不揮発性領域１０４のトランジスタ１０５、３ゲートトランジスタを備える回路を有する領域１０５における、図１〜６に具体化されるトランジスタ１０のようなトランジスタ、及び揮発性領域１０６のトランジスタ１０３のようなトランジスタを実現する。ＤＲＡＭのようなダイナミックメモリを揮発性領域１０６の蓄積素子タイプとして指定することができる、フラッシュメモリアレイのような他のタイプの揮発性メモリアレイを用いることができる。ロジック回路、アナログ回路、及びデジタル回路を含むいずれかのタイプの回路を領域１０５に３ゲートトランジスタを使用して実現することができる。種々の回路モジュール（図示せず）の内の他のいずれかの回路モジュールを、ここに記載する一つのタイプの、又は全ての３つのタイプ（ＮＶＭ３ゲートトランジスタ構造、揮発性メモリ３ゲートトランジスタ構造、及び不揮発性メモリ３ゲートトランジスタ構造）を使用する集積回路１８０の内部に設けることができる。ここで、図１４に指定する３つの回路カテゴリーの内の一つ、又は２つのみを使用する集積回路を実現することができることは明らかである。
【００２２】
次に、３つの独立ゲートを有するトランジスタ構造を提供してきたことを理解されたい。一の形態では、このトランジスタは世界共通のメモリアーキテクチャを実現するように構成することができ、このメモリアーキテクチャでは、不揮発性メモリセル及び揮発性メモリセルを同じ集積回路に同じ半導体プロセスを使用して設けることができる。ここに記載するトランジスタ構造が汎用性を有することによって、フラッシュ又はＤＲＡＭのようなメモリをＲＯＭ又はＳＲＡＭと一緒に同じチップの上に製造するためのコストを大きく下げることができる。従来から、異なる処理工程を使用して形成される、異なるメモリモジュールは集積回路の上で実現する必要がある。３つの独立したゲートを有することにより、トランジスタはチャネルに電気的影響を与えて変調を生じさせる３つの異なるソースを実現するように機能する。チャネル電流制御を厳しくすると、トランジスタのしきい値電圧を更に正確に制御することができる（すなわち、しきい値電圧を、複数のゲートを組み合わせる形で、これらのゲートに対するバイアスを変えることにより動的に大きくする、又は小さくすることができる）。トランジスタのしきい値電圧はまた、チャネルを３つのゲートと結合させるために使用されるゲート誘電体のサイズ及びタイプによって変わる形で、かつゲートのサイズ及び不純物、及びゲートの材料組成によって変わる形で設定することができる。第３ゲートには従来のイオン注入又はｉｎ−ｓｉｔｕドープにより不純物をドープすることができる。第１及び第２ゲートには、同じ元素又は異なる元素を斜めからイオン注入することができる。第１及び第２ゲートにｉｎ−ｓｉｔｕドープして同じ導電型の領域を形成することもできる。
【００２３】
一タイプの記憶保持材料を電荷蓄積層１１８に使用し、かつ異なるタイプの記憶保持材料を電荷蓄積層１４３を使用することにより、異なる読み出し及び書き込み記憶機構を構築することができる。詳細には、トランジスタ１０５に対して、被覆第３ゲートを使用することによるホットキャリア注入（ＨＣＩ）によりプログラムを行ない（すなわち書き込
み）、そしてトンネリング、又はソースとドレインとの間のキャリア伝導によるホットホールキャリアによって消去を行なうことができる。トランジスタ１０３に対して、トンネリングを使用することにより、又は第１ゲート１５７及び第２ゲート１５９を使用するチャネルホットキャリア注入で行なう書き込み（ｗａｒｍ ｃｈａｎｎｅｌ ｐｒｏｇｒａｍｍｉｎｇ）により書き込みを行なうことができる。トランジスタ１０３に対して、３つのゲートの内のいずれかからのトンネル電流を使用することにより、又はソースドレインを適切にバイアスすることにより消去を行なうことができる。
【００２４】
これまでの明細書では、本発明を特定の実施形態について説明してきた。しかしながらこの技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、上に記載したエッチング工程及び除去工程の後に、窒化膜層２２の下方に位置するチャネル１４及び第３ゲート１８にサイドウォールエッジにおいて凹部を形成することができる。電荷蓄積層１４３を図８において形成した後、ウェハ１０１の一部をマスクすることができ、かつ電荷蓄積層１４３及び誘電体層１４５を、ウェハ１０１の内、マスクされていない領域から除去することができる。これらの領域は、電荷蓄積位置を周辺（側部及び上部）に持たないトランジスタとして使用することができる。更に、トランジスタ１０３の第３ゲート積層構造のエッチングを行って電荷蓄積層１４３、誘電体層１４５、誘電体層１３３、酸化膜層１２９、第３ゲート１２５、誘電体層１４１、コントロールゲート誘電体１２１、及び電荷蓄積層１２０を除去することができる。結果として得られる構造は、複数の側面を有するチャネルを有するトランジスタである。また、３つのゲート領域は、幾つかのゲート領域がポリシリコンであり、かつ他のゲート領域が金属であるといった異なる材料特性を有することができる。
【００２５】
従って、本明細書及び図は、本発明を制限するのではなく、例示としてのみ捉えられるべきであり、かつこのような変形の全ては本発明の技術範囲に含まれるべきものである。効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、又は問題解決法をもたらし、又はさらに顕著にし得る全ての要素（群）が、いずれかの請求項又は全ての請求項の必須の、必要な、又は基本的な特徴又は要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、又は他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、又は装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、又はそのようなプロセス、方法、製品、又は装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の形態による電界効果トランジスタを断面図。
【図２】本発明の第１の形態による電界効果トランジスタを断面図。
【図３】本発明の第１の形態による電界効果トランジスタを断面図。
【図４】本発明の第１の形態による電界効果トランジスタを断面図。
【図５】図４の電界効果トランジスタを斜視図。
【図６】電気コンタクトを有する図４の電界効果トランジスタを断面図。
【図７】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図８】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図９】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図１０】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図１１】電界効果トランジスタの第２の形態を使用する揮発性メモリトランジスタ及び不揮発性メモリトランジスタのメモリへの適用形態を断面図。
【図１２】図１１の揮発性メモリトランジスタ及び不揮発性メモリトランジスタを上面図。
【図１３】電気コンタクトを有する図１１の揮発性メモリトランジスタ及び不揮発性メモリトランジスタを断面図。
【図１４】図１１の揮発性メモリトランジスタ及び不揮発性メモリトランジスタを使用することによって異なるタイプのメモリアレイを実現する集積回路の平面図。
【特許請求の範囲】
【請求項１】
上面と、第１サイドウォールと、該第１サイドウォールに対向する第２サイドウォールとを有した半導体構造を形成する工程と、
前記第１サイドウォールに隣接して設けられる第１ゲート構造及び、前記第２サイドウォールに隣接して設けられる第２ゲート構造を形成する工程と、
第１ゲート構造、第２ゲート構造、及び第３ゲート構造が互いに物理的に離間しているように、第３ゲート構造を上面の上方に形成する工程とを備える、半導体デバイスの製造方法。
【請求項２】
第１ゲート構造及び第２ゲート構造を形成する前記工程は、ゲート材料層を前記第３ゲート構造及び基板の上に堆積させる工程と、前記ゲート材料層の内、第３ゲート構造の上方にある部分を除去することによって第１ゲート構造及び第２ゲート構造を形成する工程とを備える、請求項１に記載の方法。
【請求項３】
第１ゲート構造及び第２ゲート構造を形成する前記工程は、前記半導体構造の上面の上方にあるゲート材料層を研磨以外の方法でエッチングする工程をさらに備える、請求項２に記載の方法。
【請求項４】
ゲート材料層の上面の高さよりも低い位置まで基板を覆うようにほぼ平坦な層を形成する工程と、ほぼ平坦な層をマスク層として使用して第１ゲート構造及び第２ゲート構造を形成する工程とをさらに備える、請求項３に記載の方法。
【請求項５】
第１電荷蓄積構造を第１サイドウォールに隣接する位置に形成することによって、前記第１ゲート構造が前記第１電荷蓄積構造の第１サイドウォールとは反対側に隣接して設けられる、第１電荷蓄積構造の形成工程と、
第２電荷蓄積構造を第２サイドウォールに隣接する位置に形成することによって、前記第２ゲート構造が前記第２電荷蓄積構造の第２サイドウォールとは反対側に隣接して設けられる、第２電荷蓄積構造の形成工程とをさらに備える、請求項１に記載の方法。
【請求項６】
第３電荷蓄積構造を上面と第３ゲート構造との間に位置するように形成する工程をさらに備える、請求項５に記載の方法。
【請求項７】
半導体構造と、該半導体構造は上面と、第１サイドウォールと、該第１サイドウォールと対向する第２サイドウォールと、
前記第１サイドウォールに隣接して設けられる第１ゲート構造と、
第２サイドウォールに隣接して設けられる第２ゲート構造と、
前記上面の上方に設けられる第３ゲート構造とを備え、
前記第１ゲート構造、第２ゲート構造、及び第３ゲート構造は互いに物理的に離間している、半導体デバイス。
【請求項８】
前記半導体構造から、前記第１ゲート構造及び第２ゲート構造の側面に直交する方向に、半導体構造の反対側へ延伸しているソース領域及びドレイン領域をさらに備え、
前記第１ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第１サイドウォールに隣接して位置し、
前記第２ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第２サイドウォールに隣接して位置し、及び
前記第３ゲート構造はソースとドレインとの間の上面の上に位置する、請求項７に記載の半導体デバイス。
【請求項９】
半導体構造の第１サイドウォール及び第２サイドウォールを取り囲み、かつ半導体構造を第１ゲート構造及び第２ゲート構造から電気的に絶縁する第１誘電体層と、
半導体構造の上面の上方の第２誘電体層とをさらに備え、第１誘電体層及び第２誘電体層は少なくとも一つの異なる物理特性を有する、請求項７に記載の半導体デバイス。
【請求項１０】
第１サイドウォールに隣接して設けられた第１電荷蓄積構造と、前記第１ゲート構造は、第１電荷蓄積構造の第１サイドウォールとは反対側に隣接して設けられることと、
第２サイドウォールに隣接して位置する第２電荷蓄積構造と、前記第２ゲート構造は第２電荷蓄積構造の第２サイドウォールとは反対側に隣接して設けられることとを備える、請求項７記載の半導体デバイス。
【請求項１】
上面と、第１サイドウォールと、該第１サイドウォールに対向する第２サイドウォールとを有した半導体構造を形成する工程と、
前記第１サイドウォールに隣接して設けられる第１ゲート構造及び、前記第２サイドウォールに隣接して設けられる第２ゲート構造を形成する工程と、
第１ゲート構造、第２ゲート構造、及び第３ゲート構造が互いに物理的に離間しているように、第３ゲート構造を上面の上方に形成する工程とを備える、半導体デバイスの製造方法。
【請求項２】
第１ゲート構造及び第２ゲート構造を形成する前記工程は、ゲート材料層を前記第３ゲート構造及び基板の上に堆積させる工程と、前記ゲート材料層の内、第３ゲート構造の上方にある部分を除去することによって第１ゲート構造及び第２ゲート構造を形成する工程とを備える、請求項１に記載の方法。
【請求項３】
第１ゲート構造及び第２ゲート構造を形成する前記工程は、前記半導体構造の上面の上方にあるゲート材料層を研磨以外の方法でエッチングする工程をさらに備える、請求項２に記載の方法。
【請求項４】
ゲート材料層の上面の高さよりも低い位置まで基板を覆うようにほぼ平坦な層を形成する工程と、ほぼ平坦な層をマスク層として使用して第１ゲート構造及び第２ゲート構造を形成する工程とをさらに備える、請求項３に記載の方法。
【請求項５】
第１電荷蓄積構造を第１サイドウォールに隣接する位置に形成することによって、前記第１ゲート構造が前記第１電荷蓄積構造の第１サイドウォールとは反対側に隣接して設けられる、第１電荷蓄積構造の形成工程と、
第２電荷蓄積構造を第２サイドウォールに隣接する位置に形成することによって、前記第２ゲート構造が前記第２電荷蓄積構造の第２サイドウォールとは反対側に隣接して設けられる、第２電荷蓄積構造の形成工程とをさらに備える、請求項１に記載の方法。
【請求項６】
第３電荷蓄積構造を上面と第３ゲート構造との間に位置するように形成する工程をさらに備える、請求項５に記載の方法。
【請求項７】
半導体構造と、該半導体構造は上面と、第１サイドウォールと、該第１サイドウォールと対向する第２サイドウォールと、
前記第１サイドウォールに隣接して設けられる第１ゲート構造と、
第２サイドウォールに隣接して設けられる第２ゲート構造と、
前記上面の上方に設けられる第３ゲート構造とを備え、
前記第１ゲート構造、第２ゲート構造、及び第３ゲート構造は互いに物理的に離間している、半導体デバイス。
【請求項８】
前記半導体構造から、前記第１ゲート構造及び第２ゲート構造の側面に直交する方向に、半導体構造の反対側へ延伸しているソース領域及びドレイン領域をさらに備え、
前記第１ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第１サイドウォールに隣接して位置し、
前記第２ゲート構造は、半導体構造の内、ソースとドレインとの間の位置の第２サイドウォールに隣接して位置し、及び
前記第３ゲート構造はソースとドレインとの間の上面の上に位置する、請求項７に記載の半導体デバイス。
【請求項９】
半導体構造の第１サイドウォール及び第２サイドウォールを取り囲み、かつ半導体構造を第１ゲート構造及び第２ゲート構造から電気的に絶縁する第１誘電体層と、
半導体構造の上面の上方の第２誘電体層とをさらに備え、第１誘電体層及び第２誘電体層は少なくとも一つの異なる物理特性を有する、請求項７に記載の半導体デバイス。
【請求項１０】
第１サイドウォールに隣接して設けられた第１電荷蓄積構造と、前記第１ゲート構造は、第１電荷蓄積構造の第１サイドウォールとは反対側に隣接して設けられることと、
第２サイドウォールに隣接して位置する第２電荷蓄積構造と、前記第２ゲート構造は第２電荷蓄積構造の第２サイドウォールとは反対側に隣接して設けられることとを備える、請求項７記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２００７−５１１０９０（Ｐ２００７−５１１０９０Ａ）
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願番号】特願２００６−５３９５３１（Ｐ２００６−５３９５３１）
【出願日】平成１６年１０月２０日（２００４．１０．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３４８１０
【国際公開番号】ＷＯ２００５／０４８２９９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願日】平成１６年１０月２０日（２００４．１０．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３４８１０
【国際公開番号】ＷＯ２００５／０４８２９９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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