選択的な横方向の電導率を有する活性層を含むことができるメモリデバイスである。活性層は複数のナノ粒子を含む。 （もっと読む）

ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。 （もっと読む）

本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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メモリ蓄積ユニットの１つの連続するページをプログラムするとき、メモリ蓄積ユニットは、その目標の状態に達してプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる度に、なおプログラムされつつある隣接するメモリ蓄積ユニットに動揺を生じさせる。本発明は、プログラミングの一部として、動揺に対するオフセットがなおプログラムされつつある隣接するメモリ蓄積ユニットに加えられるようになっている回路および方法を提供する。このオフセットは、プログラミングが禁止されているメモリ蓄積ユニットとなおプログラムされつつあるメモリ蓄積ユニットとの隣接するビットライン間の制御された結合によって加えられる。このようにして、高密度メモリ蓄積ユニットを並列にプログラムする動作に固有のエラーが除去されるか、或いは最小にされる。
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本発明は、ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える不揮発性メモリ・セル（５０）を加工する方法に関する。この方法は、アクセス・ゲートを加工する方法を、自己整合的な、ソース注入とは別のドレイン注入と組み合わせる。本発明の方法は、マスク位置合せ精度を考慮せずに、メモリ装置を消去するための延長されたドレインを自己整合的に注入することを可能にする。さらに、この方法は、さらなるマスクを使用せずにドレイン及びソース注入を互いに異なるドーピングで実施する方法を提供する。
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本発明の一実施形態に従って、半導体基板（２１０）、半導体基板上に配置された第１シリコン酸化物層（２１５）、第１シリコン酸化物層上に配置された電荷格納層（２２０）、電荷格納層上に配置された第２シリコン酸化物層（２２５）、及び第２シリコン酸化物層上に配置されたゲート層（２３０）がメモリセル構造に含まれる。例示的な実施形態では、例えば、水素含有量が約０ａｔ％〜約０．５ａｔ％の範囲に減少されたシリコン窒化物が電荷格納層（２２０）に含まれる。電荷格納層（２２０）における水素含有量が減少されることで、結果として電荷損失が減少される。電荷損失が減少された電荷格納層（２２０）が、メモリデバイスにおける閾電圧シフト、プログラミングデータ損失及びプログラミング性能損失を減少する利点を有し、その結果メモリデバイスパフォーマンスを改善する。
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不揮発性メモリ（１００）は、個別電荷蓄積素子（４０）を有するトランジスタ群（３０）から成るアレイを含む。トランジスタに対しては、２ステップ書き込み方法（６０）を使用して書き込みを行ない、この方法では、第１ステップ（６８）が低ゲート電圧によるホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）書き込みである。第２ステップ（７８）を幾つかのメモリセルに対して選択的に利用して注入電荷分布を変え、トランジスタメモリセル内部の各メモリビットの間の電荷分布間隔を大きくする。書き込みを行なう第２ステップは、書き込み操作に長い余分な時間が加わることなく行われる。一の例では、第１ステップにおいて電子を注入し、そして第２ステップにおいてホールを注入する。２つのステップを実行して分布が形成される結果、蓄積媒体の中心部分の電子電荷が取り除かれる。
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【課題】 カップリング比のばらつきを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 メモリセルの電荷蓄積層１７の上層導電部２３は、互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する。内側面２９側には底面高さ調節層４３があり、外側面３１側には素子分離絶縁層５がある。このため、半導体基板９の位置（Ａ）のメモリセルと位置（Ｂ）のメモリセルとで、立上り部２７の高さが異なっていても、電荷蓄積層１７と制御ゲートＣＧとが対向する領域の面積を同じにできる。 （もっと読む）

本発明は、不揮発性電荷トラッピング型メモリデバイスのアレイを動作させるための方法を述べる。方法は、アレイの実質的に全ての不揮発性メモリデバイスのブロック消去ステップの前に、アレイの実質的に全ての不揮発性メモリデバイスにブロック書き込みするステップを備える。本発明の利点は、これを行なうことにより、さらなる電荷トラッピング型不揮発性メモリデバイスを、基準セルとして使用できることであり、基準セルは、アレイ内のメモリセルのブロック書き込みおよびブロック消去によって書き込みおよび消去され、したがって、基準セルは、アレイ内のメモリセルと同一の繰り返し履歴を示す。この特性を用いて、読み取りパラメータを目盛りセルの経年変化に適応させることができる。また、対応するデバイスも、提供される。
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非揮発性半導体メモリシステム（又は他のタイプのメモリシステム）において、メモリセルは、その閾電圧を変更することによってプログラミングされる。システム内の様々なメモリセルに対するプログラミングのタイミングが異なることが原因で、いくつかのメモリセルは、オーバー・プログラミングされてしまう可能性がある。即ち、例えば、セルの閾電圧が、目的とされた値、又は、目的とされた範囲から外れてしまう可能性がある。本発明は、セルに対するプログラミングが原因で、それに隣接する行のメモリセルがオーバー・プログラミングされたか否かを判断することを含んでいる。

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