【課題】記憶容量の増大を図ることができる不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、電流を流すか否かを選択する電流選択膜と、前記電流選択膜に積層された複数枚の抵抗変化膜と、を有する。１枚の前記抵抗変化膜は、金属と、酸素又は窒素と、を含有し、残りの前記抵抗変化膜は、前記金属と、酸素又は窒素と、電気陰性度が前記金属の電気陰性度よりも高い高電気陰性度物質と、を含有する。そして、前記残りの抵抗変化膜における前記高電気陰性度物質の濃度は、前記抵抗変化膜間で相互に異なる。 （もっと読む）

【課題】メモリセルにセレクターを搭載せずに、非選択のメモリセルに流れる回り込み電流を十分に抑制することができる抵抗変化メモリを提供する。
【解決手段】第１電極１ａ及び第２電極１ｂと、第１電極１ａと第２電極１ｂとの間に配置された可変抵抗層１ｃとを有し、少なくとも３つの状態を有するメモリセルＭＣと、第１電極１ａと第２電極１ｂとの間に電圧を印加して、書き込み、消去、及び読み出しを行う制御回路２とを備える。制御回路２は、書き込み動作時に、第１電極１ａと第２電極１ｂとの間に、第１電圧パルスを与え、前記第１電圧パルスを与えた後、前記第１電圧パルスと極性の異なる第２電圧パルスを与える。 （もっと読む）

【課題】側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供する。
【解決手段】実施形態によれば、まず、被加工膜１１上にマスク膜１２と所定の形状のパターンの芯材膜１３とを形成し、その上にスペーサ膜１４を形成する。ついで、スペーサ膜１４を後のエッチング時のマスクとして残す位置から所定の距離の範囲にスペーサ膜１４が位置するようにダミーのスペーサ膜１４３と、芯材膜１３の側壁に側壁パターンとをリソグラフィ技術とエッチング技術とを用いて形成する。その後、芯材膜１３を除去し、ダミーパターンが除去されるまでスペーサ膜１４をエッチングし、所定の範囲に他のスペーサ膜１４が存在しない位置にパターン変質部２１を生成する。そして、パターン変質部２１を除去し、スペーサ膜１４をマスクとしてマスク膜１２と被加工膜１１をエッチングする。 （もっと読む）

【課題】電荷保持特性に優れた有機分子メモリを提供する。
【解決手段】実施の形態の有機分子メモリは第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、電荷蓄積型分子鎖または抵抗変化型分子鎖を含み、電荷蓄積型分子鎖または前記抵抗変化型分子鎖が縮合多環系の基を備える有機分子層と、を備えている。 （もっと読む）

【課題】エッチング加工により高アスペクト比の構造体の形成が可能な半導体装置の製造方法を提供すること。
【解決手段】異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、前記積層膜上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクに用いて前記積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記ハードマスクパターンを除去する工程と、を含み、前記ハードマスクパターンは、第１ハードマスク層と第２ハードマスク層とが少なくとも１層ずつ以上積層されて構成され、前記第１ハードマスク層は、前記第２ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなり、前記積層膜の直上には前記第１ハードマスク層が配置される。 （もっと読む）

【課題】相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供すること。
【解決手段】カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。 （もっと読む）

【課題】上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる不揮発性半導体記憶装置を提供する。
【解決手段】第１のメモリセルＭＣ１１１は、第１のラインＷＬ１１の半導体基板ＳＢと反対側に配されている。第２のラインＢＬ１１は、第１のメモリセルＭＣ１１１を介して第１のラインＷＬ１１に交差する。第２のメモリセルＭＣ２１１は、第２のラインＢＬ１１の半導体基板ＳＢと反対側に配されている。第３のラインＷＬ２１は、第２のメモリセルＭＣ２１１を介して第２のラインＢＬ１１に交差する。第１のメモリセルＭＣ１１１は、第１の抵抗変化層Ｒ１１１と第１の整流層Ｄ１１１とを有する。第１の抵抗変化層Ｒ１１１は、カーボン系の材料で形成されている。第２のメモリセルＭＣ２１１は、第２の抵抗変化層Ｒ２１１と第２の整流層Ｄ２１１とを有する。第２の抵抗変化層Ｒ２１１は、金属酸化物で形成されている。 （もっと読む）

【課題】低消費電力且つ省スペースな半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、メモリセルは、第１極性の所定の電圧が印加されると抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、第２極性の所定の電圧が印加されると抵抗状態が第２抵抗状態から第１抵抗状態に遷移し、アクセス回路は、選択したメモリセルに接続された第１配線及び第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された第１配線及び第２配線の少なくとも一方をフローティング状態にして、選択したメモリセルにアクセスすることを特徴とする。 （もっと読む）

【課題】微細なパターンを含む半導体装置の信頼性を向上する。
【解決手段】本実施形態の半導体装置は、素子形成領域１００内の半導体素子と、素子形成領域１００内から引き出し領域１５０内に延在する複数の配線ＷＬと、引き出し領域１５０内の配線ＷＬに接続されるコンタクト部３９と、を具備し、配線ＷＬは、ｎ番（ｎは１以上の整数）の側壁膜のパターンに対応する（ｎ＋１）番目の側壁膜のパターンに基づいて形成され、配線ＷＬの配線幅ＷＷ又は素子形成領域１５０内の配線間隔ＷＤに対応する第１の寸法は、リソグラフィの解像度の限界寸法より小さく、露光波長がλ、レンズの開口数がＮＡ、プロセスパラメータがｋ１で示される場合、第１の寸法は、（ｋ１／２^ｎ）×（λ／ＮＡ）以下であり、引き出し領域内で互いに隣接する配線ＷＬの間隔ＷＣ２に対応する第２の寸法は第１の寸法より大きい。 （もっと読む）

【課題】低電圧および低電流動作時における書き込みおよび消去特性が向上した記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は、イオン源層２１，中間層２３および抵抗変化層２４が積層されると共に、イオン源層２１と中間層２３との間または中間層と抵抗変化層との間に、遷移金属あるいはその窒化物を含むバリア層２１が設けられている。これにより、イオン源層２１からの金属イオンの拡散による酸化膜の生成が抑制され、抵抗値の上昇が抑えられる。 （もっと読む）