【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを課題とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【解決手段】絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。 （もっと読む）

【課題】抵抗変化素子の低抵抗状態の抵抗値のばらつきを防止する。
【解決手段】実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子ＲＷ及び積層構造Ｃを備える。抵抗変化素子ＲＷを第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作において、メモリセルＭＣに第１の電圧パルスを印加する。第１の電圧パルスの振幅は、積層構造Ｃがキャパシタとして機能する第１の電圧領域内にあり、第１の電圧パルスは、Ron×C ＜ T-lead ＜ Roff×C、 Ron×C ＜ T-trailを満たす。但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第１の電圧パルスの立ち下り時間[sec]であり、Roffは、第１の抵抗値[Ω]であり、Ronは、第２の抵抗値[Ω]であり、Cは、キャパシタの容量[F]である。 （もっと読む）

【課題】抵抗を大きくして感知されやすくするとともに、リセット電流を小さくし、製造中の損傷も抑制できる抵抗率スイッチング素子を提供する。
【解決手段】第１の伝導性電極２８を形成するステップと、第１の伝導性電極２８の上に絶縁構造１３を形成するステップと、絶縁構造の側壁上に抵抗率スイッチング素子１４を形成するステップと、抵抗率スイッチング素子１４の上に第２の伝導性電極２６を形成するステップと、第１の伝導性電極２８および第２の伝導性電極２６の間に抵抗率スイッチング素子１４と直列にステアリング素子を形成するステップと、を含み、第１の伝導性電極２８から第２の伝導性電極２６への第１の方向における抵抗率スイッチング素子１４の高さＴは第１の方向に垂直な第２の方向における抵抗率スイッチング素子１４の厚さＩより大きい。 （もっと読む）

【課題】本発明は、相変化記録層に対する加熱を効率良く行うことができ、書き込み電流の低減を可能とする相変化メモリ装置を提供する。
【解決手段】ヒータプラグと、前記ヒータプラグと接して設けられた相変化記録層とを含んで構成される記憶素子を備え、前記ヒータプラグ及び前記相変化記録層のうち少なくとも一方の内部に空隙が設けられていることを特徴とする。 （もっと読む）

【課題】メモリセルのトランジスタのサイズを最適化可能とした抵抗変化型不揮発性記憶装置を提供する。
【解決手段】下部電極３０９ａと上部電極３０９ｃと両電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に変化する抵抗変化層３０９ｂとからなる抵抗変化素子３０９と、半導体基板３０１と２つのＮ型拡散層領域３０２ａ、３０２ｂとからなるトランジスタ３１７とを直列に接続してなるメモリセル３００を備え、抵抗変化層３０９ｂは酸素不足型の遷移金属の酸化物層からなり、下部電極３０９ａと上部電極３０９ｃは、異なる元素からなる材料によって構成され、下部電極３０９ａの標準電極電位Ｖ_１と上部電極３０９ｃの標準電極電位Ｖ_２と前記遷移金属の標準電極電位Ｖ_ｔとがＶ_ｔ＜Ｖ_２かつＶ_１＜Ｖ_２なる関係を満足し、下部電極３０９ａとＮ型拡散層領域３０２ｂとが接続されている。 （もっと読む）

【課題】電荷保持特性に優れた有機分子メモリを提供する。
【解決手段】実施の形態の有機分子メモリは第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、電荷蓄積型分子鎖または抵抗変化型分子鎖を含み、電荷蓄積型分子鎖または前記抵抗変化型分子鎖が縮合多環系の基を備える有機分子層と、を備えている。 （もっと読む）

【課題】エッチング加工により高アスペクト比の構造体の形成が可能な半導体装置の製造方法を提供すること。
【解決手段】異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、前記積層膜上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクに用いて前記積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記ハードマスクパターンを除去する工程と、を含み、前記ハードマスクパターンは、第１ハードマスク層と第２ハードマスク層とが少なくとも１層ずつ以上積層されて構成され、前記第１ハードマスク層は、前記第２ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなり、前記積層膜の直上には前記第１ハードマスク層が配置される。 （もっと読む）

【課題】相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供すること。
【解決手段】カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。 （もっと読む）

【課題】上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる不揮発性半導体記憶装置を提供する。
【解決手段】第１のメモリセルＭＣ１１１は、第１のラインＷＬ１１の半導体基板ＳＢと反対側に配されている。第２のラインＢＬ１１は、第１のメモリセルＭＣ１１１を介して第１のラインＷＬ１１に交差する。第２のメモリセルＭＣ２１１は、第２のラインＢＬ１１の半導体基板ＳＢと反対側に配されている。第３のラインＷＬ２１は、第２のメモリセルＭＣ２１１を介して第２のラインＢＬ１１に交差する。第１のメモリセルＭＣ１１１は、第１の抵抗変化層Ｒ１１１と第１の整流層Ｄ１１１とを有する。第１の抵抗変化層Ｒ１１１は、カーボン系の材料で形成されている。第２のメモリセルＭＣ２１１は、第２の抵抗変化層Ｒ２１１と第２の整流層Ｄ２１１とを有する。第２の抵抗変化層Ｒ２１１は、金属酸化物で形成されている。 （もっと読む）

【課題】低消費電力且つ省スペースな半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、メモリセルは、第１極性の所定の電圧が印加されると抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、第２極性の所定の電圧が印加されると抵抗状態が第２抵抗状態から第１抵抗状態に遷移し、アクセス回路は、選択したメモリセルに接続された第１配線及び第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された第１配線及び第２配線の少なくとも一方をフローティング状態にして、選択したメモリセルにアクセスすることを特徴とする。 （もっと読む）