抵抗変化型不揮発性半導体記憶装置
【課題】相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供すること。
【解決手段】カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。
【解決手段】カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置にかかわり、相変化メモリ（Phase Change RAM、Phase Change Memory、PRAM、PCM）や、抵抗変化メモリ(Resistive RAM、 Resistance Change Memory、RRAM、ReRAM)において、相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータＰＣ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（DynamicＲＡＭ）、ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（MaskＲＯＭ）、ＮＡＮＤ Ｆｌａｓｈ、ＮＯＲ Ｆｌａｓｈ等のＦｌａｓｈ ＥＥＰＲＯＭ等が市場に出まわっている。ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（Flash EEPROMより速い）の点で優れており、ＰＣ市場、携帯市場で大きなマーケットを有する。
【０００３】
一方、書き換え可能で電源を切ることが可能な不揮発性のFlash ＥＥＰＲＯＭは、近年、携帯電話や、各種カード、ＳＳＤ等で市場が非常に大きくなりつつある。しかし、書き換え回数（Ｗ／Ｅ回数）が１０の６乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ〜２２Ｖの電圧が必要で、微細化の点、性能の点で問題がある。
【０００４】
これに対して、Ｅｍｅｒｇｉｎｇメモリ（新規メモリ）として、近年、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）等の開発が盛んである。この内、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）は、メモリセルの情報記憶素子の抵抗を変化記憶することにより、情報を記憶する。
【０００５】
磁気抵抗メモリ（ＭＲＡＭ）は、この抵抗変化率が２００％程度と小さい上、反磁界の問題があり、Ｓｃａｌｉｎｇが困難であるが、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）は抵抗値が２桁から５桁変化し、多値化が可能な点、記憶素子サイズ縮小により、書込み電流、読み出し電流が削減出来、高集積化に向く点等、ＮＯＲ Ｆｌａｓｈ、ＮＡＮＤ Ｆｌａｓｈの代替になる可能性がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】I.S. Kim、他１０名 ”High Performance PRAM Cell Scalable to sub-20nm technology with below 4F2 Cell Size, Extendable to DRAM Applications” IEEE 2010 Symposium on VLSI Technology Digest of Technical Papers pp.203-204.
【非特許文献２】Corrado Villa、他４名 “A 45nm 1Gb 1.8V Phase-Change Memory” 2010 IEEE International Solid-State Circuits Conference.
【非特許文献３】Roberto Bez、”Chalcogenide PCM: a Memory Technology for Next Decade” 2009 IEEE pp.89- 92
【非特許文献４】D. Fugazza、他３名、”Distributed-Poole-Frenkel modeling of anomalous resistance scaling and fluctuations in phase-change memory (PCM) devices” 2009 IEEE pp.723-pp726
【非特許文献５】S.H. Lee、他２５名、”programming Disturbance and Cell Scaling in Phase Change Memory : For up to 16nm based 4F2 Cell” IEEE 2010 2010 Symposium on VLSI Technology Digest of Technical Papers pp.199-200
【非特許文献６】Y. C. Chen、他２３名、”Ultra-Thin Phase-Change Bridge Memory Device Using GeSb” IEDM 2006 Session
【非特許文献７】Y.H Ha、他７名、”An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption” 2003 Symposium on VLSI Technology Digest of Technical Papers pp175-176
【発明の概要】
【発明が解決しようとする課題】
【０００７】
相変化材料配線、抵抗変化材料配線の書き込み電流（Ｓｅｔ、Ｒｅｓｅｔ電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば相変化メモリは、カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態を示す、メモリセルストリングの回路図を示す。
【図２】第１の実施形態を示す、メモリセルストリングの構造図を示す。
【図３】第１の実施形態を示す、メモリセルストリングの読み出し動作例を示す。
【図４】第１の実施形態を示す、メモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図５】第１の実施形態を示す、メモリセルストリングの読み出し動作例を示す。
【図６】第１の実施形態を示す、メモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図７】第１の実施形態を示す、メモリセルストリングのワード線駆動の動作例を示す。
【図８】第１の実施形態を示す、従来（ａ）と本実施形態（ｂ）との相変化抵抗素子の熱温度プロファイルを示す。
【図９】第１の実施形態を示す、リセット電流と、非選択セルでの電圧効果を示す。
【図１０】実施形態を示す、相変化抵抗素子のＯＮ／ＯＦＦ抵抗と非選択セルのソース、ドレイン抵抗を示す。
【図１１】第１の実施形態を示す、メモリセルアレイ図を示す。
【図１２】第１の実施形態を示す、センスアンプ回路を示す。
【図１３】第１の実施形態を示す、ビット線電流駆動回路を示す。
【図１４】第１の実施形態を示す、ビット線電圧駆動回路を示す。
【図１５】第１の実施形態を示す、Ｒｅｓｅｔ−Ｖｅｒｉｆｙ Ｒｅａｄ、Ｓｅｔ−Ｖｅｒｉｆｙ Ｒｅａｄの動作アルゴリズムを示す。
【図１６】第２の実施形態を示す、メモリセルストリングの構造図を示す。
【図１７】第３の実施形態を示す、メモリセルストリングの構造図を示す。
【図１８】第４の実施形態を示す、メモリセルストリングの構造図を示す。
【図１９】第５の実施形態を示す、メモリセルストリングの構造図を示す。
【図２０】第６の実施形態を示す、メモリセルストリングの構造図を示す。
【図２１】第７の実施形態を示す、メモリセルストリングの構造図を示す。
【図２２】第８の実施形態を示す、メモリセルストリングの構造図を示す。
【図２３】第９の実施形態を示す、メモリセルストリングの構造図を示す。
【図２４】第１０の実施形態を示す、メモリセルストリングの回路図を示す。
【図２５】第１０の実施形態を示す、メモリセルストリングの構造図を示す。
【図２６】第１０の実施形態を示す、メモリセルストリングの構造図を示す。
【図２７】第１０の実施形態を示す、メモリセルストリングの構造図を示す。
【図２８】第１０の実施形態を示す、Ｕｎｉｐｏｌａｒ素子のメモリセルストリングの読み出し動作例を示す。
【図２９】第１０の実施形態を示す、Ｕｎｉｐｏｌａｒ素子のメモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図３０】第１０の実施形態を示す、Ｂｉｐｏｌａｒ素子のメモリセルストリングの読み出し動作例を示す。
【図３１】第１０の実施形態を示す、Ｂｉｐｏｌａｒ素子のメモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図３２】第１１の実施形態を示す、メモリセルストリングの回路図を示す。
【図３３】第１１の実施形態を示す、メモリセルストリングの構造図を示す。
【図３４】第１１の実施形態を示す、メモリセルストリングの構造図を示す。
【図３５】第１１の実施形態を示す、ビット線電流駆動回路を示す。
【図３６】第１１の実施形態を示す、ビット線電圧駆動回路を示す。
【図３７】比較例の相変化メモリ構造と動作例を示す。
【図３８】比較例の相変化メモリのＧＳＴ膜とＨｅａｔｅｒ素子の微細化例を示す。
【図３９】比較例の相変化メモリの微細化での電流モデルを示す。
【図４０】比較例の相変化メモリの横方向電流を流すＧＳＴ膜の構造例を示す。
【図４１】比較例の相変化メモリの横方向電流を流すＨｅａｔｅｒ素子の構造例を示す。
【発明を実施するための形態】
【００１０】
まず図３７〜図４１を用いて本実施形態に対応する比較例について説明する。図３７に、比較例に係るＰＲＡＭのセル構成を示す。セルトランジスタをＯＮすることによりビット線ＢＬとソース線ＳＬ間に電流を流すと、高抵抗素子のＨｅａｔｅｒで熱が発生し、このＨｅａｔｅｒに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を除々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ＢＬ−ＳＬ間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする。
【００１１】
この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、図３８（ａ）に示すように、ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒや、Ｄｉｏｄｅの選択素子を用いることができる。Ｒｅｓｅｔ電流が大きいとビット線、ソース線の抵抗でのＩＲドロップ電圧が大きく、メモリセルアレイサイズも大きくできないし、Ｃｈｉｐの総電流の制限により、一度に読み書きできるビット数も制限され、Ｒｅａｄ／Ｗｒｉｔｅバンド幅も小さくなる欠点がある。この問題を解決するため、図３８（ｂ）に示すように、Ｈｅａｔｅｒ素子を側壁形成する方法がある。これによりＨｅａｔｅｒ素子の熱密度があがり、高温化しやすく低電流化しやすい。
【００１２】
しかしながら、ＨｅａｔｅｒはＳｐｕｔｔｅｒ等で側壁形成出来、薄膜化しやすいが、ＣＶＤ等で形成する相変化素子であるＧＳＴ膜はこれに接しているので、図３７のように半球状に広がり熱伝導が３次元に広がり高温化し難く、Ｒｅｓｅｔ電流が大きくなるおそれがある。
【００１３】
この問題を解決する方法として、図３８（ｃ）に示すように、Ｈｅａｔｅｒ素子、ＧＳＴ素子の両方を微細なコンタクト中にＣＶＤで埋め込む方法がある。しかしながら、コンタクトサイズが設計ルールで決まり、Ｈｅａｔｅｒ、ＧＳＴ膜の断面積を小さくして、低電流で高温を発生させるのに限界がある。又、小さいコンタクトにＣＶＤでＧＳＴ膜を埋め込むのも限界がある問題がある。又、Ｈｅａｔｅｒ断面積を小さくすると、断面積に比例してＧＳＴのＲｅｓｅｔ電流が減るわけではない。
【００１４】
図３９のＰｏｏｌＦｒａｎｋｅｌの改善モデルに示すように、Ｈｅａｔｅｒを微細化しても、ＧＳＴの半球のサイズが小さくなるが、電流が流れる方向でのＧＳＴの厚みも小さくなるためＨｏｐｐｉｎｇするＰａｔｈが増え、この効果で、書き込み、読み出し電流が増え、それほど電流は減らない。これにより、リセット電流Ｉｒｅｓｅｔは、実験的にはＨｅａｔｅｒ断面積の１０の０．５７６乗に比例している。よって、桁違いに断面積を小さくしないと、低Ｒｅｓｅｔ電流化は実現出来ない。
【００１５】
この問題を解決する１つの手段として、図４０に示すように、ＧＳＴ膜を薄膜で形成し、左右にＨｅａｔｅｒ素子ＴｉＮを形成する方法がある。これにより、薄膜を形成するだけで容易にＧＳＴも抵抗を上げることが出来る。しかしながら、構造上ＴｉＮのＨｅａｔｅｒ素子上にＧＳＴ膜が形成する必要がある点、ビット線からのＧＳＴ／ＴｉＮ膜へのコンタクト、ＧＳＴ／ＴｉＮ膜直下にトランジスタのソース、ドレインコンタクトを形成する必要があり、ＧＳＴ／ＴｉＮ膜の薄膜化は厳しく、結局Ｈｅａｔｅｒの熱密度が上がらない恐れがある。更に、メモリセルの構造上、配線の幅、スペースをＦとすると、原理的には６Ｆ２（３Ｆｘ２Ｆ）サイズのメモリセルになるが、ビット線からのコンタクトのＧＳＴ／ＴｉＮへの合わせ余裕、及び両ＴｉＮ膜とソース、ドレインとの接続コンタクトの領域が必要になり、コンタクトとゲート間距離をＦ必要になると、２Ｆｘ４Ｆ＝８Ｆ２の大きなサイズのセルになってしまう。更にＨｅａｔｅｒの厚みを薄く出来ないため、セルＲｅｓｅｔ電流が下げられず、大きなＲｅｓｅｔ電流が必要であり、Ｒｅｓｅｔ電流を流すセルトランジスタでセルサイズが決まってしまう問題が発生する。
【００１６】
図４１はその他、Ｈｅａｔｅｒ素子を横方向に配置する例を示す。Ｈｅａｔｅｒは横方向に電流を流すため、薄膜化出来るが、ＧＳＴ膜は半球状部分が結晶、アモルファス間を遷移するため、結局、図３８（ｂ）は同じ効果でしかなくＲｅｓｅｔ電流は大きい。更に、横方向に、ＴｏｐＥｌｅｃｔｒｏｄｅ（ＴＥ）まで、配置する必要があるため、相当セルサイズは大きくなってしまう。もちろん、これら構造をＲＲＡＭに適用しても同じことが起こり、比較例のＲＲＡＭにおいてもＲｅｓｅｔ電流が大きい問題が発生する可能性がある。
【００１７】
以上述べたように、比較例のＰＲＡＭ（ＲＲＡＭ）においては、ＧＳＴ膜、Ｈｅａｔｅｒ素子の電流が流れる方向の断面積を小さくすることが出来ず、Ｒｅｓｅｔ、Ｒｅｓｅｔ電流、Ｒｅａｄ電流が大きくなり、Ｓｃａｌｉｎｇが困難な問題が存在していた。以下、本実施形態につき図面を参照して説明する。
【００１８】
[第１の実施形態]
以下、図面を参照として、第１の実施形態を示す。図１は第１の実施形態を示す、メモリセルストリングの回路図を示す。
【００１９】
可変抵抗記述は、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）からなる相変化抵抗素子を示し、この相変化抵抗素子の両側には、電流を通すと熱を発生させるＨｅａｔｅｒとなる抵抗素子、この抵抗素子の両端は、セルトランジスタのソース、ドレインに接続されて、１個のメモリセルを構成する。ゲートはワード線ＷＬｉに接続される。このメモリセルを複数直列接続し、一端をブロック選択トランジスタを介して、ビット線ＢＬに接続し、他端はソース線ＳＬに接続される。ブロック選択トランジスタのゲートはブロック選択線に接続される。セルの直列数はこの例では４であるが、１、２、８、１６、３２、６４、１２８、２５６やその他の数値でも良い。ＧＳＴは、少なくともＧｅ、Ｓｂ、Ｔｅの内２つの原子が含まれておれば良い。更にＮやその他の不純物Ｄｏｐｅも可能である。
【００２０】
図２は第１の実施形態例を示す、メモリセルストリングの構造図を示す。ワード線であるセルトランジスタのゲート電極配線（ＷＬｉ）の側壁及び、セルトランジスタのソース、ドレンンの拡散層（ＡＡ）部分に、薄膜のＨｅａｔｅｒ素子を成膜する。ＴｉＮ、Ｗ等の高抵抗材料を成膜し、ワード線方向のＳＴＩ部はリソで加工し除去する。その後、ワード線間を絶縁膜で埋め込む。その後、ゲートの絶縁膜上部のＨｅａｔｅｒ素子やその上の絶縁膜はＣＭＰ等や、異方性Ｅｔｃｈｉｎｇで除去し、側壁端にＨｅａｔｅｒ素子を取り出す。その後、平坦な状態で、カルコゲナイドガラスをＣＶＤ、ＭＯＣＶＤ、Ｓｐｕｔｔｅｒ等で薄膜積層させる。その後、メモリセル部分以外のカルコゲナイドは、リソ加工で除去する。その後、Ｗ等でコンタクトを形成し、Ｗ等の金属配線でソース線、ビット線の繋ぎＰＡＤを作る。その後、コンタクトを形成後、ビット線をＣｕ／Ａｌ等のＭ１配線等で形成する。その上の配線Ｍ２、Ｍ３．．．等が任意である。
【００２１】
カルコゲナイドの厚み、Ｗの厚みは十分な低電流で融点化させるため３ｎｍ未満が望ましい。図２の下部図に示す様に、実際のメモリセルサイズは、ワード線方向はＡＡの幅とＳＴＩ幅の２Ｆ、ビット線方向はゲート（ＧＣ）のピッチで決まり２Ｆで、計４Ｆ２サイズのメモリセルが容易に実現出来る。Ｈｅａｔｅｒ層の厚みが薄いので、これが実現出来る訳である。
【００２２】
図３〜図７は、第１実施形態例を示す、メモリセルストリングの動作例である。図３は、第１実施形態のＰＲＡＭの読み出し動作例である。スタンドバイ時は、ブロック選択線ＢＳがＬＯＷであれば問題無い。斜線はどのような状態でも良いことを示す。ワード線は全てＨＩＧＨ、ＬＯＷでも良い。ＨＩＧＨである方がセルトランジスタを全てＯＮ出きるのでより望ましいがＬＯＷでも問題ない。ワード線ＷＬｉがＨＩＧＨの時、ビット線ＢＬ、ソース線ＳＬも任意であるが、ＶＳＳより上であるが、少し高いＶＩＮＴ１の電圧にするのが望ましい。これはセルトランジスタに印加されるストレスを緩和出きるからである。
【００２３】
読み出し動作時、選択したセルのワード線ＷＬ２をＬＯＷに下げ、他のＷＬ０、１、３をＨＩＧＨのままにしておき、ソース線ＳＬをＶＳＳに下げ、ブロック選択線ＢＳをＨＩＧＨに上げる。すると、選択したセルストリングの非選択セルのセルトランジスタはＯＮしているため、非選択セルのＧＳＴ膜と、Ｈｅａｒｔｅｒ抵抗素子には電圧がわずかしか印加されず、大部分は、セルトランジスタをＯＦＦしてある選択したセルのＧＳＴ膜と、Ｈｅａｒｔｅｒ抵抗素子に電圧が印加され、これらに電流が流れる。
【００２４】
この時ＧＳＴ膜の状態がアモルファス状態で抵抗が高いとビット線ＢＬから電流が少ししか流れずＢＬはＨＩＧＨ状態を保ち、ＧＳＴ膜の状態が結晶状態で抵抗が低いとビット線ＢＬから電流が多く流れＢＬはＬＯＷ状態になる。この差をビット線端に接続してあるセンスアンプ回路で増幅し、“１”データであるか、“０”データであるかを判断する。
【００２５】
通常相変化素子は２桁程度の抵抗差も持ち、十分に、書込んである“１”、“０”情報を読み出せる。この時ビット線ＢＬとソース線ＳＬの電位差は、Ｈｅａｔｅｒの熱により情報が変化しない程度に低い電圧に抑える。熱はＩｘＲｘＲに比例するためである。このメモリのほかの特徴は、ブロック選択線ＢＳを選択しても、ＢＬ−ＳＬ間に電圧を印加しなければ、セルデータは読み出されない点である。
【００２６】
一つの方法は、Ｓｔａｎｄｂｙ時、ＷＬ、ＳＬ、ＢＳをＬＯＷにしておき、動作時、ＳＬをＬＯＷのままＢＳをＨＩＧＨにして、選択するＢＬのみＨＩＨＧにすれば、非選択ＢＬは電流がながれずＯＫとなる。
【００２７】
もう一つの例は、Ｓｔａｎｄｂｙ時、ＷＬ＝ＨＩＧＨ、ＳＬ＝ＶＩＮＴ１、ＢＳ＝ＬＯＷにしておき、動作時、非選択ＢＬをＬＯＷにして、選択ＢＳをＨＩＧＨ、選択ＳＬをＬＯＷにすれば、選択ワード線、選択ＢＬのセルにのみ読み出される。
【００２８】
図４は、本実施形態のＰＲＡＭの書き込み動作例である。Ｓｔａｎｄｂｙ時は、Ｒｅａｄと同様に各種状態が許される。動作時は、選択セルのワード線のみＬＯＷにして、選択ソース線ＳＬをＬＯＷにして、選択ＢＳをＨＩＧＨにして、非Ｐｒｏｇｒａｍのビット線はＬＯＷのままで、選択ＢＬの内、ＧＳＴ膜をアモルファス化して、高抵抗化（Ｒｅｓｅｔ化）したいセルに対しては、１００ｎｓ程度短期間だけＢＬをＶＩＮＴ３と最も高くする。これにより選択したセルのＧＳＴ膜と両端のＨＥＡＴＥＲにのみ大きな電流が流れ、Ｈｅａｔｅｒのジュール熱によりＧＳＴ膜を融解し、その後急激にＢＬをＬＯＷして急冷却し、アモルファス状態に変えＧＳＴ膜の高抵抗化（Ｒｅｓｅｔ）動作を行う。
【００２９】
選択ＢＬの内、ＧＳＴ膜を結晶化して、低抵抗化（Ｓｅｔ化）したいセルに対しては、数百ｎｓ程度長くＢＬをＶＩＮＴ２と低めの電圧を印加する。これにより選択したセルのＧＳＴ膜と両端のＨＥＡＴＥＲに小さい電流が流れ、Ｈｅａｔｅｒのジュール熱によりＧＳＴ膜を融解し、その後ゆっくりＢＬをＬＯＷして、結晶化状態に変えＧＳＴの低抵抗化（Ｒｅｓｅｔ）動作を行う。
【００３０】
図５、図６はその他の読み出し、書き込み動作例を示す。図３、４との違いは、Ｒｅａｄ動作時、ＳＬをＶＩＮＴにして、選択ＢＬのみＶＩＮＴより低いＶＩＮＴ４に設定して、電流を流し読み出す点、Ｐｒｏｇｒａｍ動作時は、ＳＬをＶＩＮＴにして、選択ＢＬのみＶＩＮＴより少し低いＶＩＮＴ５でＳｅｔ動作、更に低いＶＩＮＴ６でＲｅｓｅｔ動作を行う点である。
【００３１】
図７は、ＳｔａｎｄｂｙのセルトランジスタをＯＮしつつ、Ｓｔａｎｄｂｙ時のセルトランジスタに印加される電界を低く抑えるため、Ｓｔａｎｄｂｙ時全ＷＬを低い電圧に設定して、Ａｃｔｉｖｅ時選択ＷＬはＶＳＳ、非選択ＷＬはより高い電圧にＢｏｏｔする例である。
【００３２】
以上、図１及び図２の構造で、図３〜図７の動作を行うことにより、側壁形成や、コンタクト埋め込みでない容易な方法で、ＧＳＴ膜の薄膜化行うだけで、ＳＧＴ膜の電流が流れる所の断面積を大幅に小さく出来、読み出し電流、書き込み電流（Ｒｅｓｅｔ、Ｓｅｔ電流）を削減し、最小トランジスタで駆動出きるように出来、更に、ゲートの配線ピッチ、拡散層、ＳＴＩのピッチの４Ｆ２サイズの最小セルサイズが実現出来る。
【００３３】
更にＨｅａｔｅｒ抵抗素子も容易にトランジスタの側壁に薄膜形成出来、熱密度が上がり、電流を削減出来る上、薄膜なのでゲートピッチを広げる必要が無い。更に選択セルストリングの任意のセルを選択でき、ランダムＲｅａｄ／Ｗｒｉｔｅが実現出来る。又、ＢＬからセルストリングへのコンタクト数が大幅に低減出来、ビット線容量が軽く、高速化と低消費電力化が図れる。又メモリセルストリングのセル数を増やすと、平均セルサイズも低減出来る。又、Ｈｅａｔｅｒ長さが長いので、隣接セルをＲｅｓｅｔ動作させた場合の熱干渉による誤書き込みを低減出来る。隣接ＧＳＴ膜同士は近いが絶縁膜の熱伝導率は低いので、実際はＨｅａｔｅｒ経由で熱が伝わるが、本実施形態では、ゲート高さｘ２倍のＨｅａｔｅｒを介したＧＳＴ膜間距離をかせげるので、この熱干渉の問題を大幅に低減出来る。
【００３４】
更に、従来の半球型のＧＳＴのアモルファス、結晶の状態境界の問題が無く、相変化抵抗素子の長さが限定され、内部をフルにアモルファス、結晶のどちらかに設定しやすいため、ばらつきに強い。
【００３５】
更に、電流が流れる長さ方向が、断面方向に比べて長いので、ＨｏｐｐｉｎｇでんどうするＰａｔｈが限定され、微細化によるばらつき、低抵抗化効果を抑制出来る。
【００３６】
更に、従来片側にのみＨｅａｔｅｒが存在するＧＳＴ膜状態（図８（ａ））に比べて、図８（ｂ）に示すように、本実施形態では、相変化抵抗材料の両側にＨｅａｔｅｒ素子を配置し、両側からＨｅａｔｅｒ素子のジュール熱で、カルコゲナイドを熱するため、熱の閉じ込め作用が働き、より小さいＲｅｓｅｔ、Ｓｅｔ電流でも最も低温であるカルコゲナイドの部分の温度を高く保つことが出来、書き込み電流を約１／３程度にまで低減出来る。
【００３７】
図９（ａ）は、リセット電流ＩｒｅｓｅｔがＨｅａｔｅｒ断面積の１０の０．５７６乗に比例している実験データで、熱の綴じ込み作用で更に電流が１／３程度に低減した場合の、本実施形態のＧＳＴ膜の膜厚とリセット電流の関係を示す。ゲート配線のＬｉｎｅ、Ｓｐａｃｅ、ＡＡ幅、ＳＴＩ幅等の設計ルール（ＤＲ＝ＤｅｓｉｇｎＲｕｌｅ）がそれぞれ、３０ｎｍ、２０ｎｍ、１０ｎｍ、５ｎｍと小さくなるにつれ、膜厚が５ｎｍから１ｎｍ未満になるにつれ、リセット電流は従来の２００ｕＡ程度から数ｕＡ程度に大幅に低減出来ている。
【００３８】
図９（ｂ）は、同一条件で、メモリセルストリング長が４と８の場合のＲｅｓｅｔ電流を流した場合の非選択のセルトランジスタとブロック選択トランジスタのソース・ドレインに印加される電圧の合計を示す。ＧＳＴ膜厚を１ｎｍ（未満）にすると８セル直列のメモリセルストリングでも、ＧＳＴ膜厚を２ｎｍ（未満）にすると４セル直列のメモリセルストリングでも、これらトランジスタで降圧する電圧は１Ｖ（未満）に低減出来、セルストリングのセルトランジスタ構成でも十分Ｒｅｓｅｔ電流を供給できていることが判る。好ましくは、２Ｖ以下の動作が望ましい。この場合、８セル直列のメモリセルストリングにおいてＧＳＴ膜厚は２ｎｍとなり、４セル直列のメモリセルストリングにおいてＧＳＴ膜厚は３ｎｍとなる。
【００３９】
図１０は、読み出し動作における抵抗Ｄｒｏｐ成分解析を示している。ＤＲの値でＧＳＴ膜のアモルファス状態（Ｒｏｆｆ）と結晶状態（Ｒｏｎ）の抵抗は変化するが、何れの条件でも、セルトランジスタとブロック選択トランジスタの抵抗の合計は、Ｒｏｆｆの値は２桁大きく、Ｒｏｎと同等の値となる。即ち、読み出し時、Ｒｏｆｆ時は、流れる電流がほぼＧＳＴ膜で制限され、Ｒｏｎ状態でも、殆どＧＳＴ膜に流れる電流で決まり、ＧＳＴ膜の２桁の電流量差がメモリセルストリングでも維持できる。
【００４０】
図１１は本実施形態に適用できるアレイ構成例を示す。ビット線ＢＬは、読み出し信号の増幅器とＳｅｔ、Ｒｅｓｅｔ動作の為ＢＬを駆動するＤｒｉｖｅｒに接続される。ワード線ＷＬ、ブロック選択線ＢＳ、ソース線ＳＬは、これらのＤｒｉｖｅｒを有するＲｏｗＤｅｃｏｄｅｒに接続される。この例ではＢＬ一本に１個のアンプ、駆動回路を用意したが、動作例で示すように、選択するＢＬを間引くことが容易なので、これらを複数のBLで共有することも容易である。
【００４１】
図１２（ａ）、図１２（ｂ）は、本実施形態に適用出来る読み出しアンプ回路例を示す。本実施形態で、ＮＡＮＤ代替用途で遅くても良いが、アレイマットを非常に大きくしたい場合、図１２（ａ）、図１２（ｂ）に示す様な方式が本実施形態に適用出来る。
【００４２】
図１２（ａ）は最初にＢＬＳＡをＶＩＮＴにＰｒｅｃｈａｒｇｅし、Ｖｘ電位で閾値落ちの電位でＢＬをＰｒｅｃｈａｒｇｅしておき、セル抵抗が低い場合、ＢＬ電荷がソース線ＳＬに流れるがＢＬの容量が大きいため、ＢＬ電位の下がりが小さいが、ＢＬから抜けた電荷分、Ｖｘのトランジスタの閾値落ちで、センスアンプ側のノードＢＬＳＡの電荷が転送され、このＢＬＳＡの容量は小さいのでＢＬＳＡの電位が大きくさがる。これを増幅回路で増幅させ、安定動作を可能にする。
【００４３】
図１２（ｂ）は、ＰＭＯＳ ＤｒｉｖｅｒのゲートをＢＬ電位がＶＢＬＨ電位と同一電位に保つＦｅｅｄｂａｃｋをかける。この場合でも、ＢＬから電荷が抜けた分だけ、ＢＬＳＡの電位が大きく下がりその値をアンプで増幅させ安定動作させる。このように、ＢＬＳＡのノードを一定電流でＫｅｅｐしても、ＶＩＮＴでＰｒｅｃｈａｒｇｅしてもいずれにしよ、ＢＬＳＡのノードの振幅を大きく出来き、大容量対応の大きなセルアレイであっても安定動作出来る。
【００４４】
図１３（ａ）、図１３（ｂ）は本実施形態に適用出来る多値書き込みを実現するＲｅｓｅｔ、Ｓｅｔ動作を可能にするＢＬ駆動回路を示す。Ｖｒｅｓｅｔ_ｒｅｆ、Ｖｓｅｔ_ｒｅｆの基準電位を作りそれを５極管動作させることにより、一定電流を流すことが出来る。これに直列でＳｗｉｔｃｈを直列接続して電流のＯＮ／ＯＦＦを制御する。
【００４５】
まずはＶｒｅｓｅｔ_ｏｎをＬＯＷにして、Ｒｅｓｅｔ状態にして、その後、各直列トランジスタのサイズが異なるものを用意すればＳｅｔ電流値を変えることが出来、図１３（ａ）のような、異なる相変化抵抗値をもつ多値セルが実現出来る。もちろん２値も用意に実現出来る。まずはＲｅｓｅｔして除々にＳｅｔしても良いし、最初にＳｅｔして、除々にＲｅｓｅｔしても良い。
【００４６】
図１４は多値Ｒｅｓｅｔ、Ｓｅｔ動作をＢＬ−ＳＬ間の印加電圧を変えることで制御する例を示す。ＢＬＳＡの電圧をＶｒｅｆの値を選択して、Ｒｅｓｅｔ、Ｓｅｔ０、Ｓｅｔ１、Ｓｅｔ２と交換することにより容易に多値書き込みが出来る。
【００４７】
図１５（ａ）、図１５（ｂ）は、微細化してセルの抵抗分布が広がり、多値化や２値化が困難な場合に本実施形態に適用出来るＰｒｏｇｒａｍ／ＶｅｒｉｆｙＲｅａｄのアルゴリズムを示す。
【００４８】
図１５（ａ）はまずはＲｅｓｔ動作を行い、ＶｅｒｉｆｙＲｅａｄ動作で、抵抗に流れる電流が多いならば、再度ＢＬ−ＳＬ間電流を増やして再実行する。これを基準電流より少なくなるまで、実行する。次に、Ｓｅｔ動作も、最初にＳｅｔを行い、ＶｅｒｉｆｙＲｅａｄ動作で、抵抗に流れる電流が少ないならば、再度ＢＬ−ＳＬ間電流を増やして再実行する。これを基準電流より大きくなるまで実行する訳である。これは多値書き込みにも当然適用出来、ＢＬ毎に、多値のＳｔａｔｅに応じた基準と比較し未達成ならば再実行すればよいわけである。達成ビットはＢＬ−ＳＬ間を０Ｖにすればこれ以上Ｓｅｔ、Ｒｅｓｅｔされることが無いので問題ない。
【００４９】
図１５（ｂ）は逆にＳｅｔした後から、多値に応じてＲｅｓｅｔする場合を示す。同様に多値が実現出来る。
【００５０】
［第２実施形態］
図１６は第２の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図１５とほぼ同じである。異なる点は、Ｈｅａｔｅｒの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でＥｔｃｈｉｎｇ除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。
【００５１】
［第３実施形態］
図１７（ａ）〜図１７（ｃ）は第３の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図１５とほぼ同じである。異なる点は、ゲート形成、絶縁膜堆積、ＧＳＴ膜堆積後、ゲート加工と同時にＧＳＴ膜も加工する。その後、別リソグラフィでＳＴＩ上のＧＳＴをセルアレイ以外のＧＳＴ膜を加工除去する。その後、ゲート側壁にＨｅａｔｅｒ素子を側壁形成すれば、メモリが実現出来る。設計ルールが異なれば最適なプロセスも変わるので、最適なプロセスを選べばよい。
【００５２】
図１７（ｃ）に、膜厚が異なるＧＳＴ膜を多数積層させ、Ｈｅａｔｅｒからの距離も変えることにより、多値化を容易にすることが出来る。上の膜は断面積も大きくＨｅａｔｅｒより遠いのでＲｅｓｅｔ／Ｓｅｔ電流が大きくなるからである。
【００５３】
［第４実施形態］
図１８は第４の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１７とほぼ同じである。異なる点は、Ｈｅａｔｅｒの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でＥｔｃｈｉｎｇ除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。
【００５４】
［第５実施形態］
図１９は第５の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１７とほぼ同じである。異なる点は、ＧＳＴ膜をゲート上ばかりでなく、拡散層上にも形成している。例えばＳｅｌｆ−Ｇｒｏｗｔｈ法で形成する場合や、Ｓｐｕｔｔｅｒ法で形成し側壁形成厚みが薄い場合、少しＥｔｃｈｉｎｇをすれば平面部分だけにＧＳＴ膜が形成出来る。
【００５５】
［第６実施形態］
図２０は第６の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１７とほぼ同じである。異なる点は、ＧＳＴ膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。その上で、側壁にＨｅａｔｅｒ素子を形成している。ＧＳＴ膜も抵抗素子なので、ＧＳＴの低抵抗状態よりＨｅａｔｅｒの抵抗が低ければ、側壁のＧＳＴの抵抗状態にかかわらず、抵抗はほぼ一定になり、Ｈｅａｔｅｒ素子として活用できる。
【００５６】
［第７実施形態］
図２１は第７の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図２０とほぼ同じである。異なる点は、セルトランジスタが３次元構造になっており、Ｃｈａｎｎｅｌがワード線方向で、縦横方向に形成される場合を示す。トランジスタのＥＯＴが１ｎｍ程度になれば、設計ルールが１０ｎｍ未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタの駆動能力が大幅に改善し、メモリセルストリングのセル直列数を大幅に増加でき、平均セルサイズを縮小出来るし、セルトランジスタ部分に電流が流れることによるＩＲドロップ電圧も低減出来る。
【００５７】
［第８実施形態］
図２２は第８の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図２０とほぼ同じである。異なる点は、セルトランジスタが３次元構造になっており、Ｃｈａｎｎｅｌがビット線方向で、縦横方向に形成される場合を示す。トランジスタのＥＯＴが１ｎｍ程度になれば、設計ルールが１０ｎｍ未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタのＳｈｏｒｔ−Ｃｈａｎｎｅｌ効果を抑制出来る。
【００５８】
［第９実施形態］
図２３は第９の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては他の実施例とほぼ同じである。異なる点は、Ｈｅａｔｅｒ素子をなくし、ＧＳＴ膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。ＧＳＴ膜自身も抵抗素子なので自己発熱によりＳｅｔ、Ｒｅｓｅｔ動作が可能となる。ＧＳＴ膜の電流が流れる方向の長さを、他の実施例より３倍以上に出来るので、ＨｏｐｐｉｎｇＰａｔｈの抑制に効果的である。
【００５９】
［第１０実施形態］
図２４は第１０の実施形態例を示す、メモリセルストリングの構造図を示す。これは、第１実施形態に抵抗変化メモリを適応した場合を示す。抵抗変化メモリは、Ｈｅａｔｅｒは存在しないが、抵抗に流す電流を変えて、Ｓｅｔ、Ｒｅｓｅｔ動作を行い、読み出し時の抵抗素子の抵抗を変える（Ｕｎｉｐｏｌａｒ動作）か、抵抗に流す電流の極性を変えて、Ｓｅｔ、Ｒｅｓｅｔ動作を行い、読み出し時の抵抗素子の抵抗を変える（Ｂｉｐｏｌａｒ動作）かが出来る。
【００６０】
図２５はこの実施形態に適用出来るメモリセル構造を示す。ゲートの絶縁膜上、ゲートの側壁に抵抗変化素子を薄膜形成する。これにより、上記実施形態のＰＲＡＭの例と同様に、設計ルールによらず、Ｒｅｓｅｔ、Ｓｅｔ電流、Ｒｅａｄ電流を大幅に削減出来る。本実施形態に適用出来る抵抗変化素子の材料としては、ＮｉＯ、ＷＯｘ、ＨｆＯ２、ＺｎＯ２、ＴｉＯＮ、ＰｒＣａＭｎＯ３、Ａｇ−ＧｅＳｅ、Ｃｕ−ＧｅＳｅ、ＴａＯｘ、ＦｅＯ、ＧｅＯ、ＳＴＯ、及びＣｕＳｉＯ等の二元系酸化物、三元系酸化物が適用出来る。抵抗変化素子内部にその素子の材料の偏移により低抵抗パスが出来る材料は図２４のようなセル構造が最適である。
【００６１】
図２６は、ソース、ドレイン部上に異なる電極を形成した後、その上に抵抗変化素子を形成した場合を示す。この構造はＢｉｐｏｌａｒ動作するＲＲＡＭに最適である。例えばＧｅＳｅの抵抗変化膜の一方端にＡｇ電極を形成すると、Ａｇ＋イオンがＡｇ電極側に正の電圧を印加した時、ＧｅＳｅ中に移動し、抵抗変化層の抵抗が下がり、負の電圧を印加するとＡｇ側にＡｇ＋が戻り抵抗変化層の抵抗が上がる。このようにＣｕ移動や、酸素Ｖａｃａｎｃｙ移動等が極性を持って現れる場合に適している。又一方の電極にのみ酸化物が付着して高抵抗になる場合にも適している。
【００６２】
図２７は、ソース、ドレイン部上に同一電極を形成した後、その上に抵抗変化素子を形成した場合を示す。この構造はＵｎｉｐｏｌａｒ動作するＲＲＡＭに最適である。Ｆｏｒｍｉｎｇ等のＦｉｌａｍｅｎｔの形成が必要となる。
【００６３】
図２８−図２９はＵｎｉｐｏｌａｒ動作に適したＲｅａｄ動作とＳｅｔ／Ｒｅｓｅｔ動作を示す。基本動作はＰＲＡＭの場合とほぼ同じで、効果も同様である。異なる点は、Ｓｅｔ、Ｒｅｓｅｔ時間は同一でも動作し、印加電流、電圧のみ変えれば、Ｓｅｔ、Ｒｅｓｅｔの区分けが出来る。
【００６４】
図３０及び図３１はＢｉｐｏｌａｒ動作に適したＲｅａｄ動作とＳｅｔ／Ｒｅｓｅｔ動作を示す。基本動作はＰＲＡＭの場合とほぼ同じで、効果も同様である。ことなる点は、Ｓｅｔ、Ｒｅｓｅｔ時間で、電流の極性を変えるため、ソース線ＳＬはＶＳＳとＨｉｇｈ電圧の間の電圧値にしておき、Ｓｅｔ、Ｒｅｓｅｔで、ビット線電圧をＨｉｇｈ又はＬＯＷにすることで、実現できる。
【００６５】
［第１１実施形態］
図３２は第１１の実施形態例を示す、ＲＲＡＭのメモリセルストリングの回路図を示す。効果としては図２４−図３１とほぼ同じである。異なる点は、抵抗変化素子の両側を抵抗素子で挟んだ点である。
【００６６】
図３３は図３２回路図を実現するＲＲＡＭのメモリセルストリングの構造図を示す。効果としては図２４〜図３１とほぼ同じである。ゲートの上部に薄膜の抵抗変化素子、ゲートの側壁には抵抗素子を挟んだ点である。抵抗素子は出来るだけ低抵抗が望ましい。この構成にすることにより抵抗変化素子を平面上で形成し、特性の安定、ばらつきを抑えることが可能となる。
【００６７】
図３４は図３２の回路図を実現するＲＲＡＭのメモリセルストリングの構造図を示す。効果としては図２４〜図３１とほぼ同じである。ゲートの上部に薄膜の抵抗変化素子、ゲートの側壁にはそれぞれ材料が異なる電極抵抗素子を挟んだ点である。抵抗素子は出来るだけ低抵抗がのぞましい。この構成にすることによりＢｉｐｏｌｏｒ動作が出来る。
【００６８】
図３５は図２４〜図３５を実現するＢｉｐｏｌａｒ動作の場合のＢＬへの書き込み電流駆動回路例を示す。ＳＬはある電圧ＶＳＬにしておき、この例ではＲｅｓｅｔ電流は一定電流でＶＳＬより低い電位にＢＬを引き落とし、Ｓｅｔ電流は複数の一定電流を選択出来、ＶＳＬより高い電圧にＢＬを引き上げることが出来る。これにより複数のＳｅｔ状態を確保出来、多値動作が可能となる。
【００６９】
図３６は図２４〜図３５を実現するＢｉｐｏｌａｒ動作の場合のＢＬへの書き込み電圧駆動回路例を示す。ＳＬはある電圧ＶＳＬにしておき、この例ではＲｅｓｅｔ電圧は一定電圧でＶＳＬより低い電位にＢＬを引き落とし、Ｓｅｔ電圧は複数の一定電圧を選択出来、ＶＳＬより高い電圧にＢＬを引き上げることが出来る。これにより複数のＳｅｔ状態を確保出来、多値動作が可能となる。
【００７０】
以上詳述してきたように上記実施形態によれば、相変化材料は、セルトランジスタのゲート上に薄膜形成され、その両端は、セルトランジスタの側壁のＨｅａｔｅｒ抵抗素子を介して、セルトランジスタのソース、ドレインに接続される。これにより、従来のコンタクト内部に形成しており、断面積の縮小が困難であったカルコゲナイドグラスを容易に薄膜形成出来、更にＨｅａｔｅｒ素子も薄膜形成出来るため、結果として、従来の相変化メモリと比較して、大幅な相変化材料とＨｅａｔｅｒ素子の断面積を縮小出来、大幅な書き込み電流（Ｒｅｓｅｔ電流、Ｓｅｔ電流）と読み出し電流の低減が可能なメモリセルが実現出来る。
【００７１】
更に本実施形態であると、相変化材料の両側からＨｅａｔｅｒによる加熱が出来、熱の閉じ込め作用が働き、より低電流が実現出来る。結果として、最小トランジスタで駆動できるまで書込み、読み出し電流が低減出来実質４Ｆ２サイズのメモリセルが実現出来る。
【００７２】
又、セル回路構造の効果により、ランダムアクセスも可能になる。又、ゲートのチャネル幅程度の相変化素子の長さを確保出来るので、電流が流れる長さを確保出来、ＨｏｐｐｉｎｇＰａｔｈの並列化で電流が増加する問題を食い止められる。
【００７３】
又、Ｈｅａｔｅｒ素子はゲートの高さ分の長さを確保出来るので、隣接セルのＲｅｓｅｔ動作により発生した熱干渉を大幅に低減出来る。
【００７４】
更に、相変化材料の領域が完全に限定できるので、不十分な結晶化、アモルファス化も阻止でき、抵抗のばらつきも低減出来る。
【００７５】
同様に、抵抗変化素子を用いたＲＲＡＭを実現した場合も、抵抗変化素子の薄膜形成による書き込み、読み出し電流の削減、側壁も抵抗変化素子にした場合、より抵抗変化素子の長さを確保出来、電流の低下、ばらつきの低下が実現出来る。
【００７６】
Ｕｎｉｐｌａｒ素子はビット線に流す電流量を変えるとＳｅｔ、Ｒｅｓｅｔ動作が実現出来るし、Ｂｉｐｏｌａｒ素子は、ソース線電圧に対してビット線電圧をより高く、より低くすることにより容易にＲｅｓｅｔ、Ｓｅｔ動作が実現出来る。更に、従来の半球型のＧＳＴのアモルファス、結晶の状態境界の問題が無く、相変化抵抗素子の長さが限定され、内部をフルにアモルファス、結晶のどちらかに設定しやすいため、ばらつきに強い。又多値記憶が容易に実現出来る。
【００７７】
上記記載を換言すると、本実施形態によれば、相変化材料はセルトランジスタのゲート上に薄膜形成され、その両端は、セルトランジスタの側壁のＨｅａｔｅｒ抵抗素子を介して、セルトランジスタのソース・ドレインに接続される。これにより、従来のコンタクト内部に形成しており、断面積の縮小が困難であったカルコゲナイドグラスを容易に薄膜形成出来、更にＨｅａｔｅｒ素子も薄膜形成出来るため、結果として、従来の相変化メモリと比較して、大幅な相変化材料とＨｅａｔｅｒ素子の断面積を縮小出来、大幅な書き込み電流（Ｒｅｓｅｔ電流、Ｓｅｔ電流）と読み出し電流の低減が可能なメモリセルが実現出来る。更に相変化材料の両側からＨｅａｔｅｒによる加熱が出来、熱の閉じ込め作用が働き、より低電流でのアモルファス化（Ｒｅｓｅｔ）、結晶化（Ｓｅｔ）が実現出来る。結果として、最小トランジスタで駆動できるまで書込み、読み出し電流が低減出来る。これにより、ビット線のＩＲドロップが低減され、アレイサイズの拡大も実現出来る。更に、セルトランジスタの側壁で薄膜Ｈｅａｔｅｒ素子を形成するため、実質的にビット線方向のセルサイズが、セルトランジスタのゲート配線（ワード線）のライン・スペース（２Ｆ）で決まり、ワード線方向のセルサイズが拡散層（ＡＡ）とＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）のライン・スペース（２Ｆ）できまり、実質４Ｆ２サイズのメモリセルが実現出来る。
【００７８】
又、選択したセルトランジスタのゲートに接続されるワード線をＬｏｗ、その他のワード線とブロック選択線をＨＩＧＴしているため、ソース線、ビット線間に電圧を印加すると、メモリセルストリングの任意のセルの相変化材料にのみ電圧が印加され、ランダムアクセスも可能になる。流れる電流により０、１等の判断が出来る。書き込みの同様で、選択したセルの相変化材料にのみＨｅａｔｅｒで熱することが出来、アモルファス化、結晶化の遷移が出来る。
【００７９】
又、ゲートのチャネル幅程度の相変化素子の長さを確保出来るので、電流が流れる長さを確保出来、ＨｏｐｐｉｎｇＰａｔｈの並列化で電流が増加する問題を食い止められる。
【００８０】
又、Ｈｅａｔｅｒ素子はゲートの高さ分の長さを確保出来るので、隣接セルのＲｅｓｅｔ動作により発生した熱干渉を大幅に低減出来る。更に、相変化材料の領域が完全に限定できるので、不十分な結晶化、アモルファス化も阻止でき、抵抗のばらつきも低減出来る。
【００８１】
同様に、抵抗変化素子を用いたＲＲＡＭを実現した場合も、抵抗変化素子の薄膜形成による書き込み、読み出し電流の削減、側壁も抵抗変化素子にした場合、より抵抗変化素子の長さを確保出来、電流の低下、ばらつきの低下が実現出来る。Ｕｎｉｐｌａｒ素子はビット線に流す電流量を変えるとＳｅｔ，Ｒｅｓｅｔ動作が実現出来るし、Ｂｉｐｏｌａｒ素子は、ソース線電圧に対してビット線電圧をより高く、より低くすることにより容易にＲｅｓｅｔ、Ｓｅｔ動作が実現出来る。
【００８２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００８３】
ＷＬ０〜ＷＬ３…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＡＡ…活性領域、ＳＴＩ…素子分離領域、ａ−ＧＳＴ…アモルファスＧＳＴ、ｃ−ＧＳＴ…クリスタルＧＳＴ
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置にかかわり、相変化メモリ（Phase Change RAM、Phase Change Memory、PRAM、PCM）や、抵抗変化メモリ(Resistive RAM、 Resistance Change Memory、RRAM、ReRAM)において、相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータＰＣ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（DynamicＲＡＭ）、ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（MaskＲＯＭ）、ＮＡＮＤ Ｆｌａｓｈ、ＮＯＲ Ｆｌａｓｈ等のＦｌａｓｈ ＥＥＰＲＯＭ等が市場に出まわっている。ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（Flash EEPROMより速い）の点で優れており、ＰＣ市場、携帯市場で大きなマーケットを有する。
【０００３】
一方、書き換え可能で電源を切ることが可能な不揮発性のFlash ＥＥＰＲＯＭは、近年、携帯電話や、各種カード、ＳＳＤ等で市場が非常に大きくなりつつある。しかし、書き換え回数（Ｗ／Ｅ回数）が１０の６乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ〜２２Ｖの電圧が必要で、微細化の点、性能の点で問題がある。
【０００４】
これに対して、Ｅｍｅｒｇｉｎｇメモリ（新規メモリ）として、近年、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）等の開発が盛んである。この内、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）は、メモリセルの情報記憶素子の抵抗を変化記憶することにより、情報を記憶する。
【０００５】
磁気抵抗メモリ（ＭＲＡＭ）は、この抵抗変化率が２００％程度と小さい上、反磁界の問題があり、Ｓｃａｌｉｎｇが困難であるが、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）は抵抗値が２桁から５桁変化し、多値化が可能な点、記憶素子サイズ縮小により、書込み電流、読み出し電流が削減出来、高集積化に向く点等、ＮＯＲ Ｆｌａｓｈ、ＮＡＮＤ Ｆｌａｓｈの代替になる可能性がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】I.S. Kim、他１０名 ”High Performance PRAM Cell Scalable to sub-20nm technology with below 4F2 Cell Size, Extendable to DRAM Applications” IEEE 2010 Symposium on VLSI Technology Digest of Technical Papers pp.203-204.
【非特許文献２】Corrado Villa、他４名 “A 45nm 1Gb 1.8V Phase-Change Memory” 2010 IEEE International Solid-State Circuits Conference.
【非特許文献３】Roberto Bez、”Chalcogenide PCM: a Memory Technology for Next Decade” 2009 IEEE pp.89- 92
【非特許文献４】D. Fugazza、他３名、”Distributed-Poole-Frenkel modeling of anomalous resistance scaling and fluctuations in phase-change memory (PCM) devices” 2009 IEEE pp.723-pp726
【非特許文献５】S.H. Lee、他２５名、”programming Disturbance and Cell Scaling in Phase Change Memory : For up to 16nm based 4F2 Cell” IEEE 2010 2010 Symposium on VLSI Technology Digest of Technical Papers pp.199-200
【非特許文献６】Y. C. Chen、他２３名、”Ultra-Thin Phase-Change Bridge Memory Device Using GeSb” IEDM 2006 Session
【非特許文献７】Y.H Ha、他７名、”An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption” 2003 Symposium on VLSI Technology Digest of Technical Papers pp175-176
【発明の概要】
【発明が解決しようとする課題】
【０００７】
相変化材料配線、抵抗変化材料配線の書き込み電流（Ｓｅｔ、Ｒｅｓｅｔ電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば相変化メモリは、カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態を示す、メモリセルストリングの回路図を示す。
【図２】第１の実施形態を示す、メモリセルストリングの構造図を示す。
【図３】第１の実施形態を示す、メモリセルストリングの読み出し動作例を示す。
【図４】第１の実施形態を示す、メモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図５】第１の実施形態を示す、メモリセルストリングの読み出し動作例を示す。
【図６】第１の実施形態を示す、メモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図７】第１の実施形態を示す、メモリセルストリングのワード線駆動の動作例を示す。
【図８】第１の実施形態を示す、従来（ａ）と本実施形態（ｂ）との相変化抵抗素子の熱温度プロファイルを示す。
【図９】第１の実施形態を示す、リセット電流と、非選択セルでの電圧効果を示す。
【図１０】実施形態を示す、相変化抵抗素子のＯＮ／ＯＦＦ抵抗と非選択セルのソース、ドレイン抵抗を示す。
【図１１】第１の実施形態を示す、メモリセルアレイ図を示す。
【図１２】第１の実施形態を示す、センスアンプ回路を示す。
【図１３】第１の実施形態を示す、ビット線電流駆動回路を示す。
【図１４】第１の実施形態を示す、ビット線電圧駆動回路を示す。
【図１５】第１の実施形態を示す、Ｒｅｓｅｔ−Ｖｅｒｉｆｙ Ｒｅａｄ、Ｓｅｔ−Ｖｅｒｉｆｙ Ｒｅａｄの動作アルゴリズムを示す。
【図１６】第２の実施形態を示す、メモリセルストリングの構造図を示す。
【図１７】第３の実施形態を示す、メモリセルストリングの構造図を示す。
【図１８】第４の実施形態を示す、メモリセルストリングの構造図を示す。
【図１９】第５の実施形態を示す、メモリセルストリングの構造図を示す。
【図２０】第６の実施形態を示す、メモリセルストリングの構造図を示す。
【図２１】第７の実施形態を示す、メモリセルストリングの構造図を示す。
【図２２】第８の実施形態を示す、メモリセルストリングの構造図を示す。
【図２３】第９の実施形態を示す、メモリセルストリングの構造図を示す。
【図２４】第１０の実施形態を示す、メモリセルストリングの回路図を示す。
【図２５】第１０の実施形態を示す、メモリセルストリングの構造図を示す。
【図２６】第１０の実施形態を示す、メモリセルストリングの構造図を示す。
【図２７】第１０の実施形態を示す、メモリセルストリングの構造図を示す。
【図２８】第１０の実施形態を示す、Ｕｎｉｐｏｌａｒ素子のメモリセルストリングの読み出し動作例を示す。
【図２９】第１０の実施形態を示す、Ｕｎｉｐｏｌａｒ素子のメモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図３０】第１０の実施形態を示す、Ｂｉｐｏｌａｒ素子のメモリセルストリングの読み出し動作例を示す。
【図３１】第１０の実施形態を示す、Ｂｉｐｏｌａｒ素子のメモリセルストリングのＳｅｔ、Ｒｅｓｅｔ動作例を示す。
【図３２】第１１の実施形態を示す、メモリセルストリングの回路図を示す。
【図３３】第１１の実施形態を示す、メモリセルストリングの構造図を示す。
【図３４】第１１の実施形態を示す、メモリセルストリングの構造図を示す。
【図３５】第１１の実施形態を示す、ビット線電流駆動回路を示す。
【図３６】第１１の実施形態を示す、ビット線電圧駆動回路を示す。
【図３７】比較例の相変化メモリ構造と動作例を示す。
【図３８】比較例の相変化メモリのＧＳＴ膜とＨｅａｔｅｒ素子の微細化例を示す。
【図３９】比較例の相変化メモリの微細化での電流モデルを示す。
【図４０】比較例の相変化メモリの横方向電流を流すＧＳＴ膜の構造例を示す。
【図４１】比較例の相変化メモリの横方向電流を流すＨｅａｔｅｒ素子の構造例を示す。
【発明を実施するための形態】
【００１０】
まず図３７〜図４１を用いて本実施形態に対応する比較例について説明する。図３７に、比較例に係るＰＲＡＭのセル構成を示す。セルトランジスタをＯＮすることによりビット線ＢＬとソース線ＳＬ間に電流を流すと、高抵抗素子のＨｅａｔｅｒで熱が発生し、このＨｅａｔｅｒに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を除々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ＢＬ−ＳＬ間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする。
【００１１】
この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、図３８（ａ）に示すように、ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒや、Ｄｉｏｄｅの選択素子を用いることができる。Ｒｅｓｅｔ電流が大きいとビット線、ソース線の抵抗でのＩＲドロップ電圧が大きく、メモリセルアレイサイズも大きくできないし、Ｃｈｉｐの総電流の制限により、一度に読み書きできるビット数も制限され、Ｒｅａｄ／Ｗｒｉｔｅバンド幅も小さくなる欠点がある。この問題を解決するため、図３８（ｂ）に示すように、Ｈｅａｔｅｒ素子を側壁形成する方法がある。これによりＨｅａｔｅｒ素子の熱密度があがり、高温化しやすく低電流化しやすい。
【００１２】
しかしながら、ＨｅａｔｅｒはＳｐｕｔｔｅｒ等で側壁形成出来、薄膜化しやすいが、ＣＶＤ等で形成する相変化素子であるＧＳＴ膜はこれに接しているので、図３７のように半球状に広がり熱伝導が３次元に広がり高温化し難く、Ｒｅｓｅｔ電流が大きくなるおそれがある。
【００１３】
この問題を解決する方法として、図３８（ｃ）に示すように、Ｈｅａｔｅｒ素子、ＧＳＴ素子の両方を微細なコンタクト中にＣＶＤで埋め込む方法がある。しかしながら、コンタクトサイズが設計ルールで決まり、Ｈｅａｔｅｒ、ＧＳＴ膜の断面積を小さくして、低電流で高温を発生させるのに限界がある。又、小さいコンタクトにＣＶＤでＧＳＴ膜を埋め込むのも限界がある問題がある。又、Ｈｅａｔｅｒ断面積を小さくすると、断面積に比例してＧＳＴのＲｅｓｅｔ電流が減るわけではない。
【００１４】
図３９のＰｏｏｌＦｒａｎｋｅｌの改善モデルに示すように、Ｈｅａｔｅｒを微細化しても、ＧＳＴの半球のサイズが小さくなるが、電流が流れる方向でのＧＳＴの厚みも小さくなるためＨｏｐｐｉｎｇするＰａｔｈが増え、この効果で、書き込み、読み出し電流が増え、それほど電流は減らない。これにより、リセット電流Ｉｒｅｓｅｔは、実験的にはＨｅａｔｅｒ断面積の１０の０．５７６乗に比例している。よって、桁違いに断面積を小さくしないと、低Ｒｅｓｅｔ電流化は実現出来ない。
【００１５】
この問題を解決する１つの手段として、図４０に示すように、ＧＳＴ膜を薄膜で形成し、左右にＨｅａｔｅｒ素子ＴｉＮを形成する方法がある。これにより、薄膜を形成するだけで容易にＧＳＴも抵抗を上げることが出来る。しかしながら、構造上ＴｉＮのＨｅａｔｅｒ素子上にＧＳＴ膜が形成する必要がある点、ビット線からのＧＳＴ／ＴｉＮ膜へのコンタクト、ＧＳＴ／ＴｉＮ膜直下にトランジスタのソース、ドレインコンタクトを形成する必要があり、ＧＳＴ／ＴｉＮ膜の薄膜化は厳しく、結局Ｈｅａｔｅｒの熱密度が上がらない恐れがある。更に、メモリセルの構造上、配線の幅、スペースをＦとすると、原理的には６Ｆ２（３Ｆｘ２Ｆ）サイズのメモリセルになるが、ビット線からのコンタクトのＧＳＴ／ＴｉＮへの合わせ余裕、及び両ＴｉＮ膜とソース、ドレインとの接続コンタクトの領域が必要になり、コンタクトとゲート間距離をＦ必要になると、２Ｆｘ４Ｆ＝８Ｆ２の大きなサイズのセルになってしまう。更にＨｅａｔｅｒの厚みを薄く出来ないため、セルＲｅｓｅｔ電流が下げられず、大きなＲｅｓｅｔ電流が必要であり、Ｒｅｓｅｔ電流を流すセルトランジスタでセルサイズが決まってしまう問題が発生する。
【００１６】
図４１はその他、Ｈｅａｔｅｒ素子を横方向に配置する例を示す。Ｈｅａｔｅｒは横方向に電流を流すため、薄膜化出来るが、ＧＳＴ膜は半球状部分が結晶、アモルファス間を遷移するため、結局、図３８（ｂ）は同じ効果でしかなくＲｅｓｅｔ電流は大きい。更に、横方向に、ＴｏｐＥｌｅｃｔｒｏｄｅ（ＴＥ）まで、配置する必要があるため、相当セルサイズは大きくなってしまう。もちろん、これら構造をＲＲＡＭに適用しても同じことが起こり、比較例のＲＲＡＭにおいてもＲｅｓｅｔ電流が大きい問題が発生する可能性がある。
【００１７】
以上述べたように、比較例のＰＲＡＭ（ＲＲＡＭ）においては、ＧＳＴ膜、Ｈｅａｔｅｒ素子の電流が流れる方向の断面積を小さくすることが出来ず、Ｒｅｓｅｔ、Ｒｅｓｅｔ電流、Ｒｅａｄ電流が大きくなり、Ｓｃａｌｉｎｇが困難な問題が存在していた。以下、本実施形態につき図面を参照して説明する。
【００１８】
[第１の実施形態]
以下、図面を参照として、第１の実施形態を示す。図１は第１の実施形態を示す、メモリセルストリングの回路図を示す。
【００１９】
可変抵抗記述は、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）からなる相変化抵抗素子を示し、この相変化抵抗素子の両側には、電流を通すと熱を発生させるＨｅａｔｅｒとなる抵抗素子、この抵抗素子の両端は、セルトランジスタのソース、ドレインに接続されて、１個のメモリセルを構成する。ゲートはワード線ＷＬｉに接続される。このメモリセルを複数直列接続し、一端をブロック選択トランジスタを介して、ビット線ＢＬに接続し、他端はソース線ＳＬに接続される。ブロック選択トランジスタのゲートはブロック選択線に接続される。セルの直列数はこの例では４であるが、１、２、８、１６、３２、６４、１２８、２５６やその他の数値でも良い。ＧＳＴは、少なくともＧｅ、Ｓｂ、Ｔｅの内２つの原子が含まれておれば良い。更にＮやその他の不純物Ｄｏｐｅも可能である。
【００２０】
図２は第１の実施形態例を示す、メモリセルストリングの構造図を示す。ワード線であるセルトランジスタのゲート電極配線（ＷＬｉ）の側壁及び、セルトランジスタのソース、ドレンンの拡散層（ＡＡ）部分に、薄膜のＨｅａｔｅｒ素子を成膜する。ＴｉＮ、Ｗ等の高抵抗材料を成膜し、ワード線方向のＳＴＩ部はリソで加工し除去する。その後、ワード線間を絶縁膜で埋め込む。その後、ゲートの絶縁膜上部のＨｅａｔｅｒ素子やその上の絶縁膜はＣＭＰ等や、異方性Ｅｔｃｈｉｎｇで除去し、側壁端にＨｅａｔｅｒ素子を取り出す。その後、平坦な状態で、カルコゲナイドガラスをＣＶＤ、ＭＯＣＶＤ、Ｓｐｕｔｔｅｒ等で薄膜積層させる。その後、メモリセル部分以外のカルコゲナイドは、リソ加工で除去する。その後、Ｗ等でコンタクトを形成し、Ｗ等の金属配線でソース線、ビット線の繋ぎＰＡＤを作る。その後、コンタクトを形成後、ビット線をＣｕ／Ａｌ等のＭ１配線等で形成する。その上の配線Ｍ２、Ｍ３．．．等が任意である。
【００２１】
カルコゲナイドの厚み、Ｗの厚みは十分な低電流で融点化させるため３ｎｍ未満が望ましい。図２の下部図に示す様に、実際のメモリセルサイズは、ワード線方向はＡＡの幅とＳＴＩ幅の２Ｆ、ビット線方向はゲート（ＧＣ）のピッチで決まり２Ｆで、計４Ｆ２サイズのメモリセルが容易に実現出来る。Ｈｅａｔｅｒ層の厚みが薄いので、これが実現出来る訳である。
【００２２】
図３〜図７は、第１実施形態例を示す、メモリセルストリングの動作例である。図３は、第１実施形態のＰＲＡＭの読み出し動作例である。スタンドバイ時は、ブロック選択線ＢＳがＬＯＷであれば問題無い。斜線はどのような状態でも良いことを示す。ワード線は全てＨＩＧＨ、ＬＯＷでも良い。ＨＩＧＨである方がセルトランジスタを全てＯＮ出きるのでより望ましいがＬＯＷでも問題ない。ワード線ＷＬｉがＨＩＧＨの時、ビット線ＢＬ、ソース線ＳＬも任意であるが、ＶＳＳより上であるが、少し高いＶＩＮＴ１の電圧にするのが望ましい。これはセルトランジスタに印加されるストレスを緩和出きるからである。
【００２３】
読み出し動作時、選択したセルのワード線ＷＬ２をＬＯＷに下げ、他のＷＬ０、１、３をＨＩＧＨのままにしておき、ソース線ＳＬをＶＳＳに下げ、ブロック選択線ＢＳをＨＩＧＨに上げる。すると、選択したセルストリングの非選択セルのセルトランジスタはＯＮしているため、非選択セルのＧＳＴ膜と、Ｈｅａｒｔｅｒ抵抗素子には電圧がわずかしか印加されず、大部分は、セルトランジスタをＯＦＦしてある選択したセルのＧＳＴ膜と、Ｈｅａｒｔｅｒ抵抗素子に電圧が印加され、これらに電流が流れる。
【００２４】
この時ＧＳＴ膜の状態がアモルファス状態で抵抗が高いとビット線ＢＬから電流が少ししか流れずＢＬはＨＩＧＨ状態を保ち、ＧＳＴ膜の状態が結晶状態で抵抗が低いとビット線ＢＬから電流が多く流れＢＬはＬＯＷ状態になる。この差をビット線端に接続してあるセンスアンプ回路で増幅し、“１”データであるか、“０”データであるかを判断する。
【００２５】
通常相変化素子は２桁程度の抵抗差も持ち、十分に、書込んである“１”、“０”情報を読み出せる。この時ビット線ＢＬとソース線ＳＬの電位差は、Ｈｅａｔｅｒの熱により情報が変化しない程度に低い電圧に抑える。熱はＩｘＲｘＲに比例するためである。このメモリのほかの特徴は、ブロック選択線ＢＳを選択しても、ＢＬ−ＳＬ間に電圧を印加しなければ、セルデータは読み出されない点である。
【００２６】
一つの方法は、Ｓｔａｎｄｂｙ時、ＷＬ、ＳＬ、ＢＳをＬＯＷにしておき、動作時、ＳＬをＬＯＷのままＢＳをＨＩＧＨにして、選択するＢＬのみＨＩＨＧにすれば、非選択ＢＬは電流がながれずＯＫとなる。
【００２７】
もう一つの例は、Ｓｔａｎｄｂｙ時、ＷＬ＝ＨＩＧＨ、ＳＬ＝ＶＩＮＴ１、ＢＳ＝ＬＯＷにしておき、動作時、非選択ＢＬをＬＯＷにして、選択ＢＳをＨＩＧＨ、選択ＳＬをＬＯＷにすれば、選択ワード線、選択ＢＬのセルにのみ読み出される。
【００２８】
図４は、本実施形態のＰＲＡＭの書き込み動作例である。Ｓｔａｎｄｂｙ時は、Ｒｅａｄと同様に各種状態が許される。動作時は、選択セルのワード線のみＬＯＷにして、選択ソース線ＳＬをＬＯＷにして、選択ＢＳをＨＩＧＨにして、非Ｐｒｏｇｒａｍのビット線はＬＯＷのままで、選択ＢＬの内、ＧＳＴ膜をアモルファス化して、高抵抗化（Ｒｅｓｅｔ化）したいセルに対しては、１００ｎｓ程度短期間だけＢＬをＶＩＮＴ３と最も高くする。これにより選択したセルのＧＳＴ膜と両端のＨＥＡＴＥＲにのみ大きな電流が流れ、Ｈｅａｔｅｒのジュール熱によりＧＳＴ膜を融解し、その後急激にＢＬをＬＯＷして急冷却し、アモルファス状態に変えＧＳＴ膜の高抵抗化（Ｒｅｓｅｔ）動作を行う。
【００２９】
選択ＢＬの内、ＧＳＴ膜を結晶化して、低抵抗化（Ｓｅｔ化）したいセルに対しては、数百ｎｓ程度長くＢＬをＶＩＮＴ２と低めの電圧を印加する。これにより選択したセルのＧＳＴ膜と両端のＨＥＡＴＥＲに小さい電流が流れ、Ｈｅａｔｅｒのジュール熱によりＧＳＴ膜を融解し、その後ゆっくりＢＬをＬＯＷして、結晶化状態に変えＧＳＴの低抵抗化（Ｒｅｓｅｔ）動作を行う。
【００３０】
図５、図６はその他の読み出し、書き込み動作例を示す。図３、４との違いは、Ｒｅａｄ動作時、ＳＬをＶＩＮＴにして、選択ＢＬのみＶＩＮＴより低いＶＩＮＴ４に設定して、電流を流し読み出す点、Ｐｒｏｇｒａｍ動作時は、ＳＬをＶＩＮＴにして、選択ＢＬのみＶＩＮＴより少し低いＶＩＮＴ５でＳｅｔ動作、更に低いＶＩＮＴ６でＲｅｓｅｔ動作を行う点である。
【００３１】
図７は、ＳｔａｎｄｂｙのセルトランジスタをＯＮしつつ、Ｓｔａｎｄｂｙ時のセルトランジスタに印加される電界を低く抑えるため、Ｓｔａｎｄｂｙ時全ＷＬを低い電圧に設定して、Ａｃｔｉｖｅ時選択ＷＬはＶＳＳ、非選択ＷＬはより高い電圧にＢｏｏｔする例である。
【００３２】
以上、図１及び図２の構造で、図３〜図７の動作を行うことにより、側壁形成や、コンタクト埋め込みでない容易な方法で、ＧＳＴ膜の薄膜化行うだけで、ＳＧＴ膜の電流が流れる所の断面積を大幅に小さく出来、読み出し電流、書き込み電流（Ｒｅｓｅｔ、Ｓｅｔ電流）を削減し、最小トランジスタで駆動出きるように出来、更に、ゲートの配線ピッチ、拡散層、ＳＴＩのピッチの４Ｆ２サイズの最小セルサイズが実現出来る。
【００３３】
更にＨｅａｔｅｒ抵抗素子も容易にトランジスタの側壁に薄膜形成出来、熱密度が上がり、電流を削減出来る上、薄膜なのでゲートピッチを広げる必要が無い。更に選択セルストリングの任意のセルを選択でき、ランダムＲｅａｄ／Ｗｒｉｔｅが実現出来る。又、ＢＬからセルストリングへのコンタクト数が大幅に低減出来、ビット線容量が軽く、高速化と低消費電力化が図れる。又メモリセルストリングのセル数を増やすと、平均セルサイズも低減出来る。又、Ｈｅａｔｅｒ長さが長いので、隣接セルをＲｅｓｅｔ動作させた場合の熱干渉による誤書き込みを低減出来る。隣接ＧＳＴ膜同士は近いが絶縁膜の熱伝導率は低いので、実際はＨｅａｔｅｒ経由で熱が伝わるが、本実施形態では、ゲート高さｘ２倍のＨｅａｔｅｒを介したＧＳＴ膜間距離をかせげるので、この熱干渉の問題を大幅に低減出来る。
【００３４】
更に、従来の半球型のＧＳＴのアモルファス、結晶の状態境界の問題が無く、相変化抵抗素子の長さが限定され、内部をフルにアモルファス、結晶のどちらかに設定しやすいため、ばらつきに強い。
【００３５】
更に、電流が流れる長さ方向が、断面方向に比べて長いので、ＨｏｐｐｉｎｇでんどうするＰａｔｈが限定され、微細化によるばらつき、低抵抗化効果を抑制出来る。
【００３６】
更に、従来片側にのみＨｅａｔｅｒが存在するＧＳＴ膜状態（図８（ａ））に比べて、図８（ｂ）に示すように、本実施形態では、相変化抵抗材料の両側にＨｅａｔｅｒ素子を配置し、両側からＨｅａｔｅｒ素子のジュール熱で、カルコゲナイドを熱するため、熱の閉じ込め作用が働き、より小さいＲｅｓｅｔ、Ｓｅｔ電流でも最も低温であるカルコゲナイドの部分の温度を高く保つことが出来、書き込み電流を約１／３程度にまで低減出来る。
【００３７】
図９（ａ）は、リセット電流ＩｒｅｓｅｔがＨｅａｔｅｒ断面積の１０の０．５７６乗に比例している実験データで、熱の綴じ込み作用で更に電流が１／３程度に低減した場合の、本実施形態のＧＳＴ膜の膜厚とリセット電流の関係を示す。ゲート配線のＬｉｎｅ、Ｓｐａｃｅ、ＡＡ幅、ＳＴＩ幅等の設計ルール（ＤＲ＝ＤｅｓｉｇｎＲｕｌｅ）がそれぞれ、３０ｎｍ、２０ｎｍ、１０ｎｍ、５ｎｍと小さくなるにつれ、膜厚が５ｎｍから１ｎｍ未満になるにつれ、リセット電流は従来の２００ｕＡ程度から数ｕＡ程度に大幅に低減出来ている。
【００３８】
図９（ｂ）は、同一条件で、メモリセルストリング長が４と８の場合のＲｅｓｅｔ電流を流した場合の非選択のセルトランジスタとブロック選択トランジスタのソース・ドレインに印加される電圧の合計を示す。ＧＳＴ膜厚を１ｎｍ（未満）にすると８セル直列のメモリセルストリングでも、ＧＳＴ膜厚を２ｎｍ（未満）にすると４セル直列のメモリセルストリングでも、これらトランジスタで降圧する電圧は１Ｖ（未満）に低減出来、セルストリングのセルトランジスタ構成でも十分Ｒｅｓｅｔ電流を供給できていることが判る。好ましくは、２Ｖ以下の動作が望ましい。この場合、８セル直列のメモリセルストリングにおいてＧＳＴ膜厚は２ｎｍとなり、４セル直列のメモリセルストリングにおいてＧＳＴ膜厚は３ｎｍとなる。
【００３９】
図１０は、読み出し動作における抵抗Ｄｒｏｐ成分解析を示している。ＤＲの値でＧＳＴ膜のアモルファス状態（Ｒｏｆｆ）と結晶状態（Ｒｏｎ）の抵抗は変化するが、何れの条件でも、セルトランジスタとブロック選択トランジスタの抵抗の合計は、Ｒｏｆｆの値は２桁大きく、Ｒｏｎと同等の値となる。即ち、読み出し時、Ｒｏｆｆ時は、流れる電流がほぼＧＳＴ膜で制限され、Ｒｏｎ状態でも、殆どＧＳＴ膜に流れる電流で決まり、ＧＳＴ膜の２桁の電流量差がメモリセルストリングでも維持できる。
【００４０】
図１１は本実施形態に適用できるアレイ構成例を示す。ビット線ＢＬは、読み出し信号の増幅器とＳｅｔ、Ｒｅｓｅｔ動作の為ＢＬを駆動するＤｒｉｖｅｒに接続される。ワード線ＷＬ、ブロック選択線ＢＳ、ソース線ＳＬは、これらのＤｒｉｖｅｒを有するＲｏｗＤｅｃｏｄｅｒに接続される。この例ではＢＬ一本に１個のアンプ、駆動回路を用意したが、動作例で示すように、選択するＢＬを間引くことが容易なので、これらを複数のBLで共有することも容易である。
【００４１】
図１２（ａ）、図１２（ｂ）は、本実施形態に適用出来る読み出しアンプ回路例を示す。本実施形態で、ＮＡＮＤ代替用途で遅くても良いが、アレイマットを非常に大きくしたい場合、図１２（ａ）、図１２（ｂ）に示す様な方式が本実施形態に適用出来る。
【００４２】
図１２（ａ）は最初にＢＬＳＡをＶＩＮＴにＰｒｅｃｈａｒｇｅし、Ｖｘ電位で閾値落ちの電位でＢＬをＰｒｅｃｈａｒｇｅしておき、セル抵抗が低い場合、ＢＬ電荷がソース線ＳＬに流れるがＢＬの容量が大きいため、ＢＬ電位の下がりが小さいが、ＢＬから抜けた電荷分、Ｖｘのトランジスタの閾値落ちで、センスアンプ側のノードＢＬＳＡの電荷が転送され、このＢＬＳＡの容量は小さいのでＢＬＳＡの電位が大きくさがる。これを増幅回路で増幅させ、安定動作を可能にする。
【００４３】
図１２（ｂ）は、ＰＭＯＳ ＤｒｉｖｅｒのゲートをＢＬ電位がＶＢＬＨ電位と同一電位に保つＦｅｅｄｂａｃｋをかける。この場合でも、ＢＬから電荷が抜けた分だけ、ＢＬＳＡの電位が大きく下がりその値をアンプで増幅させ安定動作させる。このように、ＢＬＳＡのノードを一定電流でＫｅｅｐしても、ＶＩＮＴでＰｒｅｃｈａｒｇｅしてもいずれにしよ、ＢＬＳＡのノードの振幅を大きく出来き、大容量対応の大きなセルアレイであっても安定動作出来る。
【００４４】
図１３（ａ）、図１３（ｂ）は本実施形態に適用出来る多値書き込みを実現するＲｅｓｅｔ、Ｓｅｔ動作を可能にするＢＬ駆動回路を示す。Ｖｒｅｓｅｔ_ｒｅｆ、Ｖｓｅｔ_ｒｅｆの基準電位を作りそれを５極管動作させることにより、一定電流を流すことが出来る。これに直列でＳｗｉｔｃｈを直列接続して電流のＯＮ／ＯＦＦを制御する。
【００４５】
まずはＶｒｅｓｅｔ_ｏｎをＬＯＷにして、Ｒｅｓｅｔ状態にして、その後、各直列トランジスタのサイズが異なるものを用意すればＳｅｔ電流値を変えることが出来、図１３（ａ）のような、異なる相変化抵抗値をもつ多値セルが実現出来る。もちろん２値も用意に実現出来る。まずはＲｅｓｅｔして除々にＳｅｔしても良いし、最初にＳｅｔして、除々にＲｅｓｅｔしても良い。
【００４６】
図１４は多値Ｒｅｓｅｔ、Ｓｅｔ動作をＢＬ−ＳＬ間の印加電圧を変えることで制御する例を示す。ＢＬＳＡの電圧をＶｒｅｆの値を選択して、Ｒｅｓｅｔ、Ｓｅｔ０、Ｓｅｔ１、Ｓｅｔ２と交換することにより容易に多値書き込みが出来る。
【００４７】
図１５（ａ）、図１５（ｂ）は、微細化してセルの抵抗分布が広がり、多値化や２値化が困難な場合に本実施形態に適用出来るＰｒｏｇｒａｍ／ＶｅｒｉｆｙＲｅａｄのアルゴリズムを示す。
【００４８】
図１５（ａ）はまずはＲｅｓｔ動作を行い、ＶｅｒｉｆｙＲｅａｄ動作で、抵抗に流れる電流が多いならば、再度ＢＬ−ＳＬ間電流を増やして再実行する。これを基準電流より少なくなるまで、実行する。次に、Ｓｅｔ動作も、最初にＳｅｔを行い、ＶｅｒｉｆｙＲｅａｄ動作で、抵抗に流れる電流が少ないならば、再度ＢＬ−ＳＬ間電流を増やして再実行する。これを基準電流より大きくなるまで実行する訳である。これは多値書き込みにも当然適用出来、ＢＬ毎に、多値のＳｔａｔｅに応じた基準と比較し未達成ならば再実行すればよいわけである。達成ビットはＢＬ−ＳＬ間を０Ｖにすればこれ以上Ｓｅｔ、Ｒｅｓｅｔされることが無いので問題ない。
【００４９】
図１５（ｂ）は逆にＳｅｔした後から、多値に応じてＲｅｓｅｔする場合を示す。同様に多値が実現出来る。
【００５０】
［第２実施形態］
図１６は第２の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図１５とほぼ同じである。異なる点は、Ｈｅａｔｅｒの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でＥｔｃｈｉｎｇ除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。
【００５１】
［第３実施形態］
図１７（ａ）〜図１７（ｃ）は第３の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図１５とほぼ同じである。異なる点は、ゲート形成、絶縁膜堆積、ＧＳＴ膜堆積後、ゲート加工と同時にＧＳＴ膜も加工する。その後、別リソグラフィでＳＴＩ上のＧＳＴをセルアレイ以外のＧＳＴ膜を加工除去する。その後、ゲート側壁にＨｅａｔｅｒ素子を側壁形成すれば、メモリが実現出来る。設計ルールが異なれば最適なプロセスも変わるので、最適なプロセスを選べばよい。
【００５２】
図１７（ｃ）に、膜厚が異なるＧＳＴ膜を多数積層させ、Ｈｅａｔｅｒからの距離も変えることにより、多値化を容易にすることが出来る。上の膜は断面積も大きくＨｅａｔｅｒより遠いのでＲｅｓｅｔ／Ｓｅｔ電流が大きくなるからである。
【００５３】
［第４実施形態］
図１８は第４の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１７とほぼ同じである。異なる点は、Ｈｅａｔｅｒの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でＥｔｃｈｉｎｇ除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。
【００５４】
［第５実施形態］
図１９は第５の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１７とほぼ同じである。異なる点は、ＧＳＴ膜をゲート上ばかりでなく、拡散層上にも形成している。例えばＳｅｌｆ−Ｇｒｏｗｔｈ法で形成する場合や、Ｓｐｕｔｔｅｒ法で形成し側壁形成厚みが薄い場合、少しＥｔｃｈｉｎｇをすれば平面部分だけにＧＳＴ膜が形成出来る。
【００５５】
［第６実施形態］
図２０は第６の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１７とほぼ同じである。異なる点は、ＧＳＴ膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。その上で、側壁にＨｅａｔｅｒ素子を形成している。ＧＳＴ膜も抵抗素子なので、ＧＳＴの低抵抗状態よりＨｅａｔｅｒの抵抗が低ければ、側壁のＧＳＴの抵抗状態にかかわらず、抵抗はほぼ一定になり、Ｈｅａｔｅｒ素子として活用できる。
【００５６】
［第７実施形態］
図２１は第７の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図２０とほぼ同じである。異なる点は、セルトランジスタが３次元構造になっており、Ｃｈａｎｎｅｌがワード線方向で、縦横方向に形成される場合を示す。トランジスタのＥＯＴが１ｎｍ程度になれば、設計ルールが１０ｎｍ未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタの駆動能力が大幅に改善し、メモリセルストリングのセル直列数を大幅に増加でき、平均セルサイズを縮小出来るし、セルトランジスタ部分に電流が流れることによるＩＲドロップ電圧も低減出来る。
【００５７】
［第８実施形態］
図２２は第８の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図１−図２０とほぼ同じである。異なる点は、セルトランジスタが３次元構造になっており、Ｃｈａｎｎｅｌがビット線方向で、縦横方向に形成される場合を示す。トランジスタのＥＯＴが１ｎｍ程度になれば、設計ルールが１０ｎｍ未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタのＳｈｏｒｔ−Ｃｈａｎｎｅｌ効果を抑制出来る。
【００５８】
［第９実施形態］
図２３は第９の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては他の実施例とほぼ同じである。異なる点は、Ｈｅａｔｅｒ素子をなくし、ＧＳＴ膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。ＧＳＴ膜自身も抵抗素子なので自己発熱によりＳｅｔ、Ｒｅｓｅｔ動作が可能となる。ＧＳＴ膜の電流が流れる方向の長さを、他の実施例より３倍以上に出来るので、ＨｏｐｐｉｎｇＰａｔｈの抑制に効果的である。
【００５９】
［第１０実施形態］
図２４は第１０の実施形態例を示す、メモリセルストリングの構造図を示す。これは、第１実施形態に抵抗変化メモリを適応した場合を示す。抵抗変化メモリは、Ｈｅａｔｅｒは存在しないが、抵抗に流す電流を変えて、Ｓｅｔ、Ｒｅｓｅｔ動作を行い、読み出し時の抵抗素子の抵抗を変える（Ｕｎｉｐｏｌａｒ動作）か、抵抗に流す電流の極性を変えて、Ｓｅｔ、Ｒｅｓｅｔ動作を行い、読み出し時の抵抗素子の抵抗を変える（Ｂｉｐｏｌａｒ動作）かが出来る。
【００６０】
図２５はこの実施形態に適用出来るメモリセル構造を示す。ゲートの絶縁膜上、ゲートの側壁に抵抗変化素子を薄膜形成する。これにより、上記実施形態のＰＲＡＭの例と同様に、設計ルールによらず、Ｒｅｓｅｔ、Ｓｅｔ電流、Ｒｅａｄ電流を大幅に削減出来る。本実施形態に適用出来る抵抗変化素子の材料としては、ＮｉＯ、ＷＯｘ、ＨｆＯ２、ＺｎＯ２、ＴｉＯＮ、ＰｒＣａＭｎＯ３、Ａｇ−ＧｅＳｅ、Ｃｕ−ＧｅＳｅ、ＴａＯｘ、ＦｅＯ、ＧｅＯ、ＳＴＯ、及びＣｕＳｉＯ等の二元系酸化物、三元系酸化物が適用出来る。抵抗変化素子内部にその素子の材料の偏移により低抵抗パスが出来る材料は図２４のようなセル構造が最適である。
【００６１】
図２６は、ソース、ドレイン部上に異なる電極を形成した後、その上に抵抗変化素子を形成した場合を示す。この構造はＢｉｐｏｌａｒ動作するＲＲＡＭに最適である。例えばＧｅＳｅの抵抗変化膜の一方端にＡｇ電極を形成すると、Ａｇ＋イオンがＡｇ電極側に正の電圧を印加した時、ＧｅＳｅ中に移動し、抵抗変化層の抵抗が下がり、負の電圧を印加するとＡｇ側にＡｇ＋が戻り抵抗変化層の抵抗が上がる。このようにＣｕ移動や、酸素Ｖａｃａｎｃｙ移動等が極性を持って現れる場合に適している。又一方の電極にのみ酸化物が付着して高抵抗になる場合にも適している。
【００６２】
図２７は、ソース、ドレイン部上に同一電極を形成した後、その上に抵抗変化素子を形成した場合を示す。この構造はＵｎｉｐｏｌａｒ動作するＲＲＡＭに最適である。Ｆｏｒｍｉｎｇ等のＦｉｌａｍｅｎｔの形成が必要となる。
【００６３】
図２８−図２９はＵｎｉｐｏｌａｒ動作に適したＲｅａｄ動作とＳｅｔ／Ｒｅｓｅｔ動作を示す。基本動作はＰＲＡＭの場合とほぼ同じで、効果も同様である。異なる点は、Ｓｅｔ、Ｒｅｓｅｔ時間は同一でも動作し、印加電流、電圧のみ変えれば、Ｓｅｔ、Ｒｅｓｅｔの区分けが出来る。
【００６４】
図３０及び図３１はＢｉｐｏｌａｒ動作に適したＲｅａｄ動作とＳｅｔ／Ｒｅｓｅｔ動作を示す。基本動作はＰＲＡＭの場合とほぼ同じで、効果も同様である。ことなる点は、Ｓｅｔ、Ｒｅｓｅｔ時間で、電流の極性を変えるため、ソース線ＳＬはＶＳＳとＨｉｇｈ電圧の間の電圧値にしておき、Ｓｅｔ、Ｒｅｓｅｔで、ビット線電圧をＨｉｇｈ又はＬＯＷにすることで、実現できる。
【００６５】
［第１１実施形態］
図３２は第１１の実施形態例を示す、ＲＲＡＭのメモリセルストリングの回路図を示す。効果としては図２４−図３１とほぼ同じである。異なる点は、抵抗変化素子の両側を抵抗素子で挟んだ点である。
【００６６】
図３３は図３２回路図を実現するＲＲＡＭのメモリセルストリングの構造図を示す。効果としては図２４〜図３１とほぼ同じである。ゲートの上部に薄膜の抵抗変化素子、ゲートの側壁には抵抗素子を挟んだ点である。抵抗素子は出来るだけ低抵抗が望ましい。この構成にすることにより抵抗変化素子を平面上で形成し、特性の安定、ばらつきを抑えることが可能となる。
【００６７】
図３４は図３２の回路図を実現するＲＲＡＭのメモリセルストリングの構造図を示す。効果としては図２４〜図３１とほぼ同じである。ゲートの上部に薄膜の抵抗変化素子、ゲートの側壁にはそれぞれ材料が異なる電極抵抗素子を挟んだ点である。抵抗素子は出来るだけ低抵抗がのぞましい。この構成にすることによりＢｉｐｏｌｏｒ動作が出来る。
【００６８】
図３５は図２４〜図３５を実現するＢｉｐｏｌａｒ動作の場合のＢＬへの書き込み電流駆動回路例を示す。ＳＬはある電圧ＶＳＬにしておき、この例ではＲｅｓｅｔ電流は一定電流でＶＳＬより低い電位にＢＬを引き落とし、Ｓｅｔ電流は複数の一定電流を選択出来、ＶＳＬより高い電圧にＢＬを引き上げることが出来る。これにより複数のＳｅｔ状態を確保出来、多値動作が可能となる。
【００６９】
図３６は図２４〜図３５を実現するＢｉｐｏｌａｒ動作の場合のＢＬへの書き込み電圧駆動回路例を示す。ＳＬはある電圧ＶＳＬにしておき、この例ではＲｅｓｅｔ電圧は一定電圧でＶＳＬより低い電位にＢＬを引き落とし、Ｓｅｔ電圧は複数の一定電圧を選択出来、ＶＳＬより高い電圧にＢＬを引き上げることが出来る。これにより複数のＳｅｔ状態を確保出来、多値動作が可能となる。
【００７０】
以上詳述してきたように上記実施形態によれば、相変化材料は、セルトランジスタのゲート上に薄膜形成され、その両端は、セルトランジスタの側壁のＨｅａｔｅｒ抵抗素子を介して、セルトランジスタのソース、ドレインに接続される。これにより、従来のコンタクト内部に形成しており、断面積の縮小が困難であったカルコゲナイドグラスを容易に薄膜形成出来、更にＨｅａｔｅｒ素子も薄膜形成出来るため、結果として、従来の相変化メモリと比較して、大幅な相変化材料とＨｅａｔｅｒ素子の断面積を縮小出来、大幅な書き込み電流（Ｒｅｓｅｔ電流、Ｓｅｔ電流）と読み出し電流の低減が可能なメモリセルが実現出来る。
【００７１】
更に本実施形態であると、相変化材料の両側からＨｅａｔｅｒによる加熱が出来、熱の閉じ込め作用が働き、より低電流が実現出来る。結果として、最小トランジスタで駆動できるまで書込み、読み出し電流が低減出来実質４Ｆ２サイズのメモリセルが実現出来る。
【００７２】
又、セル回路構造の効果により、ランダムアクセスも可能になる。又、ゲートのチャネル幅程度の相変化素子の長さを確保出来るので、電流が流れる長さを確保出来、ＨｏｐｐｉｎｇＰａｔｈの並列化で電流が増加する問題を食い止められる。
【００７３】
又、Ｈｅａｔｅｒ素子はゲートの高さ分の長さを確保出来るので、隣接セルのＲｅｓｅｔ動作により発生した熱干渉を大幅に低減出来る。
【００７４】
更に、相変化材料の領域が完全に限定できるので、不十分な結晶化、アモルファス化も阻止でき、抵抗のばらつきも低減出来る。
【００７５】
同様に、抵抗変化素子を用いたＲＲＡＭを実現した場合も、抵抗変化素子の薄膜形成による書き込み、読み出し電流の削減、側壁も抵抗変化素子にした場合、より抵抗変化素子の長さを確保出来、電流の低下、ばらつきの低下が実現出来る。
【００７６】
Ｕｎｉｐｌａｒ素子はビット線に流す電流量を変えるとＳｅｔ、Ｒｅｓｅｔ動作が実現出来るし、Ｂｉｐｏｌａｒ素子は、ソース線電圧に対してビット線電圧をより高く、より低くすることにより容易にＲｅｓｅｔ、Ｓｅｔ動作が実現出来る。更に、従来の半球型のＧＳＴのアモルファス、結晶の状態境界の問題が無く、相変化抵抗素子の長さが限定され、内部をフルにアモルファス、結晶のどちらかに設定しやすいため、ばらつきに強い。又多値記憶が容易に実現出来る。
【００７７】
上記記載を換言すると、本実施形態によれば、相変化材料はセルトランジスタのゲート上に薄膜形成され、その両端は、セルトランジスタの側壁のＨｅａｔｅｒ抵抗素子を介して、セルトランジスタのソース・ドレインに接続される。これにより、従来のコンタクト内部に形成しており、断面積の縮小が困難であったカルコゲナイドグラスを容易に薄膜形成出来、更にＨｅａｔｅｒ素子も薄膜形成出来るため、結果として、従来の相変化メモリと比較して、大幅な相変化材料とＨｅａｔｅｒ素子の断面積を縮小出来、大幅な書き込み電流（Ｒｅｓｅｔ電流、Ｓｅｔ電流）と読み出し電流の低減が可能なメモリセルが実現出来る。更に相変化材料の両側からＨｅａｔｅｒによる加熱が出来、熱の閉じ込め作用が働き、より低電流でのアモルファス化（Ｒｅｓｅｔ）、結晶化（Ｓｅｔ）が実現出来る。結果として、最小トランジスタで駆動できるまで書込み、読み出し電流が低減出来る。これにより、ビット線のＩＲドロップが低減され、アレイサイズの拡大も実現出来る。更に、セルトランジスタの側壁で薄膜Ｈｅａｔｅｒ素子を形成するため、実質的にビット線方向のセルサイズが、セルトランジスタのゲート配線（ワード線）のライン・スペース（２Ｆ）で決まり、ワード線方向のセルサイズが拡散層（ＡＡ）とＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）のライン・スペース（２Ｆ）できまり、実質４Ｆ２サイズのメモリセルが実現出来る。
【００７８】
又、選択したセルトランジスタのゲートに接続されるワード線をＬｏｗ、その他のワード線とブロック選択線をＨＩＧＴしているため、ソース線、ビット線間に電圧を印加すると、メモリセルストリングの任意のセルの相変化材料にのみ電圧が印加され、ランダムアクセスも可能になる。流れる電流により０、１等の判断が出来る。書き込みの同様で、選択したセルの相変化材料にのみＨｅａｔｅｒで熱することが出来、アモルファス化、結晶化の遷移が出来る。
【００７９】
又、ゲートのチャネル幅程度の相変化素子の長さを確保出来るので、電流が流れる長さを確保出来、ＨｏｐｐｉｎｇＰａｔｈの並列化で電流が増加する問題を食い止められる。
【００８０】
又、Ｈｅａｔｅｒ素子はゲートの高さ分の長さを確保出来るので、隣接セルのＲｅｓｅｔ動作により発生した熱干渉を大幅に低減出来る。更に、相変化材料の領域が完全に限定できるので、不十分な結晶化、アモルファス化も阻止でき、抵抗のばらつきも低減出来る。
【００８１】
同様に、抵抗変化素子を用いたＲＲＡＭを実現した場合も、抵抗変化素子の薄膜形成による書き込み、読み出し電流の削減、側壁も抵抗変化素子にした場合、より抵抗変化素子の長さを確保出来、電流の低下、ばらつきの低下が実現出来る。Ｕｎｉｐｌａｒ素子はビット線に流す電流量を変えるとＳｅｔ，Ｒｅｓｅｔ動作が実現出来るし、Ｂｉｐｏｌａｒ素子は、ソース線電圧に対してビット線電圧をより高く、より低くすることにより容易にＲｅｓｅｔ、Ｓｅｔ動作が実現出来る。
【００８２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００８３】
ＷＬ０〜ＷＬ３…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＡＡ…活性領域、ＳＴＩ…素子分離領域、ａ−ＧＳＴ…アモルファスＧＳＴ、ｃ−ＧＳＴ…クリスタルＧＳＴ
【特許請求の範囲】
【請求項１】
カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする相変化メモリ。
【請求項２】
カルコゲナイド配線と、前記カルコゲナイドの両端をそれぞれソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする相変化メモリ。
【請求項３】
抵抗変化材料配線と、前記抵抗変化材料の両端の各々に一端を接続した第１、第２の金属配線と、前記第１の金属配線の他端をソースに、前記第２の金属配線の他端をドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする抵抗変化メモリ。
【請求項４】
前記カルコゲナイド配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記カルコゲナイド配線の両端を結ぶ方向は、ビット線の配線方向と並行である
ことを特徴とする請求項１または請求項２記載の相変化メモリ。
【請求項５】
前記抵抗変化材料配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記抵抗変化材料配線の両端を結ぶ方向は、ビット線の配線方向と並行である
ことを特徴とする請求項３記載の抵抗変化メモリ。
【請求項６】
前記ヒーターとなる抵抗配線の両端を結ぶ方向は、ビット線の配線方向と垂直である
ことを特徴とする請求項４記載の相変化メモリ。
【請求項７】
前記第１の金属配線の両端を結ぶ方向は、ビット線の配線方向と垂直である
ことを特徴とする請求項５記載の相変化メモリ。
【請求項８】
前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成後、前記カルコゲナイド配線が形成される
ことを特徴とする請求項１または請求項６記載の相変化メモリ。
【請求項９】
前記カルコゲナイド配線が、前記セルトランジスタのゲート上に形成され、その後、前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成されることを特徴とする請求項１記載または請求項６記載の相変化メモリ。
【請求項１０】
前記カルコゲナイド配線の抵抗が２のＮ乗（Ｎは１以上の自然数）の種類で記憶され、Ｎビットが1個の前記カルコゲナイド配線に記憶される
ことを特徴とする請求項１、請求項８または請求項９いずれか一項の記載の相変化メモリ。
【請求項１１】
読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出す
ことを特徴とする請求項１または請求項２記載の相変化メモリ。
【請求項１２】
書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に流れる電流量と、電流を流す時間に違いをつけて、選択したメモリセルのカルコゲナイド配線のアモルファス状態、結晶状態への遷移を実現する
ことを特徴とする請求項１または請求項２記載の相変化メモリ。
【請求項１３】
読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出す
ことを特徴とする請求項３または請求項７記載の抵抗変化メモリ。
【請求項１４】
書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に流れる電流量に違いをつけて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現する
ことを特徴とする請求項３、または請求項７記載の抵抗変化メモリ。
【請求項１５】
書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に流れる電流の流れる極性を変えて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現する
ことを特徴とする請求項３、または請求項７記載の抵抗変化メモリ。
【請求項１６】
前記カルコゲナイド材料は、Ｇｅ、Ｓｂ、Ｔｅ少なくとも２つの原子を含む材料である
ことを特徴とする請求項１、請求項２、または請求項６いずれか一項記載の相変化メモリ。
【請求項１７】
前記抵抗変化材料は、ＮｉＯ、ＷＯｘ、ＨｆＯ２、ＺｎＯ２、ＴｉＯＮ、ＰｒＣａＭｎＯ３、Ａｇ−ＧｅＳｅ、Ｃｕ−ＧｅＳｅ、ＴａＯｘ、ＦｅＯ、ＧｅＯ、ＳＴＯ、ＣｕＳｉＯのいずれかを含む材料である
ことを特徴とする請求項３、または請求項７記載の抵抗変化メモリ。
【請求項１８】
前記カルコゲナイド材料の成膜厚みは３ｎｍ未満である
ことを特徴とする請求項１、または請求項２記載の相変化メモリ。
【請求項１９】
前記セルトランジスタは、Ｓｉウエハーに対して水平と垂直方向にチャネルを形成する
ことを特徴とする請求項１、または請求項２記載の相変化メモリ。
【請求項２０】
前記第１の金属配線と前記第２の金属配線とは、同一の材料である
ことを特徴とする請求項３記載の抵抗変化メモリ。
【請求項１】
カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする相変化メモリ。
【請求項２】
カルコゲナイド配線と、前記カルコゲナイドの両端をそれぞれソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする相変化メモリ。
【請求項３】
抵抗変化材料配線と、前記抵抗変化材料の両端の各々に一端を接続した第１、第２の金属配線と、前記第１の金属配線の他端をソースに、前記第２の金属配線の他端をドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する
ことを特徴とする抵抗変化メモリ。
【請求項４】
前記カルコゲナイド配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記カルコゲナイド配線の両端を結ぶ方向は、ビット線の配線方向と並行である
ことを特徴とする請求項１または請求項２記載の相変化メモリ。
【請求項５】
前記抵抗変化材料配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記抵抗変化材料配線の両端を結ぶ方向は、ビット線の配線方向と並行である
ことを特徴とする請求項３記載の抵抗変化メモリ。
【請求項６】
前記ヒーターとなる抵抗配線の両端を結ぶ方向は、ビット線の配線方向と垂直である
ことを特徴とする請求項４記載の相変化メモリ。
【請求項７】
前記第１の金属配線の両端を結ぶ方向は、ビット線の配線方向と垂直である
ことを特徴とする請求項５記載の相変化メモリ。
【請求項８】
前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成後、前記カルコゲナイド配線が形成される
ことを特徴とする請求項１または請求項６記載の相変化メモリ。
【請求項９】
前記カルコゲナイド配線が、前記セルトランジスタのゲート上に形成され、その後、前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成されることを特徴とする請求項１記載または請求項６記載の相変化メモリ。
【請求項１０】
前記カルコゲナイド配線の抵抗が２のＮ乗（Ｎは１以上の自然数）の種類で記憶され、Ｎビットが1個の前記カルコゲナイド配線に記憶される
ことを特徴とする請求項１、請求項８または請求項９いずれか一項の記載の相変化メモリ。
【請求項１１】
読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出す
ことを特徴とする請求項１または請求項２記載の相変化メモリ。
【請求項１２】
書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に流れる電流量と、電流を流す時間に違いをつけて、選択したメモリセルのカルコゲナイド配線のアモルファス状態、結晶状態への遷移を実現する
ことを特徴とする請求項１または請求項２記載の相変化メモリ。
【請求項１３】
読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出す
ことを特徴とする請求項３または請求項７記載の抵抗変化メモリ。
【請求項１４】
書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に流れる電流量に違いをつけて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現する
ことを特徴とする請求項３、または請求項７記載の抵抗変化メモリ。
【請求項１５】
書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をＬＯＷ、選択したメモリセルストリングの選択したセルに接続されるワード線をＨＩＧＨ、選択したメモリセルストリングのブロック選択線をＨＩＧＨとし、ソース線とビット線間に流れる電流の流れる極性を変えて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現する
ことを特徴とする請求項３、または請求項７記載の抵抗変化メモリ。
【請求項１６】
前記カルコゲナイド材料は、Ｇｅ、Ｓｂ、Ｔｅ少なくとも２つの原子を含む材料である
ことを特徴とする請求項１、請求項２、または請求項６いずれか一項記載の相変化メモリ。
【請求項１７】
前記抵抗変化材料は、ＮｉＯ、ＷＯｘ、ＨｆＯ２、ＺｎＯ２、ＴｉＯＮ、ＰｒＣａＭｎＯ３、Ａｇ−ＧｅＳｅ、Ｃｕ−ＧｅＳｅ、ＴａＯｘ、ＦｅＯ、ＧｅＯ、ＳＴＯ、ＣｕＳｉＯのいずれかを含む材料である
ことを特徴とする請求項３、または請求項７記載の抵抗変化メモリ。
【請求項１８】
前記カルコゲナイド材料の成膜厚みは３ｎｍ未満である
ことを特徴とする請求項１、または請求項２記載の相変化メモリ。
【請求項１９】
前記セルトランジスタは、Ｓｉウエハーに対して水平と垂直方向にチャネルを形成する
ことを特徴とする請求項１、または請求項２記載の相変化メモリ。
【請求項２０】
前記第１の金属配線と前記第２の金属配線とは、同一の材料である
ことを特徴とする請求項３記載の抵抗変化メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１２−２０４４０４（Ｐ２０１２−２０４４０４Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４９３１（Ｐ２０１１−６４９３１）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]