側壁構造化スイッチャブル抵抗器セル
【課題】抵抗を大きくして感知されやすくするとともに、リセット電流を小さくし、製造中の損傷も抑制できる抵抗率スイッチング素子を提供する。
【解決手段】第１の伝導性電極２８を形成するステップと、第１の伝導性電極２８の上に絶縁構造１３を形成するステップと、絶縁構造の側壁上に抵抗率スイッチング素子１４を形成するステップと、抵抗率スイッチング素子１４の上に第２の伝導性電極２６を形成するステップと、第１の伝導性電極２８および第２の伝導性電極２６の間に抵抗率スイッチング素子１４と直列にステアリング素子を形成するステップと、を含み、第１の伝導性電極２８から第２の伝導性電極２６への第１の方向における抵抗率スイッチング素子１４の高さＴは第１の方向に垂直な第２の方向における抵抗率スイッチング素子１４の厚さＩより大きい。
【解決手段】第１の伝導性電極２８を形成するステップと、第１の伝導性電極２８の上に絶縁構造１３を形成するステップと、絶縁構造の側壁上に抵抗率スイッチング素子１４を形成するステップと、抵抗率スイッチング素子１４の上に第２の伝導性電極２６を形成するステップと、第１の伝導性電極２８および第２の伝導性電極２６の間に抵抗率スイッチング素子１４と直列にステアリング素子を形成するステップと、を含み、第１の伝導性電極２８から第２の伝導性電極２６への第１の方向における抵抗率スイッチング素子１４の高さＴは第１の方向に垂直な第２の方向における抵抗率スイッチング素子１４の厚さＩより大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスを作る方法に関し、特に半導体不揮発性メモリセルを作る方法に関する。
【背景技術】
【０００２】
関連特許出願との相互参照
本願は、２００８年４月１１日に出願された米国仮特許出願第６１／０７１，０９３号（特許文献１）および２００８年６月３０日に出願された米国特許出願第１２／２１６，１１０号（特許文献２）の利益を主張し、その両方の全体が本願明細書において参照により援用されている。
【０００３】
半導体材料から作られたデバイスは、電気的なコンポーネントおよびシステムにおいてメモリ回路を作るために使用される。メモリ回路は、データおよび命令セットがその中に格納されるので、そのようなデバイスのバックボーンである。そのような回路において単位面積当たりのメモリ素子の数を最大にすれば、そのコストは最小になるので、そのようなメモリ素子数の最大化は、そのような回路の設計における主要なモチベーションである。
【０００４】
図１は代表的な従来技術のメモリセル２０を示し、これは、セルのステアリング素子としての垂直向きのシリンダ状柱形の接合ダイオード２２と、アンチヒューズ誘電体または金属酸化物抵抗率スイッチング層などの記憶素子２４とを含む。ダイオード２２および記憶素子２４は、頂部２６および底部２８の導体または電極の間に置かれている。垂直向きの接合ダイオード２２は、ｐｉｎダイオードを形成するために、第１の導電型（ｎ形など）の強くドープされた半導体領域３０と、ドープされていない半導体材料または軽くドープされた半導体材料（これは真性領域と称される）である中間領域３２と、第２の伝導型（ｐ形など）の強くドープされた半導体領域３４とを含む。所望ならば、ｐ形領域とｎ形領域との位置は逆にされてもよい。接合ダイオード２２の半導体材料は、一般的にシリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金である。他の半導体材料も使用され得る。接合ダイオード２２および記憶素子２４は底部導体２８および頂部導体２６の間に直列に配列され、それらはタングステンおよび／またはＴｉＮなどの金属から形成され得る。記憶素子２４はダイオード２２より上にまたは下に配置され得る。図１Ａを参照すると、その全体が本願明細書において参照により援用されている、Hernerらに発行された「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献３）は、代表的な不揮発性メモリセルを開示している。
【０００５】
金属酸化物スイッチャブル抵抗器の抵抗は、３次元（３Ｄ）ダイオードアレイにより効率的に感知されるには低すぎることがある。大きなリセット電流よりは小さなリセット電流のほうが一般的に好ましいので、抵抗器素子の抵抗は大きいほうが一般的に好ましい。金属酸化物素子２４はダイオード柱２２の上に配置されているので、酸化物素子の抵抗は低すぎて、望ましくない大リセット電流を生じさせることがある。さらに、金属酸化物抵抗器材料は、製造中にエッチングの結果として損傷することがあるので、スイッチング機能を提供できない場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国仮特許出願第６１／０７１，０９３号
【特許文献２】米国特許出願第１２／２１６，１１０号
【特許文献３】米国特許第６，９５２，０３０号
【特許文献４】米国特許第５，９１５，１６７号
【発明の概要】
【０００７】
メモリデバイスを作る方法は、第１の伝導性電極を形成するステップと、第１の伝導性電極の上に絶縁構造を形成するステップと、絶縁構造の側壁上に抵抗率スイッチング素子を形成するステップと、抵抗率スイッチング素子の上に第２の伝導性電極を形成するステップと、第１の伝導性電極および第２の伝導性電極の間に抵抗率スイッチング素子と直列にステアリング素子を形成するステップと、を含み、第１の伝導性電極から第２の伝導性電極への第１の方向における抵抗率スイッチング素子の高さは第１の方向に垂直な第２の方向における抵抗率スイッチング素子の厚さより大きい。
【図面の簡単な説明】
【０００８】
【図１Ａ】従来技術のメモリセルの３次元図を示す。
【図１Ｂ】従来技術のセルの抵抗率スイッチング記憶素子の側面図を示す。
【図１Ｃ】従来技術のセルの抵抗率スイッチング記憶素子の平面図を示す。
【図２Ａ】本発明の実施形態に従うセルの側面図を示す。
【図２Ｂ】本発明の実施形態に従うセルの平面図を示す。
【図３】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図４】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図５】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図６Ａ】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図６Ｂ】図６Ａのセルの平面図である。
【図７】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【発明を実施するための形態】
【０００９】
本願の発明者は、本願明細書において抵抗率スイッチング素子とも称される記憶素子の抵抗がジオメトリ効果によって高められ得るということを認識した。抵抗率スイッチング素子はステアリング素子と直列に絶縁構造の側壁上に形成される。この構成では、底部伝導性電極から上部伝導性電極への「垂直」方向における抵抗率スイッチング素子の高さは、「垂直」方向に対して直角をなす第２の方向における抵抗率スイッチング素子の厚さより大きい。抵抗率スイッチング素子は、絶縁構造の側壁上に置かれた二元金属酸化物の薄い層であり、なお下部電極および上部電極の間にダイオードステアリング素子と直列に設けることができる。
【００１０】
抵抗率スイッチング材料２４の抵抗Ｒを、
Ｒ＝ρ＊ｔ／（Ｌ＊Ｗ） ［１］
により計算することができ、ここでρは材料の抵抗率であり、ｔは層の高さであり、（Ｌ＊Ｗ）は伝導性経路の面積である。その結果として、層の抵抗はジオメトリに大きく依存することがある。図１Ｂ、１Ｃ、２Ａおよび２Ｂは、抵抗のそのような依存性を示す。図１Ｂおよび１Ｃは、ダイオード（これは、明瞭性を目的として図１Ｂおよび１Ｃから省略されているけれども素子２４より上または下に置かれることができる）の頂部に置かれた抵抗率スイッチング素子２４を示す。素子２４の低抵抗率状態へのスイッチングの間に形成される伝導性フィラメント２５のＬ＊Ｗ面積はセルの構造によって限定されないので、伝導性フィラメントの抵抗は割合に低い抵抗であり得る。代表的な金属酸化物スイッチャブル抵抗材料は１ＫΩから１０ＫΩまでの範囲内の抵抗を有するフィラメントを形成することができ、３次元ダイオードアレイに用いられるべく形成されるダイオードにより通常達成される抵抗より低い抵抗である。３次元ダイオードアレイ内のダイオードは、比較的に低い抵抗のフィラメントを確実にリセットすることはできないかもしれない。
【００１１】
図２Ａおよび２Ｂは、本発明の一実施形態に従うメモリセル構造の一部分の側面横断面図および平面図を示し、ここでダイオードは、再び明瞭性を目的として省略されているけれども、電極２６および２８の間で抵抗率スイッチング素子１４より上または下で素子と直列に置かれる。この実施形態では、抵抗率スイッチング素子１４は絶縁構造１３の側壁上に形成される。この構成では、抵抗を、
Ｒ＝ρ＊Ｔ／（ｌ＊Ｗ） ［２］
によって計算し、ここでｌは絶縁構造の側壁上の素子１４の堆積された厚さである。長さｌは図１Ｂおよび１Ｃの長さＬより著しく小さいことがある。抵抗は、図２Ａおよび２Ｂの構成では図１Ｂおよび１Ｃのものと比べて（Ｌ／ｌ）の率で増大する。高さＴは、絶縁構造１３の側壁を覆う抵抗率スイッチング素子１４の高さである。高さＴは、図１Ｂおよび１Ｃの、前の平面厚さｔと同じであることがあり、場合によっては平面厚さｔより大きいことがある。
【００１２】
図２Ａおよび２Ｂに示されている本発明の実施形態の１つの利点は、高さＴの大きさに依存する低抵抗状態の増大である。高抵抗にスイッチングする領域は、或る材料については図３に示されているようにＴより小さくてよいということに留意するべきである。前述した図から分かるように、Ｗは、図１Ｂおよび１Ｃに示されている従来技術の構成ではｔより大きくなりがちであり、図２Ａおよび２Ｂに示されている本発明の実施形態の側壁構成ではＴより小さくなりがちである。側壁層の厚さｌは、フィラメント状領域の代表的な寸法より小さくてよい。ｌは、従来技術のフィラメント直径より小さくてよいのであるから、さらに抵抗を増大させるように或る材料ではフィラメントのＷ寸法の大きさを減少させがちでもある。
【００１３】
本発明の実施形態における抵抗率スイッチング素子の抵抗は、可変フィラメント形成のサイズに、それが寸法ｌにより制限されるので、あまり依存しない。抵抗率スイッチング素子を通る電流経路の横断面積は或る材料では代表的なフィラメントサイズ未満に制限されるので、リセット電流もより少ない。リセット電流の減少と、それに関連するスイッチおよびアレイ線におけるＩＲ降下とは、側壁抵抗率スイッチング素子を含むメモリアレイにおいてリセット電圧および電力の減少を可能にするために著しく有利である。３次元ダイオードアレイにおけるダイオードは、本発明の実施形態において形成された比較的に高い抵抗のフィラメントを確実にリセットすることができる。
【００１４】
図１では、Ｌは、ｔと共に大きくなりがちであって、ｔの約４倍であることができ、例えばｔは５ｎｍであり、Ｌは２０ｎｍである。けれども、図２では、Ｔがプロセス選択により大きくされ得るようにｌはＴに不感である。例えば、抵抗率スイッチング材料層の高さＴは５ｎｍ、例えば２０ｎｍより大きくてよく、厚さｌは２０ｎｍ未満、例えば５ｎｍ未満であってよい。その結果として、抵抗は図１に示されているものから、この例では１６倍の増大が得られるように、（Ｔ／ｔ）の（Ｌ／ｌ）倍の率で大きくされ得る。
【００１５】
図３〜７は、本発明の実施形態に従う種々の絶縁構造１３を有する代表的なメモリセル構造を示す。抵抗率スイッチング素子１４は様々な形状を持つことができる。例えば、環状に絶縁構造を囲むことができ、あるいは絶縁材料内のトレンチの中に置かれることができる。同様に、絶縁構造は、柱あるいはレール形状などの、様々な形状を持つことができる。
【００１６】
図３に示されているように、柱状ダイオード２２（図１Ａに詳しく示されている）は下部電極２８（これも図１に示されている）の上に形成されている。ダイオード２２を、シリコン、ゲルマニウム、ＳｉＧｅまたは他の化合物半導体材料などの任意の適切な半導体材料から作ることができ、多結晶質、単結晶質、あるいは非晶質であってよい。電極２８は、半導体ウェハ（シリコンまたは化合物半導体ウェハを含む）、またはガラス、プラスチックまたは金属基板などの基板上にあるいは基板を覆うように置かれる。電極２８は、タングステン、アルミニウムまたはそれらの合金、あるいは窒化チタンなどの金属性化合物を含むことができる。
【００１７】
その後、任意の伝導性障壁１６がダイオード２２の上に形成される。障壁１６は、窒化チタンなどの、任意の伝導性材料を含むことができる。その後、絶縁構造１３が障壁１６の上に形成される。絶縁構造１３は、酸化シリコンまたは窒化シリコンまたは有機絶縁材料などの、任意の適切な絶縁材料を含むことができる。構造１３は、側壁１５を含んでさえいれば、レールまたは柱状などの、任意の適切な形状を持つことができる。
【００１８】
その後、少なくとも１つの抵抗率スイッチング素子１４が絶縁構造１３の少なくとも１つの側壁上に形成される。図２Ｂに示されているように、構造がシリンダ状であれば、それは唯一の側壁１５を有する。抵抗率スイッチング素子１４は、ヒューズ、ポリシリコン記憶効果材料、金属酸化物（例えば、酸化ニッケルなどの二元金属酸化物あるいはペロブスカイト酸化物などのスイッチャブルな複合金属酸化物）、カーボンナノチューブ、グラフェンスイッチャブル抵抗材料、例えば非晶質、多結晶質または微晶質の炭素などの他の炭素抵抗率スイッチング材料、相変化材料、電解質スイッチング材料、スイッチャブルな複合金属酸化物、伝導性ブリッジ素子、あるいはスイッチャブルなポリマーを含むことができる。抵抗率スイッチング素子の抵抗率は、図１Ａに示されている電極２６および２８の間に提供される順方向および／または逆方向バイアスに応答して増減され得る。
【００１９】
抵抗率スイッチング素子１４は、化学蒸着、物理蒸着（スパッタリングなど）などの任意の適切な方法によって絶縁構造１３上に形成され得る。素子１４は、絶縁構造１３の上面の上におよび絶縁構造１３の側壁１５上に置かれることができる。あるいは、金属酸化物絶縁層などの素子１４は、絶縁構造１３の上に形成され、その後、構造１３の上面上に位置する素子１４の厚さＬｏを除去し絶縁構造１３の上面を露出させるためにＣＭＰまたは他の方法により平坦化される。図３に示されているように、素子１４のアクティブなスイッチング領域１８は、ＰＶＤ蒸着のシャドウイング効果に起因して素子のプレーナ厚さより薄いかもしれないある長さＬを有する。領域１８におけるこの側壁括れは素子１４の抵抗を大きくする。
【００２０】
図４に示されている代替の実施形態では、金属または金属窒化物フィルム、例えば窒化チタンフィルムが構造１３の上に堆積させられ、その後にＣＭＰまたは他の平坦化方法によって絶縁構造の頂部から選択的に除去される。その後、パターニングされたフィルムは酸化性雰囲気中で酸化され、これにより金属酸化物またはオキシニトリド抵抗率スイッチング素子１４、例えばチタンオキシニトリド素子を形成する。前述した括れに起因して、素子のアクティブ領域１８を絶縁性の金属酸化物またはオキシニトリドに完全に変換することができ、素子１４の上方部分４２は伝導性の金属または金属窒化物のままであることができる。素子１４の厚さは図４において明瞭性を目的として拡大されている。素子１４は１０〜３０ｎｍの垂直厚さを持つことができる。
【００２１】
図４の実施形態では構造１３の側壁１５は、酸化シリコン層などの、絶縁層１３に形成された穴またはトレンチ４２の（単数または複数の）側壁を含む。穴またはトレンチは、抵抗率スイッチング材料が底部電極２８に電気的に連絡し得るように底部電極２８を露出させる。所望ならば、抵抗率スイッチング素子１４に残っている溝は、酸化シリコンまたは有機材料などの絶縁充填材料４４で充填され、素子１４の上面を露出させるためにＣＭＰまたは他の適切な方法により平坦化されることができる。
【００２２】
図４に示されているように、底部電極２８はＴｉＮ層およびタングステン層の組み合わせを含むことができる。さらに、図４に示されているように、ダイオード２２は抵抗率スイッチング素子１４および障壁１６より上に置かれている。しかし、その順序は逆にされてもよく、ダイオード２２は障壁１６および素子１４より下に形成されてもよい。所望ならば、上部障壁４６がダイオード２２および上部電極２６の間に形成され得る。上部障壁４６は、チタン層をダイオードのポリシリコン材料と反応させることにより形成されるＣ４９相チタンシリサイド層などのチタンシリサイド層と、Ｔｉ／ＴｉＮ二重層とを含むことができる。
【００２３】
前に論じられたように、ダイオード２２はセルのステアリング素子としてふるまう。例えば、メモリセルは、垂直に向いた、シリンダ状柱形の接合ダイオードを含むことができる。接合ダイオードという用語は、本願明細書では、非オーミック伝導の特性を有し、２つの端子電極を有し、一方の電極においてｐ形で他方においてｎ形である半導性材料から作られている半導体デバイスを指すために使用される。例としては、ツェナーダイオードなどの、接触しているｐ形半導体材料およびｎ形半導体材料を有するｐｎダイオードおよびｎｐダイオードと、ｐ形半導体材料およびｎ形半導体材料の間に真性（ドープされていない）半導体材料が挟まれているｐｉｎダイオードとを含む。他の実施形態では、ＭＩＭまたはＭＩＩＭ構造を含むトンネリングダイオードが使用され得る。
【００２４】
図５に示されている他の代替の実施形態では、抵抗率スイッチング素子１４は、（図４に示されているように伝導層を酸化する代わりに）穴またはトレンチ４２の中に絶縁状態で堆積させられる金属酸化物層（例えば、Ａｌ2 Ｏ3 ）などの絶縁層を含む。従って、素子はダマシン型のプロセスを用いて形成される。図５に示されているように、素子１４を形成する絶縁層は、必ずしも平坦化されなくてもよく、構造１３の上に広がってもよい。さらに、図５に示されているように、ダイオード２２は、素子１４がダイオード２２に確実に接続するように、素子１４に対してオフセットされてもよい。図５に示されているように、素子１４の高さは５〜３０ｎｍであってよく、電極２８の高さは約２００ｎｍであってよい。
【００２５】
図６Ａの側面図および図６Ｂの平面図において示されている他の実施形態では、絶縁構造１３は絶縁性レール形構造１３を含むことができる。このレールは、酸化シリコンまたは窒化シリコンなどの絶縁層を絶縁構造レール１３にパターニングすることによって形成され得る。レール１３は、下部電極２８（例えば、ＴｉＮ／Ｗ／ＴｉＮ電極）と同じ方向に延びることができる。好ましくは、各レール１３の側壁１５が隣接する電極２８の上面の上に置かれるように、レール１３は電極２８からオフセットされる。その後、抵抗率スイッチング素子１４がレール１３の側壁１５上に形成される。従って、底部電極２８は、隣接するレール１３の間で露出される。レール１３は電極２８およびダイオード２２と部分的に位置ずれをおこしているので、これにより抵抗率スイッチング素子１４は、それぞれの下にある電極２８およびそれぞれの上にあるダイオード２２と接触して位置することができる。例えば、素子１４は、金属酸化物層をレール１３の上に堆積させ、その後に金属酸化物層を平坦化することによって形成され得る。金属酸化物層は、金属層の上にダイオード２２が形成されていないところでレールの上面より下に窪められてもよい。レール１３間のスペースは、酸化シリコンなどの絶縁性充填材料４４で充填され、次にＣＭＰまたは他の平坦化が行われ得る。同様に、ダイオード２２間のスペースも、平坦化された充填材料４８で充填され得る。
【００２６】
図７に示されている他の代替の実施形態では、メモリデバイスは、少なくとも１つのダイオード２２を底部電極２８の上に形成することによって形成され得る。その後、障壁層１６と、シリンダ状柱構造１３などの絶縁構造１３とがダイオードの上に形成される。抵抗率スイッチング素子１４は構造１３の側壁１５上に形成される。
【００２７】
構造１３は、絶縁テンプレート層の上にハードマスクパターン層を形成することによって形成され得る。ハードマスク層は、タングステンまたは無定形炭素または他の材料を含むことができる。テンプレート層は、ハードマスクパターンをアンダーカットするためのマスクとしてハードマスクパターンを用いて、等方性エッチングなどの任意の適切な方法により、選択的に除去され得る。その結果として、テンプレート層の幅は減少し、テンプレート層から少なくとも１つの絶縁柱が形成される。これは、より大きな直径のハードマスクキャップで覆われた絶縁構造１３柱ステムの「マッシュルーム」形状を形成する。
【００２８】
金属酸化物層などの抵抗率スイッチング材料が、その後、例えば原子層堆積法などの任意の適切な方法によって絶縁構造１３柱の側壁の上およびハードマスクキャップ上に堆積させられる。（単数または複数の）半導体ダイオード層（および任意に障壁層１６）は、少なくとも１つの柱状ダイオードステアリング素子（および任意にパターニングされた障壁１６）を形成するためにハードマスクパターンをマスクとして用いて選択的にエッチングされ得る。ハードマスクパターン層を、上部電極２６が抵抗率スイッチング素子１４と接触して形成される前に任意に除去することができ、あるいは、ハードマスクが電導性であるならばハードマスクを上部電極２６の一部として維持することができる。従って、この構造では、ダイオードはハードマスクパターンと同じ直径を有し、絶縁構造１３は等方性エッチングおよびアンダーカットに起因してダイオードより小さな直径（または幅）を有する。そのため、抵抗率スイッチング素子１４の縁は、構造１３の下のダイオード２２に直接または間接的に電気的に連絡することができるとともに構造１３の上に位置する上部電極２６に直接または間接的に電気的に接続することができる。
【００２９】
本発明の実施形態のメモリセルは、ワンタイムプログラマブル（ＯＴＰ）または再書き込み可能な不揮発性メモリセルを含むことができ、アンチヒューズ、ヒューズ、連続して配置されたダイオードおよびアンチヒューズ、ポリシリコン記憶効果セル、金属酸化物メモリ、スイッチャブルな複合金属酸化物、カーボンナノチューブメモリ、グラフェンまたは他の炭素スイッチャブル抵抗材料、相変化材料メモリ、伝導性ブリッジ素子、またはスイッチャブルポリマーメモリのうちの少なくとも１つから選択され得る。
【００３０】
第１のメモリレベルの形成を説明した。モノリシックな３次元メモリアレイを形成するためにこの第１のメモリレベルより上に追加のメモリレベルが形成され得る。或る実施形態では、メモリレベル間で導体が共有され得る。すなわち、頂部導体は次のメモリレベルの底部導体として役立つ。他の実施形態では、中間レベル誘電体（図示せず）が第１のメモリレベルより上に形成され、その表面が平坦化され、この平坦化されたレベル間誘電体上で第２のメモリレベルの構築が共有される導体なしで始まる。
【００３１】
モノリシックな３次元メモリアレイは、複数のメモリレベルがウェハなどの単一の基板より上に、介在する基板を伴わずに形成されているものである。１つのメモリレベルを形成する層は現存する１つまたは複数のレベルの層の直ぐ上に堆積あるいは成長させられる。対照的に、Leedy の「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献４）のように、積層されたメモリは、別々の基板上にメモリレベルを形成してメモリレベルを互いの上に接着することによって構築されている。基板を接着の前に薄くするかあるいはメモリレベルから除去することができるけれども、メモリレベルは初めに別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
【００３２】
基板より上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板より上の第１の高さに形成された第１のメモリレベルと、第１の高さとは異なる第２の高さに形成された第２のメモリレベルとを含む。そのようなマルチレベルアレイでは３、４、８、あるいは実際に任意の数のメモリレベルが基板より上に形成され得る。
【００３３】
本願明細書全体において、１つの層が他のものより「上に」あるいは「下に」あるとして記述された。これらの用語は、層および素子の、それらが形成される、大抵の実施形態においては単結晶シリコンウェハ基板である基板に対する位置を記述し、構造物は、それがウェハ基板からより遠くにあれば他の構造物より上にあり、より近くにあれば他の構造物より下にあるということを理解するべきである。明らかにウェハあるいはダイはどんな方向にも回転させられ得るけれども、ウェハあるいはダイ上の主要構造物の相対方位は変化しない。さらに、図面は、意図的に一定スケールで示されていなくて、単に層および処理された層を表すに過ぎない。
【００３４】
本発明は、例示を用いて記述されている。使用された用語は、用語の本質において限定的ではなくて説明的であるように意図されているということを理解するべきである。前の教示に照らして本発明の多くの改変および変化形が可能である。したがって、添付されている特許請求の範囲内において、ここに明確に記載されたもの以外にも本発明を実施でき得る。
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスを作る方法に関し、特に半導体不揮発性メモリセルを作る方法に関する。
【背景技術】
【０００２】
関連特許出願との相互参照
本願は、２００８年４月１１日に出願された米国仮特許出願第６１／０７１，０９３号（特許文献１）および２００８年６月３０日に出願された米国特許出願第１２／２１６，１１０号（特許文献２）の利益を主張し、その両方の全体が本願明細書において参照により援用されている。
【０００３】
半導体材料から作られたデバイスは、電気的なコンポーネントおよびシステムにおいてメモリ回路を作るために使用される。メモリ回路は、データおよび命令セットがその中に格納されるので、そのようなデバイスのバックボーンである。そのような回路において単位面積当たりのメモリ素子の数を最大にすれば、そのコストは最小になるので、そのようなメモリ素子数の最大化は、そのような回路の設計における主要なモチベーションである。
【０００４】
図１は代表的な従来技術のメモリセル２０を示し、これは、セルのステアリング素子としての垂直向きのシリンダ状柱形の接合ダイオード２２と、アンチヒューズ誘電体または金属酸化物抵抗率スイッチング層などの記憶素子２４とを含む。ダイオード２２および記憶素子２４は、頂部２６および底部２８の導体または電極の間に置かれている。垂直向きの接合ダイオード２２は、ｐｉｎダイオードを形成するために、第１の導電型（ｎ形など）の強くドープされた半導体領域３０と、ドープされていない半導体材料または軽くドープされた半導体材料（これは真性領域と称される）である中間領域３２と、第２の伝導型（ｐ形など）の強くドープされた半導体領域３４とを含む。所望ならば、ｐ形領域とｎ形領域との位置は逆にされてもよい。接合ダイオード２２の半導体材料は、一般的にシリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金である。他の半導体材料も使用され得る。接合ダイオード２２および記憶素子２４は底部導体２８および頂部導体２６の間に直列に配列され、それらはタングステンおよび／またはＴｉＮなどの金属から形成され得る。記憶素子２４はダイオード２２より上にまたは下に配置され得る。図１Ａを参照すると、その全体が本願明細書において参照により援用されている、Hernerらに発行された「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献３）は、代表的な不揮発性メモリセルを開示している。
【０００５】
金属酸化物スイッチャブル抵抗器の抵抗は、３次元（３Ｄ）ダイオードアレイにより効率的に感知されるには低すぎることがある。大きなリセット電流よりは小さなリセット電流のほうが一般的に好ましいので、抵抗器素子の抵抗は大きいほうが一般的に好ましい。金属酸化物素子２４はダイオード柱２２の上に配置されているので、酸化物素子の抵抗は低すぎて、望ましくない大リセット電流を生じさせることがある。さらに、金属酸化物抵抗器材料は、製造中にエッチングの結果として損傷することがあるので、スイッチング機能を提供できない場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国仮特許出願第６１／０７１，０９３号
【特許文献２】米国特許出願第１２／２１６，１１０号
【特許文献３】米国特許第６，９５２，０３０号
【特許文献４】米国特許第５，９１５，１６７号
【発明の概要】
【０００７】
メモリデバイスを作る方法は、第１の伝導性電極を形成するステップと、第１の伝導性電極の上に絶縁構造を形成するステップと、絶縁構造の側壁上に抵抗率スイッチング素子を形成するステップと、抵抗率スイッチング素子の上に第２の伝導性電極を形成するステップと、第１の伝導性電極および第２の伝導性電極の間に抵抗率スイッチング素子と直列にステアリング素子を形成するステップと、を含み、第１の伝導性電極から第２の伝導性電極への第１の方向における抵抗率スイッチング素子の高さは第１の方向に垂直な第２の方向における抵抗率スイッチング素子の厚さより大きい。
【図面の簡単な説明】
【０００８】
【図１Ａ】従来技術のメモリセルの３次元図を示す。
【図１Ｂ】従来技術のセルの抵抗率スイッチング記憶素子の側面図を示す。
【図１Ｃ】従来技術のセルの抵抗率スイッチング記憶素子の平面図を示す。
【図２Ａ】本発明の実施形態に従うセルの側面図を示す。
【図２Ｂ】本発明の実施形態に従うセルの平面図を示す。
【図３】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図４】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図５】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図６Ａ】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【図６Ｂ】図６Ａのセルの平面図である。
【図７】本発明の実施形態に従うメモリセルの側面横断面図を示す。
【発明を実施するための形態】
【０００９】
本願の発明者は、本願明細書において抵抗率スイッチング素子とも称される記憶素子の抵抗がジオメトリ効果によって高められ得るということを認識した。抵抗率スイッチング素子はステアリング素子と直列に絶縁構造の側壁上に形成される。この構成では、底部伝導性電極から上部伝導性電極への「垂直」方向における抵抗率スイッチング素子の高さは、「垂直」方向に対して直角をなす第２の方向における抵抗率スイッチング素子の厚さより大きい。抵抗率スイッチング素子は、絶縁構造の側壁上に置かれた二元金属酸化物の薄い層であり、なお下部電極および上部電極の間にダイオードステアリング素子と直列に設けることができる。
【００１０】
抵抗率スイッチング材料２４の抵抗Ｒを、
Ｒ＝ρ＊ｔ／（Ｌ＊Ｗ） ［１］
により計算することができ、ここでρは材料の抵抗率であり、ｔは層の高さであり、（Ｌ＊Ｗ）は伝導性経路の面積である。その結果として、層の抵抗はジオメトリに大きく依存することがある。図１Ｂ、１Ｃ、２Ａおよび２Ｂは、抵抗のそのような依存性を示す。図１Ｂおよび１Ｃは、ダイオード（これは、明瞭性を目的として図１Ｂおよび１Ｃから省略されているけれども素子２４より上または下に置かれることができる）の頂部に置かれた抵抗率スイッチング素子２４を示す。素子２４の低抵抗率状態へのスイッチングの間に形成される伝導性フィラメント２５のＬ＊Ｗ面積はセルの構造によって限定されないので、伝導性フィラメントの抵抗は割合に低い抵抗であり得る。代表的な金属酸化物スイッチャブル抵抗材料は１ＫΩから１０ＫΩまでの範囲内の抵抗を有するフィラメントを形成することができ、３次元ダイオードアレイに用いられるべく形成されるダイオードにより通常達成される抵抗より低い抵抗である。３次元ダイオードアレイ内のダイオードは、比較的に低い抵抗のフィラメントを確実にリセットすることはできないかもしれない。
【００１１】
図２Ａおよび２Ｂは、本発明の一実施形態に従うメモリセル構造の一部分の側面横断面図および平面図を示し、ここでダイオードは、再び明瞭性を目的として省略されているけれども、電極２６および２８の間で抵抗率スイッチング素子１４より上または下で素子と直列に置かれる。この実施形態では、抵抗率スイッチング素子１４は絶縁構造１３の側壁上に形成される。この構成では、抵抗を、
Ｒ＝ρ＊Ｔ／（ｌ＊Ｗ） ［２］
によって計算し、ここでｌは絶縁構造の側壁上の素子１４の堆積された厚さである。長さｌは図１Ｂおよび１Ｃの長さＬより著しく小さいことがある。抵抗は、図２Ａおよび２Ｂの構成では図１Ｂおよび１Ｃのものと比べて（Ｌ／ｌ）の率で増大する。高さＴは、絶縁構造１３の側壁を覆う抵抗率スイッチング素子１４の高さである。高さＴは、図１Ｂおよび１Ｃの、前の平面厚さｔと同じであることがあり、場合によっては平面厚さｔより大きいことがある。
【００１２】
図２Ａおよび２Ｂに示されている本発明の実施形態の１つの利点は、高さＴの大きさに依存する低抵抗状態の増大である。高抵抗にスイッチングする領域は、或る材料については図３に示されているようにＴより小さくてよいということに留意するべきである。前述した図から分かるように、Ｗは、図１Ｂおよび１Ｃに示されている従来技術の構成ではｔより大きくなりがちであり、図２Ａおよび２Ｂに示されている本発明の実施形態の側壁構成ではＴより小さくなりがちである。側壁層の厚さｌは、フィラメント状領域の代表的な寸法より小さくてよい。ｌは、従来技術のフィラメント直径より小さくてよいのであるから、さらに抵抗を増大させるように或る材料ではフィラメントのＷ寸法の大きさを減少させがちでもある。
【００１３】
本発明の実施形態における抵抗率スイッチング素子の抵抗は、可変フィラメント形成のサイズに、それが寸法ｌにより制限されるので、あまり依存しない。抵抗率スイッチング素子を通る電流経路の横断面積は或る材料では代表的なフィラメントサイズ未満に制限されるので、リセット電流もより少ない。リセット電流の減少と、それに関連するスイッチおよびアレイ線におけるＩＲ降下とは、側壁抵抗率スイッチング素子を含むメモリアレイにおいてリセット電圧および電力の減少を可能にするために著しく有利である。３次元ダイオードアレイにおけるダイオードは、本発明の実施形態において形成された比較的に高い抵抗のフィラメントを確実にリセットすることができる。
【００１４】
図１では、Ｌは、ｔと共に大きくなりがちであって、ｔの約４倍であることができ、例えばｔは５ｎｍであり、Ｌは２０ｎｍである。けれども、図２では、Ｔがプロセス選択により大きくされ得るようにｌはＴに不感である。例えば、抵抗率スイッチング材料層の高さＴは５ｎｍ、例えば２０ｎｍより大きくてよく、厚さｌは２０ｎｍ未満、例えば５ｎｍ未満であってよい。その結果として、抵抗は図１に示されているものから、この例では１６倍の増大が得られるように、（Ｔ／ｔ）の（Ｌ／ｌ）倍の率で大きくされ得る。
【００１５】
図３〜７は、本発明の実施形態に従う種々の絶縁構造１３を有する代表的なメモリセル構造を示す。抵抗率スイッチング素子１４は様々な形状を持つことができる。例えば、環状に絶縁構造を囲むことができ、あるいは絶縁材料内のトレンチの中に置かれることができる。同様に、絶縁構造は、柱あるいはレール形状などの、様々な形状を持つことができる。
【００１６】
図３に示されているように、柱状ダイオード２２（図１Ａに詳しく示されている）は下部電極２８（これも図１に示されている）の上に形成されている。ダイオード２２を、シリコン、ゲルマニウム、ＳｉＧｅまたは他の化合物半導体材料などの任意の適切な半導体材料から作ることができ、多結晶質、単結晶質、あるいは非晶質であってよい。電極２８は、半導体ウェハ（シリコンまたは化合物半導体ウェハを含む）、またはガラス、プラスチックまたは金属基板などの基板上にあるいは基板を覆うように置かれる。電極２８は、タングステン、アルミニウムまたはそれらの合金、あるいは窒化チタンなどの金属性化合物を含むことができる。
【００１７】
その後、任意の伝導性障壁１６がダイオード２２の上に形成される。障壁１６は、窒化チタンなどの、任意の伝導性材料を含むことができる。その後、絶縁構造１３が障壁１６の上に形成される。絶縁構造１３は、酸化シリコンまたは窒化シリコンまたは有機絶縁材料などの、任意の適切な絶縁材料を含むことができる。構造１３は、側壁１５を含んでさえいれば、レールまたは柱状などの、任意の適切な形状を持つことができる。
【００１８】
その後、少なくとも１つの抵抗率スイッチング素子１４が絶縁構造１３の少なくとも１つの側壁上に形成される。図２Ｂに示されているように、構造がシリンダ状であれば、それは唯一の側壁１５を有する。抵抗率スイッチング素子１４は、ヒューズ、ポリシリコン記憶効果材料、金属酸化物（例えば、酸化ニッケルなどの二元金属酸化物あるいはペロブスカイト酸化物などのスイッチャブルな複合金属酸化物）、カーボンナノチューブ、グラフェンスイッチャブル抵抗材料、例えば非晶質、多結晶質または微晶質の炭素などの他の炭素抵抗率スイッチング材料、相変化材料、電解質スイッチング材料、スイッチャブルな複合金属酸化物、伝導性ブリッジ素子、あるいはスイッチャブルなポリマーを含むことができる。抵抗率スイッチング素子の抵抗率は、図１Ａに示されている電極２６および２８の間に提供される順方向および／または逆方向バイアスに応答して増減され得る。
【００１９】
抵抗率スイッチング素子１４は、化学蒸着、物理蒸着（スパッタリングなど）などの任意の適切な方法によって絶縁構造１３上に形成され得る。素子１４は、絶縁構造１３の上面の上におよび絶縁構造１３の側壁１５上に置かれることができる。あるいは、金属酸化物絶縁層などの素子１４は、絶縁構造１３の上に形成され、その後、構造１３の上面上に位置する素子１４の厚さＬｏを除去し絶縁構造１３の上面を露出させるためにＣＭＰまたは他の方法により平坦化される。図３に示されているように、素子１４のアクティブなスイッチング領域１８は、ＰＶＤ蒸着のシャドウイング効果に起因して素子のプレーナ厚さより薄いかもしれないある長さＬを有する。領域１８におけるこの側壁括れは素子１４の抵抗を大きくする。
【００２０】
図４に示されている代替の実施形態では、金属または金属窒化物フィルム、例えば窒化チタンフィルムが構造１３の上に堆積させられ、その後にＣＭＰまたは他の平坦化方法によって絶縁構造の頂部から選択的に除去される。その後、パターニングされたフィルムは酸化性雰囲気中で酸化され、これにより金属酸化物またはオキシニトリド抵抗率スイッチング素子１４、例えばチタンオキシニトリド素子を形成する。前述した括れに起因して、素子のアクティブ領域１８を絶縁性の金属酸化物またはオキシニトリドに完全に変換することができ、素子１４の上方部分４２は伝導性の金属または金属窒化物のままであることができる。素子１４の厚さは図４において明瞭性を目的として拡大されている。素子１４は１０〜３０ｎｍの垂直厚さを持つことができる。
【００２１】
図４の実施形態では構造１３の側壁１５は、酸化シリコン層などの、絶縁層１３に形成された穴またはトレンチ４２の（単数または複数の）側壁を含む。穴またはトレンチは、抵抗率スイッチング材料が底部電極２８に電気的に連絡し得るように底部電極２８を露出させる。所望ならば、抵抗率スイッチング素子１４に残っている溝は、酸化シリコンまたは有機材料などの絶縁充填材料４４で充填され、素子１４の上面を露出させるためにＣＭＰまたは他の適切な方法により平坦化されることができる。
【００２２】
図４に示されているように、底部電極２８はＴｉＮ層およびタングステン層の組み合わせを含むことができる。さらに、図４に示されているように、ダイオード２２は抵抗率スイッチング素子１４および障壁１６より上に置かれている。しかし、その順序は逆にされてもよく、ダイオード２２は障壁１６および素子１４より下に形成されてもよい。所望ならば、上部障壁４６がダイオード２２および上部電極２６の間に形成され得る。上部障壁４６は、チタン層をダイオードのポリシリコン材料と反応させることにより形成されるＣ４９相チタンシリサイド層などのチタンシリサイド層と、Ｔｉ／ＴｉＮ二重層とを含むことができる。
【００２３】
前に論じられたように、ダイオード２２はセルのステアリング素子としてふるまう。例えば、メモリセルは、垂直に向いた、シリンダ状柱形の接合ダイオードを含むことができる。接合ダイオードという用語は、本願明細書では、非オーミック伝導の特性を有し、２つの端子電極を有し、一方の電極においてｐ形で他方においてｎ形である半導性材料から作られている半導体デバイスを指すために使用される。例としては、ツェナーダイオードなどの、接触しているｐ形半導体材料およびｎ形半導体材料を有するｐｎダイオードおよびｎｐダイオードと、ｐ形半導体材料およびｎ形半導体材料の間に真性（ドープされていない）半導体材料が挟まれているｐｉｎダイオードとを含む。他の実施形態では、ＭＩＭまたはＭＩＩＭ構造を含むトンネリングダイオードが使用され得る。
【００２４】
図５に示されている他の代替の実施形態では、抵抗率スイッチング素子１４は、（図４に示されているように伝導層を酸化する代わりに）穴またはトレンチ４２の中に絶縁状態で堆積させられる金属酸化物層（例えば、Ａｌ2 Ｏ3 ）などの絶縁層を含む。従って、素子はダマシン型のプロセスを用いて形成される。図５に示されているように、素子１４を形成する絶縁層は、必ずしも平坦化されなくてもよく、構造１３の上に広がってもよい。さらに、図５に示されているように、ダイオード２２は、素子１４がダイオード２２に確実に接続するように、素子１４に対してオフセットされてもよい。図５に示されているように、素子１４の高さは５〜３０ｎｍであってよく、電極２８の高さは約２００ｎｍであってよい。
【００２５】
図６Ａの側面図および図６Ｂの平面図において示されている他の実施形態では、絶縁構造１３は絶縁性レール形構造１３を含むことができる。このレールは、酸化シリコンまたは窒化シリコンなどの絶縁層を絶縁構造レール１３にパターニングすることによって形成され得る。レール１３は、下部電極２８（例えば、ＴｉＮ／Ｗ／ＴｉＮ電極）と同じ方向に延びることができる。好ましくは、各レール１３の側壁１５が隣接する電極２８の上面の上に置かれるように、レール１３は電極２８からオフセットされる。その後、抵抗率スイッチング素子１４がレール１３の側壁１５上に形成される。従って、底部電極２８は、隣接するレール１３の間で露出される。レール１３は電極２８およびダイオード２２と部分的に位置ずれをおこしているので、これにより抵抗率スイッチング素子１４は、それぞれの下にある電極２８およびそれぞれの上にあるダイオード２２と接触して位置することができる。例えば、素子１４は、金属酸化物層をレール１３の上に堆積させ、その後に金属酸化物層を平坦化することによって形成され得る。金属酸化物層は、金属層の上にダイオード２２が形成されていないところでレールの上面より下に窪められてもよい。レール１３間のスペースは、酸化シリコンなどの絶縁性充填材料４４で充填され、次にＣＭＰまたは他の平坦化が行われ得る。同様に、ダイオード２２間のスペースも、平坦化された充填材料４８で充填され得る。
【００２６】
図７に示されている他の代替の実施形態では、メモリデバイスは、少なくとも１つのダイオード２２を底部電極２８の上に形成することによって形成され得る。その後、障壁層１６と、シリンダ状柱構造１３などの絶縁構造１３とがダイオードの上に形成される。抵抗率スイッチング素子１４は構造１３の側壁１５上に形成される。
【００２７】
構造１３は、絶縁テンプレート層の上にハードマスクパターン層を形成することによって形成され得る。ハードマスク層は、タングステンまたは無定形炭素または他の材料を含むことができる。テンプレート層は、ハードマスクパターンをアンダーカットするためのマスクとしてハードマスクパターンを用いて、等方性エッチングなどの任意の適切な方法により、選択的に除去され得る。その結果として、テンプレート層の幅は減少し、テンプレート層から少なくとも１つの絶縁柱が形成される。これは、より大きな直径のハードマスクキャップで覆われた絶縁構造１３柱ステムの「マッシュルーム」形状を形成する。
【００２８】
金属酸化物層などの抵抗率スイッチング材料が、その後、例えば原子層堆積法などの任意の適切な方法によって絶縁構造１３柱の側壁の上およびハードマスクキャップ上に堆積させられる。（単数または複数の）半導体ダイオード層（および任意に障壁層１６）は、少なくとも１つの柱状ダイオードステアリング素子（および任意にパターニングされた障壁１６）を形成するためにハードマスクパターンをマスクとして用いて選択的にエッチングされ得る。ハードマスクパターン層を、上部電極２６が抵抗率スイッチング素子１４と接触して形成される前に任意に除去することができ、あるいは、ハードマスクが電導性であるならばハードマスクを上部電極２６の一部として維持することができる。従って、この構造では、ダイオードはハードマスクパターンと同じ直径を有し、絶縁構造１３は等方性エッチングおよびアンダーカットに起因してダイオードより小さな直径（または幅）を有する。そのため、抵抗率スイッチング素子１４の縁は、構造１３の下のダイオード２２に直接または間接的に電気的に連絡することができるとともに構造１３の上に位置する上部電極２６に直接または間接的に電気的に接続することができる。
【００２９】
本発明の実施形態のメモリセルは、ワンタイムプログラマブル（ＯＴＰ）または再書き込み可能な不揮発性メモリセルを含むことができ、アンチヒューズ、ヒューズ、連続して配置されたダイオードおよびアンチヒューズ、ポリシリコン記憶効果セル、金属酸化物メモリ、スイッチャブルな複合金属酸化物、カーボンナノチューブメモリ、グラフェンまたは他の炭素スイッチャブル抵抗材料、相変化材料メモリ、伝導性ブリッジ素子、またはスイッチャブルポリマーメモリのうちの少なくとも１つから選択され得る。
【００３０】
第１のメモリレベルの形成を説明した。モノリシックな３次元メモリアレイを形成するためにこの第１のメモリレベルより上に追加のメモリレベルが形成され得る。或る実施形態では、メモリレベル間で導体が共有され得る。すなわち、頂部導体は次のメモリレベルの底部導体として役立つ。他の実施形態では、中間レベル誘電体（図示せず）が第１のメモリレベルより上に形成され、その表面が平坦化され、この平坦化されたレベル間誘電体上で第２のメモリレベルの構築が共有される導体なしで始まる。
【００３１】
モノリシックな３次元メモリアレイは、複数のメモリレベルがウェハなどの単一の基板より上に、介在する基板を伴わずに形成されているものである。１つのメモリレベルを形成する層は現存する１つまたは複数のレベルの層の直ぐ上に堆積あるいは成長させられる。対照的に、Leedy の「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献４）のように、積層されたメモリは、別々の基板上にメモリレベルを形成してメモリレベルを互いの上に接着することによって構築されている。基板を接着の前に薄くするかあるいはメモリレベルから除去することができるけれども、メモリレベルは初めに別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
【００３２】
基板より上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板より上の第１の高さに形成された第１のメモリレベルと、第１の高さとは異なる第２の高さに形成された第２のメモリレベルとを含む。そのようなマルチレベルアレイでは３、４、８、あるいは実際に任意の数のメモリレベルが基板より上に形成され得る。
【００３３】
本願明細書全体において、１つの層が他のものより「上に」あるいは「下に」あるとして記述された。これらの用語は、層および素子の、それらが形成される、大抵の実施形態においては単結晶シリコンウェハ基板である基板に対する位置を記述し、構造物は、それがウェハ基板からより遠くにあれば他の構造物より上にあり、より近くにあれば他の構造物より下にあるということを理解するべきである。明らかにウェハあるいはダイはどんな方向にも回転させられ得るけれども、ウェハあるいはダイ上の主要構造物の相対方位は変化しない。さらに、図面は、意図的に一定スケールで示されていなくて、単に層および処理された層を表すに過ぎない。
【００３４】
本発明は、例示を用いて記述されている。使用された用語は、用語の本質において限定的ではなくて説明的であるように意図されているということを理解するべきである。前の教示に照らして本発明の多くの改変および変化形が可能である。したがって、添付されている特許請求の範囲内において、ここに明確に記載されたもの以外にも本発明を実施でき得る。
【特許請求の範囲】
【請求項１】
メモリデバイスを作る方法であって、
第１の伝導性電極を形成するステップと、
前記第１の伝導性電極の上に少なくとも１つのダイオード層を形成するステップと、
前記ダイオード層の上に少なくとも１つの絶縁テンプレート層を形成するステップと、
前記絶縁テンプレート層の上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンをマスクとして用いて前記絶縁テンプレート層をエッチングするステップと、
絶縁柱を含む絶縁構造を形成するために前記絶縁テンプレート層の幅を減少させるステップと、
抵抗率スイッチング素子を形成するために前記絶縁柱の側壁の上に金属酸化物抵抗率スイッチング層を堆積させるステップと、
ダイオードステアリング素子を含む柱状ダイオードを形成するために前記ハードマスクパターンをマスクとして用いて前記ダイオード層をエッチングするステップと、
前記金属酸化物抵抗率スイッチング層と接触する第２の伝導性電極を形成するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記幅を減少させるステップは、前記ハードマスクパターンをアンダーカットするために前記絶縁テンプレート層の等方性エッチングによって実行され、
前記金属酸化物抵抗率スイッチング層を堆積させるステップは、原子層堆積法によって実行される方法。
【請求項３】
請求項２記載の方法において、
前記第２の伝導性電極を形成するステップの前に、前記金属酸化物抵抗率スイッチング層と接触している前記ハードマスクパターンを除去するステップをさらに含む方法。
【請求項１】
メモリデバイスを作る方法であって、
第１の伝導性電極を形成するステップと、
前記第１の伝導性電極の上に少なくとも１つのダイオード層を形成するステップと、
前記ダイオード層の上に少なくとも１つの絶縁テンプレート層を形成するステップと、
前記絶縁テンプレート層の上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンをマスクとして用いて前記絶縁テンプレート層をエッチングするステップと、
絶縁柱を含む絶縁構造を形成するために前記絶縁テンプレート層の幅を減少させるステップと、
抵抗率スイッチング素子を形成するために前記絶縁柱の側壁の上に金属酸化物抵抗率スイッチング層を堆積させるステップと、
ダイオードステアリング素子を含む柱状ダイオードを形成するために前記ハードマスクパターンをマスクとして用いて前記ダイオード層をエッチングするステップと、
前記金属酸化物抵抗率スイッチング層と接触する第２の伝導性電極を形成するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記幅を減少させるステップは、前記ハードマスクパターンをアンダーカットするために前記絶縁テンプレート層の等方性エッチングによって実行され、
前記金属酸化物抵抗率スイッチング層を堆積させるステップは、原子層堆積法によって実行される方法。
【請求項３】
請求項２記載の方法において、
前記第２の伝導性電極を形成するステップの前に、前記金属酸化物抵抗率スイッチング層と接触している前記ハードマスクパターンを除去するステップをさらに含む方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【公開番号】特開２０１２−２１２９０２（Ｐ２０１２−２１２９０２Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１２−１３０４１２（Ｐ２０１２−１３０４１２）
【出願日】平成２４年６月８日（２０１２．６．８）
【分割の表示】特願２０１１−５０４０６４（Ｐ２０１１−５０４０６４）の分割
【原出願日】平成２１年４月１日（２００９．４．１）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２４年６月８日（２０１２．６．８）
【分割の表示】特願２０１１−５０４０６４（Ｐ２０１１−５０４０６４）の分割
【原出願日】平成２１年４月１日（２００９．４．１）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
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