ANR回路、事によってはパーソナルANRデバイスのANR回路には、フィードバックベースANR、フィードフォワードベースANRおよびパススルーオーディオの準備をサポートするための信号処理トポロジーが組み込まれており、トポロジーには、フィードバックマイクロフォンから受け取ったフィードバック基準音響からフィードバック対雑音音響が生成される分岐、フィードフォワード基準音響からフィードフォワード対雑音音響が生成される分岐、および音響源から受け取ったパススルーオーディオ音響から修正パススルーオーディオ音響が生成される分岐が組み込まれており、これらの3つの分岐は、生成された個々の分岐の音響を単一の出力に結合するべく結合されており、この単一の出力によって音響ドライバ、事によってはパーソナルANRデバイスの音響ドライバが駆動される。これらの通路の各々に対して、個々の通路の相互接続、個々のフィルタの係数、任意のVGAの利得設定のためのANR設定を、さらに他のANR設定と共に動的に構成することができ、この動的構成は、これらの通路のうちの1つまたは複数に沿った一片または複数片のデジタルデータの転送と同期して実施される。
（もっと読む）

【課題】通信システムのトランシーバにより使用されるように構成された、入力周波数の範囲またはサンプルレートを適合させることのできるスペース効率のよい低電力のプログラム可能なデジタルフィルタを提供する。
【解決手段】入力信号を受信し、第１の伝達関数を有する第１の有限インパルス応答フィルタセクション１６と、第２の伝達関数を有する、第１の有限インパルス応答フィルタセクション１６に接続された無限インパルス応答フィルタセクション１８と、無限インパルス応答フィルタセクション１８に接続され、プログラム可能なデジタルフィルタによる入力信号の受信に応答して濾波された出力信号を出力し、第３の伝達関数を有する第２の有限インパルス応答フィルタセクション２０と、第１、第２または第３の伝達関数におけるプログラム可能な係数を供給する手段とを具備する。 （もっと読む）

【課題】少ない演算量で、かつ所望の周波数特性を確保しながら、信号を高域と低域とに分割することのできる帯域分割フィルターを提供する。
【解決手段】入力信号を１サンプルずつ遅延させる遅延器１−１〜１−ｍと、遅延器１−１〜１−ｍのそれぞれの入出力に得られる遅延量の異なる信号にそれぞれ係数を乗算する乗算器２−０〜２−ｍと、乗算器２−０〜２−ｍの出力を加算して第１のフィルター出力とする加算器３、４と、遅延器１−１〜１−ｍのそれぞれの入出力のうち遅延量が中央値となる信号に、対応する乗算器２−（ｍ／２）の係数ａ_ｍ／２を１から減算した値を係数として乗算した値と、中央値となる信号以外の遅延器１−１〜１−ｍのそれぞれの入出力に、対応する乗算器の係数の逆符号の値を係数として乗算した値との和を生成して第２のフィルター出力とする乗算器５、６および加算器７とを有する。 （もっと読む）

【課題】低コストで処理遅延の短い適応等化器を得る。
【解決手段】適応等化器１００において、第１のサンプリング周波数は第２のサンプリング数より高い値に設定する。第１および第２の入力信号は、第１および第２のＡ／Ｄ変換部１０１，１０２によって第１のサンプリング周波数でＡ／Ｄ変換され、第１および第２のＳＲＣ部１０３によって第２のサンプリング周波数にサンプリング変換される。適応化学習処理部１０７が第２のサンプリング周波数で適応フィルタ係数列の学習同定を行い、係数変換処理部１０９が適応フィルタ係数列を第１のサンプリング周波数用に変換する。フィルタ処理部１１０がこの適応フィルタ係数列を用いて、第１のサンプリング周波数で第１の入力信号をフィルタリングして出力信号を生成する。 （もっと読む）

【課題】 ピーク部の振幅特性とディップ部の振幅特性を夫々独立に制御することが可能なくし型フィルタを提供する。
【解決手段】 基本周波数（ピッチ）及びその高調波を強調するくし型フィルタ１であって、入力信号を所定時間遅延させて遅延信号を出力する遅延手段２と、この遅延手段２の遅延信号と入力信号を加算して加算信号を出力する第１加算手段３と、入力信号から遅延信号を減算して減算信号を出力する減算手段４と、加算信号に定数αを乗算して出力する第１乗算手段５と、減算信号に定数βを乗算して出力する第２乗算手段６と、第１乗算手段５の出力信号と第２乗算手段６の出力信号を加算して出力する第２加算手段７と、この第２加算手段７の出力信号に０．５を乗算して出力する第３乗算手段８からなる。 （もっと読む）

【課題】フィルタの特性を短時間で切りかえる。
【解決手段】ＩＩＲ（無限インパルス応答）フィルタ１０は、デジタルの入力オーディオ信号Ｓｉｎに対して、設定された係数ＣＯＥＦＦに応じたフィルタリング処理を施す。ＲＡＭ２０は、フィルタ１０の係数ＣＯＥＦＦを格納する。インタフェース回路３０は、外部のプロセッサ２０２から、フィルタ１０の特性を示すパラメータデータＰＲＭを受ける。演算部５０は、インタフェース回路３０が受けたパラメータデータＰＲＭにもとづき、フィルタ１０の係数ＣＯＥＦＦを計算し、演算部５０に格納する。 （もっと読む）

【課題】長さＮの離散時間信号ｘ［ｎ］と長さＭのフィルタ係数ｈ［ｍ］の畳み込み演算の演算量等を低減する。
【解決手段】N,Mは、M-1≦(P-N)/2を満足する。離散時間信号x[n]を、x1[n],x2[n]に分割し、x1[n]の長さをP/2-(M-1)、x2[n]の長さを残りの長さとし、x1[n]及びx2[n]にゼロ詰めをして、長さP/2、Qのゼロ詰めデータx1′[n]，x2′[n]を得る。Qは、N2+M-1以上の最小の２の乗数である。h[m]にゼロ詰めをして、x1′[n],x2′[n]に対応したゼロ詰めデータh1′[n],h2′[n]を得る。各ゼロ詰めデータにＦＦＴを行い、周波数領域で乗算し、その乗算結果に対してＩＦＦＴを行って、２つの離散時間信号y1[n],y2[n]を得て、重複加算法で加算して、出力離散時間信号y[n]を得る。Q≦P/2となるため、非分割方式より、演算量等を低減できる。 （もっと読む）

【課題】フィルタ係数を格納するメモリへアクセスする際に生じる電力消費量を低減する。
【解決手段】複数のフィルタ係数を複数ビット毎に分割データとして分割記憶する部分メモリに分割され、入力されるアドレスに対応するフィルタ係数の各分割データを各部分メモリからそれぞれ出力する係数格納用メモリ２と、チップイネーブル（ＣＥ）信号を各部分メモリに伝達するか遮断するかを部分メモリ毎に指定する活性化／非活性化制御情報を付加したアドレス信号を係数格納用メモリに出力する制御部１と、活性化／非活性化制御情報に基づいて各部分メモリに対してＣＥ信号を伝達／遮断するＣＥ信号遮断部３と、複数の部分メモリの少なくとも一部に設けられ、活性化／非活性化制御情報に基づき、部分メモリの出力と全ビットゼロ値との何れかを選択出力する出力選択部４と、を備える。 （もっと読む）

【課題】サンプリング周波数変換装置に関し、変換するサンプリング周波数の比が簡単な整数比でない場合や、サンプリング周波数の揺らぎに対して、出力側のサンプリング周波数のみに同期して、周波数変換後の離散信号を出力する。
【解決手段】第１のサンプリング周波数の離散信号データを、該第１のサンプリング周波数のクロックで取り込んでラッチする第１のラッチ部１−１と、第１のラッチ回路１−１から出力される離散信号データを、第２のサンプリング周波数の整数倍の周波数のクロックで取り込んで出力するオーバサンプリング同期部１−２と、オーバサンプリング同期部１−２の出力信号の低域成分を通過させるデジタルフィルタ１−３と、デジタルフィルタ１−３から出力される信号を、第２のサンプリング周波数のクロック毎に間引いて出力するデシメーション部１−４を備える。 （もっと読む）

所望の場合に、より大きな（例えば、より複雑および／またはより演算上正確な）ＤＳＰ演算を行うように、より簡単に連動することができるデジタル信号処理（「ＤＳＰ」）回路ブロックを提供する。これらのＤＳＰブロックはまた、あるブロックを使用できないにもかかわらず（例えば、回路欠陥のために）、複数のそのようなブロックをつなぎ合わせることを容易にする冗長回路を含んでもよい。シストリックレジスタが、シストリック型の有限インパルス応答（「ＦＩＲ」）デジタルフィルタを実装するよう、ブロックの使用を容易にするために、ＤＳＰブロックの中の種々のポイントに含まれてもよい。
（もっと読む）