イメージセンサ及びその製造方法
【課題】イメージセンサ及びその製造方法を提供する。
【解決手段】実施の形態によるイメージセンサは、読み出し回路を含む第１基板と、前記第１基板上に形成され、内部に下部配線が形成された層間絶縁膜と、前記層間絶縁膜上に形成された結晶半導体層と、前記結晶半導体層内部に形成され、積層された第１不純物領域と第２不純物領域を含むフォトダイオードと、前記下部配線を露出させるように前記結晶半導体層及び層間絶縁膜を貫通する第１ビアホールと、前記下部配線及び第１不純物領域のみに連結されるように前記第１ビアホール内部に形成されたプラグと、前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に形成された素子分離領域と、を含む。
【解決手段】実施の形態によるイメージセンサは、読み出し回路を含む第１基板と、前記第１基板上に形成され、内部に下部配線が形成された層間絶縁膜と、前記層間絶縁膜上に形成された結晶半導体層と、前記結晶半導体層内部に形成され、積層された第１不純物領域と第２不純物領域を含むフォトダイオードと、前記下部配線を露出させるように前記結晶半導体層及び層間絶縁膜を貫通する第１ビアホールと、前記下部配線及び第１不純物領域のみに連結されるように前記第１ビアホール内部に形成されたプラグと、前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に形成された素子分離領域と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサは、光学映像（ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子であって、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサとＣＭＯＳイメージセンサ（ＣＩＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ Ｉｍａｇｅ Ｓｅｎｓｏｒ）とに区分される。
【０００３】
イメージセンサにおいて、基板にフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ）がイオン注入法により形成される。ところが、チップサイズ（Ｃｈｉｐ Ｓｉｚｅ）を増加させずピクセル（Ｐｉｘｅｌ）数を増加させるためにフォトダイオードのサイズが次第に減少することにより、受光部の面積が縮小して画像特性（Ｉｍａｇｅ Ｑｕａｌｉｔｙ）が低下する傾向にある。
【０００４】
また、受光部面積の縮小に応じて積層高さ（Ｓｔａｃｋ Ｈｅｉｇｈｔ）が減少しないことから、エアリーディスク（Ａｉｒｙ Ｄｉｓｋ）と呼ばれる光の回折現象により受光部に入射するフォトン（Ｐｈｏｔｏｎ）の数も減少する傾向にある。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコン（ａｍｏｒｐｈｏｕｓ Ｓｉ）で蒸着するか、ウェハ対ウェハボンディング（Ｗａｆｅｒ−ｔｏ−Ｗａｆｅｒ Ｂｏｎｄｉｎｇ）などの方法により、読み出し回路（Ｒｅａｄｏｕｔ Ｃｉｒｃｕｉｔｒｙ）はシリコン基板（Ｓｉ Ｓｕｂｓｔｒａｔｅ）に形成し、フォトダイオードは読み出し回路の上部に形成する試み（以下、「３次元イメージセンサ」と称する）がなされている。フォトダイオードと読み出し回路は配線（Ｍｅｔａｌ Ｌｉｎｅ）を介して連結される。
【０００６】
従来技術によれば、ウェハ対ウェハボンディング界面のうち回路が形成されたウェハのボンディング面が配線と層間絶縁膜の二種膜で形成されて均一でないため、ボンディング面の結合力が低下するおそれがあり、それによって暗電流（ｄａｒｋ ｃｕｒｒｅｎｔ）が発生する問題がある。
また、従来技術によれば、ピクセル間素子分離のためのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程におけるトレンチエッチングなどにより、フォトダイオードに暗欠陥などが発生し、ピクセル間の素子分離工程が完璧に行われない問題もある。
【０００７】
さらに、従来技術によれば、トランスファトランジスタの両端のソース／ドレインの両方が高濃度Ｎ型不純物でドーピング（Ｄｏｐｉｎｇ）されているため、電荷共有（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）現象が発生する問題がある。電荷共有現象が発生すれば出力画像の感度が低下し、画像エラーを引き起こす可能性もある。また、従来技術によれば、フォトダイオードと読み出し回路との間に光電荷（Ｐｈｏｔｏ Ｃｈａｒｇｅ）が円滑に移動できなくなって暗電流が発生するか、サチュレーション（Ｓａｔｕｒａｔｉｏｎ）及び感度の低下が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
実施の形態は、読み出し回路が形成された基板とフォトダイオードの垂直型集積を採用しつつ、ウェハ対ウェハボンディングの際、ボンディング面の結合力を向上させることができるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
実施の形態によるイメージセンサは、読み出し回路を含む第１ 基板と、前記第１基板上に形成され、内部に下部配線が形成された層間絶縁膜と、前記層間絶縁膜上に形成された結晶半導体層と、前記結晶半導体層内部に形成され、第１不純物領域と第２不純物領域を含むフォトダイオードと、前記下部配線を露出させるように前記結晶半導体層及び層間絶縁膜を貫通する第１ビアホールと、前記下部配線及び第１不純物領域のみに連結されるように前記第１ビアホール内部に形成されたプラグと、前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に形成された素子分離領域と、を含む。
【００１０】
実施の形態によるイメージセンサの製造方法は、第１基板に読み出し回路を形成するステップと、前記第１基板上に下部配線を含む層間絶縁膜を形成するステップと、結晶半導体層を含む第２基板を形成するステップと、前記結晶半導体層内部に第１不純物領域及び第２不純物領域からなるフォトダイオードを形成するステップと、前記第１基板の層間絶縁膜と前記第２基板の結晶半導体層をボンディングするステップと、前記第１基板上に前記フォトダイオードが露出するように前記第２基板を分離するステップと、前記下部配線が露出するように前記フォトダイオード及び層間絶縁膜を貫通する第１ビアホールを形成するステップと、前記下部配線及び第１不純物領域と連結されるように第１ビアホール内部にプラグを形成するステップと、前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に素子分離領域を形成するステップと、を含む。
【発明の効果】
【００１１】
本発明によれば、下部配線を含む第１基板とフォトダイオードを含む結晶半導体層がボンディング工程により結合されて、垂直型集積を成すことができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施の形態によるイメージセンサ及びその製造方法を添付図面に基づき詳細に説明する。
【００１３】
図１３は、第１実施の形態によるイメージセンサの断面図である。
【００１４】
第１実施の形態によるイメージセンサは、読み出し回路１２０を含む第１基板１００と、前記第１基板１００上に形成され、内部に下部配線１５０が形成された層間絶縁膜１６０と、前記層間絶縁膜１６０上に形成された結晶半導体層２００と、前記結晶半導体層２００内部に形成され、積層された第１不純物領域２１０及び第２不純物領域２２０からなるフォトダイオード２０５と、前記下部配線１５０を露出させるように前記結晶半導体層２００及び層間絶縁膜１６０を貫通する第１ビアホール２４５と、前記下部配線１５０及び第１不純物領域２１０だけに連結されるように前記第１ビアホール２４５内部に形成されたプラグ２５１と、前記フォトダイオード２０５が単位ピクセルごとに分離されるように前記結晶半導体層２００内部に形成された素子分離領域２６０とを含む。
【００１５】
前記下部配線１５０のうち最上部の第３メタル１５３は、層間絶縁膜１６０の内部に形成されて外部に露出しない。前記結晶半導体層２００の内部に形成されたフォトダイオード２０５は、Ｎ型の第１不純物領域２１０とＰ型の第２不純物領域２２０を含む。前記結晶半導体層２００上には、酸化膜または窒化膜で形成された第１保護層２４０が配置されている。
【００１６】
前記プラグ２５１は、前記フォトダイオード２０５の第１不純物領域２１０と下部配線１５０とが連結されるように前記第１ビアホール２４５に選択的に形成できる。即ち、前記プラグ２５１が前記第２不純物領域２２０に連結されないので、フォトダイオード２０５の電気的短絡を防止することができる。
【００１７】
前記プラグ２５１上部には絶縁層２５５が形成されて、前記第１ビアホール２４５内部を満たすことができる。
【００１８】
前記第１保護層２４０の第２ビアホール２４９に上部電極２７０が配置されている。前記上部電極２７０は、第２ビアホール２４９を介して前記第２不純物領域２２０と接触して、前記フォトダイオード２０５と電気的に連結できる。
【００１９】
実施の形態によるイメージセンサでは、フォトダイオードが読み出し回路の上側に位置する３次元イメージセンサを採用して、フィルファクタを増加させることができる。また、結晶半導体層内部にフォトダイオードが形成されてフォトダイオードの欠陥を防止することができる。さらに、結晶半導体層内部に素子分離領域が形成されて、クロストーク及びノイズ発生を防止することができる。
【００２０】
次に、第１実施の形態によれば、トランスファトランジスタ（Ｔｘ）１２１の両端のソース／ドレイン間に電位差（Ｐｏｔｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ）が発生するように素子を設計して、光電荷（Ｐｈｏｔｏ Ｃｈａｒｇｅ）の完全なダンプ（Ｆｕｌｌｙ Ｄｕｍｐｉｎｇ）が可能となる。これにより、フォトダイオードで発生した光電荷がフローティングディフュージョン領域にダンプされて出力画像の感度を高めることができる。
【００２１】
即ち、前記読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成して、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差が発生するようにすることで、光電荷の完全なダンプが可能となる。前記読み出し回路１２０はトランスファトランジスタ１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５及びセレクトトランジスタ（Ｓｘ）１２７を含むことができる。
【００２２】
以下、第１実施の形態の光電荷のダンプ構造について具体的に説明する。
【００２３】
第１実施の形態における電気接合領域１４０は、第２導電型ウェル１４１又は第２導電型エピ層（図示せず）上に形成された第１導電型イオン注入層１４３、及び前記第１導電型イオン注入層１４３上に形成される第２導電型イオン注入層１４５を含むことができる。例えば、前記電気接合領域１４０は、ＰＮ接合（ｊｕｎｃｔｉｏｎ）又はＰＮＰ接合であり得るが、これに限定されるのではない。
【００２４】
Ｎ＋接合であるフローティングディフュージョン（ＦＤ）１３１ノード（Ｎｏｄｅ）と異なって、電気接合領域１４０であるＰＮＰ接合１４０は印加電圧がすべて伝達されず、所定電圧でピンチオフ（Ｐｉｎｃｈ−ｏｆｆ）される。この電圧をピニング電圧（Ｐｉｎｎｉｎｇ Ｖｏｌｔａｇｅ）と呼び、ピニング電圧はＰ０ １４５及びＮ−１４３のドーピング濃度に依存する。
【００２５】
具体的に、フォトダイオード２０５で生成された電子はＰＮＰ接合１４０に移動し、トランスファトランジスタ１２１がターンオンされると、ＦＤ１３１ノードに伝達されて電圧に変換される。
【００２６】
Ｐ０／Ｎ−／Ｐ−接合１４０の最大電圧値はピニング電圧となり、ＦＤ１３１ノードの最大電圧値はＶｄｄ−Ｒｘ １２３のＶｔｈ（しきい値電圧）となるので、トランスファトランジスタ１２１の両端間の電位差により電荷共有現象が発生せず、チップ（Ｃｈｉｐ）上のフォトダイオード２０５で発生した電子がＦＤ１３１ノードに完全にダンプされることができる。
【００２７】
即ち、実施の形態によれば、第１基板１００であるシリコン基板（Ｓｉ Ｓｕｂｓｔｒａｔｅ）にＮ＋／Ｐウェル接合でなくＰ０／Ｎ−／Ｐウェル接合を形成した理由は、４−Ｔｒ ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）リセット動作時、Ｐ０／Ｎ−／Ｐウェル接合のＮ−（１４３）に＋電圧が印加され、Ｐ０ １４５及びＰウェル１４１には接地電圧が印加されるので、所定電圧以上ではバイポーラ接合トランジスタ（ＢＪＴ）構造の場合と同様にＰ０／Ｎ−／Ｐウェル二重接合（ｄｏｕｂｌｅ ｊｕｎｃｔｉｏｎ）にピンチオフが発生する。これをピニング電圧と称する。従って、トランスファトランジスタ１２１の両端ソース／ドレイン間に電位差が生じ、トランスファトランジスタのオン／オフ動作時における電荷共有現象を防止できる。
【００２８】
従って、従来技術のように単にフォトダイオードがＮ＋接合に連結される場合と異なり、第１実施の形態によれば、サチュレーション及び感度の低下などの問題を回避できる。
【００２９】
次に、第１実施の形態によれば、フォトダイオードと読み出し回路の間に第１導電型連結領域１４７を形成して光電荷の円滑な移動経路を形成することによって、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【００３０】
このために、第１実施の形態では、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクト（Ｏｈｍｉｃ Ｃｏｎｔａｃｔ）のための第１導電型連結領域１４７を形成できる。一方、このような第１導電型連結領域１４７が漏れソース（Ｌｅａｋａｇｅ Ｓｏｕｒｃｅ）となることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。これにより３次元イメージセンサの暗電流（Ｄａｒｋ Ｃｕｒｒｅｎｔ）の減少に寄与できる。
【００３１】
即ち、第１実施の形態のようにコンタクト（Ｃｏｎｔａｃｔ）形成部のみに局所的にＮ＋ドーピングをした理由は、暗信号（Ｄａｒｋ Ｓｉｇｎａｌ）を最小化しながらオーミックコンタクトを円滑に形成するためである。トランスファトランジスタ（Ｔｘ Ｓｏｕｒｃｅ）部全体をＮ＋ドーピングする場合、基板表面のダングリングボンド（Ｓｉ Ｓｕｒｆａｃｅ Ｄａｎｇｌｉｎｇ Ｂｏｎｄ）によって暗信号が増加し得る。
【００３２】
図１３の参照符号のうち説明していない参照符号は、以下の製造方法で説明する。
【００３３】
図１乃至図１３を参照して実施の形態によるイメージセンサの製造方法について説明する。
【００３４】
図１に示すように、第１基板１００に読み出し回路１２０が形成される。前記第１基板１００にはアクティブ領域及びフィールド領域を定義する素子分離膜１１０が形成される。前記第１基板１００のアクティブ領域にはトランジスタを含む読み出し回路１２０が形成される。例えば、前記読み出し回路１２０はトランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５及びセレクトトランジスタ１２７を含んで形成され得る。その後、ＦＤ領域１３１及び前記各トランジスタに対するソース／ドレイン領域を含むイオン注入領域１３０を形成できる。
【００３５】
前記第１基板１００に読み出し回路１２０を形成するステップは、前記第１基板１００に電気接合領域１４０を形成するステップ、及び前記電気接合領域１４０の上部に前記下部配線１５０と連結される第１導電型連結領域１４７を形成するステップを含むことができる。
【００３６】
例えば、前記電気接合領域１４０はＰＮ接合１４０であり得るが、これに限定されるのではない。例えば、前記電気接合領域１４０は第２導電型ウェル１４１又は第２導電型エピ層上に形成された第１導電型イオン注入層１４３、及び前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図１に示すように、Ｐ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）接合であり得るが、これに限定されるのではない。前記第１基板１００は第２導電型に形成されることができるが、これに限定されるのではない。
【００３７】
第１実施の形態によれば、図１のように読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成して、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差を生じさせることにより、光電荷の完全なダンプが可能となる。
【００３８】
即ち、実施の形態によれば、トランスファトランジスタの両端のソース／ドレイン間に電位差があるように素子を設計して、光電荷の完全なダンプを可能とすることができる。例えば、Ｎ−（１４３）領域のドーピング濃度をＦＤ（１３１）のドーピング濃度より低くすることにより、トランスファトランジスタの両端のソース／ドレイン間に電位差が生じるように素子を設計することができる。
【００３９】
次に、第１実施の形態では、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。例えば、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのためのＮ＋領域１４７を形成できる。前記Ｎ＋領域１４７は、前記Ｐ０ １４５を貫通してＮ−（１４３）に接触するように形成できる。
【００４０】
一方、このような第１導電型連結領域１４７が漏れソースとなることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、実施の形態では、第１メタルコンタクト１５１ａをエッチング（Ｅｔｃｈ）した後、プラグインプラント（Ｐｌｕｇ Ｉｍｐｌａｎｔ）を行うことができるが、これに限定されるのではない。例えば、イオン注入パターン（図示せず）を形成し、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００４１】
第１実施の形態によれば、フォトダイオードと読み出し回路１２０との間に第１導電型連結領域を形成して光電荷の円滑な移動経路を形成することによって、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止できる。
【００４２】
次に、前記第１基板１００上に下部配線１５０及び層間絶縁膜１６０が形成される。前記下部配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるのではない。
【００４３】
前記下部配線１５０は、金属、合金またはシリサイドを含む様々な伝導性物質で形成できる。例えば、前記下部配線１５０は、アルミニウム、銅、コバルトまたはタングステンで形成できる。前記層間絶縁膜１６０は、前記下部配線１５０の第３メタル１５３を全部覆うように形成することができる。前記第１基板１００上に層間絶縁膜１６０が形成されるので、前記層間絶縁膜１６０に平坦化工程を行うことで、前記層間絶縁膜１６０は均一な表面に形成されることができる。
【００４４】
図２に示すように、結晶半導体層２００を含む第２基板２０を準備する。前記第２基板２０は単結晶又は多結晶のシリコン基板であって、Ｐ型不純物又はＮ型不純物がドーピングされる基板であり得る。前記第２基板２０の上部又は下部には結晶半導体層（ｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）２００が形成される。例えば、前記結晶半導体層２００はエピタキシーによって第２基板２０に形成されることができる。
【００４５】
図３に示すように、前記結晶半導体層２００の内部にフォトダイオード２０５が形成される。前記フォトダイオード２０５は、第１不純物領域２１０及び第２不純物領域２２０を含むことができる。前記第１不純物領域２１０は、前記結晶半導体層２００の深い領域にＮ型不純物を注入して形成され、前記第２不純物領域２２０は、前記結晶半導体層２００の浅い領域にＰ型不純物を注入して形成されることができる。前記フォトダイオード２０５がＰ−Ｎ接合を有するので、前記フォトダイオード２０５で生成された光電子は前記下部配線１５０を介して前記読み出し回路１２０に伝達され得る。
【００４６】
図４に示すように、前記第１不純物領域２１０の下部に高濃度のＮ型不純物（ｎ＋）を注入して、オーミックコンタクト層２３０を形成することもできる。前記第１不純物領域２１０の下部にオーミックコンタクト層２３０が形成されると、前記フォトダイオードと連結される配線の接触抵抗を低下させることができる。以下では、前記オーミックコンタクト層２３０が省略された場合を例に挙げて説明する。
【００４７】
前記フォトダイオード２０５が結晶半導体層２００内部に注入されて形成されるので、前記フォトダイオード２０５内における欠陥を防止して暗電流などの発生を遮断することができる。
【００４８】
図５に示すように、前記層間絶縁膜１６０を含む前記第１基板１００と前記結晶半導体層２００を含む第２基板２０とをボンディング（ｂｏｎｄｉｎｇ）する。前記第１基板１００と前記第２基板２０がボンディングされると、前記層間絶縁膜１６０の表面と前記フォトダイオード２０５の第１不純物領域２１０が接合された状態になる。
【００４９】
特に、前記第１基板１００の層間絶縁膜１６０は平坦な表面を有し、前記第２基板２０の結晶半導体層２００の下部面も平坦な表面を有する。従って、前記第１基板１００と第２基板２０とのボンディング力が向上することができる。
【００５０】
図６に示すように、前記第１基板１００上に前記結晶半導体層２００が残るように前記第２基板２０が除去される。即ち、前記フォトダイオード２０５を残して前記第２基板２０の一部をブレードなどで除去してフォトダイオード２０５を露出させることができる。
【００５１】
図７に示すように、前記結晶半導体層２００上に第１保護層２４０が形成される。例えば、第１保護層２４０は、酸化膜または窒化膜で形成でき、特に、低温酸化膜で形成できる。
【００５２】
図８に示すように、前記第１基板１００の第３メタル１５３を露出される第１ビアホール２４５が形成される。前記第１ビアホール２４５は、前記第１保護層２４０、結晶半導体層２００及び層間絶縁膜１６０の一部を除去して形成される。よって、前記層間絶縁膜１６０内部の第３メタル１５３が露出する。例えば、第１ビアホール２４５は、前記第１保護層２４０上にフォトレジストパターンを形成した後、ウェットまたはドライエッチング工程を行うことにより形成できる。
【００５３】
図９に示すように、前記第１ビアホール２４５の内部に金属層２５０が形成される。前記金属層２５０は、前記第１ビアホール２４５内部に形成されて、前記下部配線１５０及び前記フォトダイオード２０５と電気的に連結されることができる。例えば、前記金属層２５０は、アルミニウム、銅、チタン、タングステンなどを含む導電性物質を蒸着してから平坦化することにより形成できる。
【００５４】
図１０に示すように、前記金属層２５０にエッチング工程を行って、プラグ２５１を形成する。前記プラグ２５１は、前記フォトダイオード２０５の第１不純物領域２１０のみと接するように形成されて、フォトダイオード２０５で生成された光電子を前記下部配線１５０に伝達することができる。
【００５５】
前記プラグ２５１は、ウェットまたはドライエッチングを利用して前記金属層２５０の上部領域を除去することで形成できる。よって、前記プラグ２５１の上部領域には第１ビアホールパターン２４７が形成されて、前記第２不純物領域２２０及び第１保護層２４０の側壁を露出させる。
【００５６】
従って、前記プラグ２５１が前記フォトダイオード２０５の第２不純物領域２２０とは接しないように形成されるので、前記フォトダイオード２０５の短絡を防止することができる。
【００５７】
図１１に示すように、前記第１ビアホールパターン２４７内部に絶縁層２５５がギャップフィルされる。前記絶縁層２５５は第１保護層２４０と同一の物質で形成できる。
【００５８】
図１２に示すように、前記第１保護層２４０及び結晶半導体層２００に素子分離領域２６０が形成される。前記素子分離領域２６０はＳＴＩ工程またはイオン注入工程により形成できる。前記素子分離領域２６０がＳＴＩ工程により形成される場合、前記素子分離領域２６０にはライナー酸化膜２６１が形成されることもできる。
【００５９】
従って、前記素子分離領域２６０が前記結晶半導体層２００内部に形成されて、前記フォトダイオード２０５は単位ピクセルごとに分離されることができる。
【００６０】
次に、前記フォトダイオード２０５と電気的に連結されるように前記第１保護層２４０上に上部電極２７０が形成される。前記上部電極２７０は前記第１保護層２４０に形成された第２ビアホール２４９を介して前記フォトダイオード２０５の第２不純物領域２２０の一部と接触する。そして、前記第２ビアホール２４９を含む前記第１保護層２４０に上部電極層（図示せず）を形成した後、単位ピクセル領域に対応する上部電極層を除去することで形成できる。図示してはいないが、前記第２ビアホール２４９は、前記素子分離領域２６０により単位ピクセルごとに分離された前記フォトダイオード２０５それぞれに形成できる。
【００６１】
前記上部電極２７０は、前記フォトダイオード２０５の一部領域上に選択的に形成されるので、前記フォトダイオードの受光領域には影響を与えないことができる。
【００６２】
図１３に示すように、前記上部電極２７０を含む第１保護層２４０上に窒化膜または酸化膜を蒸着して第２保護層２８０が形成される。そして、単位ピクセルのフォトダイオードに対応する前記第２保護層２８０上にカラーフィルタ２９０が形成される。
【００６３】
前記イメージセンサの製造方法によれば、下部配線を含む第１基板とフォトダイオードを含む結晶半導体層がボンディング工程により結合されて、垂直型集積を成すことができる。
【００６４】
また、実施の形態によれば、第１基板の上部にフォトダイオードが形成されるので、前記フォトダイオードの焦点長さが短縮されて受光率を向上させることができる。
【００６５】
また、実施の形態により集積できる追加的なオンチップ回路（ｏｎ−ｃｈｉｐ ｃｉｒｃｕｉｔｒｙ）はイメージセンサの性能（ｐｅｒｆｏｒｍａｎｃｅ）を向上させ、素子を小型化し、製造費用を節減することができる。
【００６６】
また、実施の形態によれば、垂直型のフォトダイオードを採用し、単結晶基板にイオン注入によりフォトダイオードが形成されるので、前記フォトダイオード内の欠陥を防止することができる。
【００６７】
また、実施の形態によれば、前記フォトダイオードが単位ピクセルごとに分離されるように素子分離領域が形成されて、クロストーク及びノイズの発生を防止することができる。
【００６８】
また、実施の形態によれば、前記第１基板と第２基板の均一な表面によりボンディング工程時に堅固な接合面を有するので、イメージセンサの信頼性を向上させることができる。
【００６９】
図１４は、第２実施の形態によるイメージセンサの断面図である。
【００７０】
第２実施の形態によるイメージセンサは、配線１５０と、読み出し回路１２０が形成された第１基板１００と、前記読み出し回路１２０の上側に形成され、フォトダイオード及び素子分離領域を含む結晶半導体層２００とを含む。第１基板１００の読み出し回路１２０は、前記第１基板１００に形成された電気接合領域１４０と、前記電気接合領域の一側に前記配線１５０と連結されて形成された第１導電型連結領域１４８とを含むことができる。
【００７１】
第２実施の形態は、前記第１実施の形態の技術的な特徴を採用することができる。
【００７２】
実施の形態によれば、トランスファトランジスタ（Ｔｘ）の両端のソース／ドレイン間に電位差が生じるように素子を設計して、光電荷の完全なダンプが可能となる。これにより、フォトダイオードで発生した光電荷がフローティングディフュージョン領域にダンプされることによって、出力画像に対する感度を高めることができる。
【００７３】
また、実施の形態によれば、フォトダイオードと読み出し回路１２０との間に電荷連結領域を形成して光電荷の円滑な移動経路を形成することによって、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【００７４】
一方、第２実施の形態では、第１実施の形態と異なって、電気接合領域１４０の一側に第１導電型連結領域１４８が形成される。
【００７５】
実施の形態によれば、Ｐ０／Ｎ−／Ｐ−接合１４０にオーミックコンタクトのためにＮ＋連結領域１４８を形成できるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａを形成する工程は、漏れソースとなる可能性がある。なぜなら、Ｐ０／Ｎ−／Ｐ−接合１４０に逆方向バイアスが印加されたまま動作するので、基板表面に電界（ＥＦ）が発生する可能性があるからである。このような電場の内部でコンタクト形成工程中に発生する結晶欠陥は漏れソースとなる。
【００７６】
また、実施の形態によれば、Ｎ＋連結領域１４８をＰ０／Ｎ−／Ｐ−接合１４０表面に形成する場合、Ｎ＋／Ｐ０接合（１４８／１４５）による電界が加えられるので、これも漏れソースとなる。
【００７７】
従って、実施の形態ではＰ０層にドーピングされず、Ｎ＋連結領域１４８からなるアクティブ領域に第１コンタクトプラグ１５１ａを形成して、これをＮ−接合１４３と連結するレイアウトを提示する。
【００７８】
第２の実施の形態によれば、Ｓｉ表面の電界が発生しなくなり、これは、３次元集積ＣＩＳの暗電流の減少に寄与することができる。
【００７９】
なお、上述の実施の形態によれば、第１基板の上部にフォトダイオードが形成されるので、前記フォトダイオードの焦点長さが短縮されて受光率を向上させることができる。
【００８０】
また、実施の形態により集積できる追加的なオンチップ回路（ｏｎ−ｃｈｉｐ ｃｉｒｃｕｉｔｒｙ）はイメージセンサの性能（ｐｅｒｆｏｒｍａｎｃｅ）を向上させ、素子を小型化し、製造費用を節減することができる。
【００８１】
また、実施の形態によれば、垂直型のフォトダイオードを採用し、単結晶基板にイオン注入によりフォトダイオードが形成されるので、前記フォトダイオード内の欠陥を防止することができる。
【００８２】
また、実施の形態によれば、前記フォトダイオードが単位ピクセルごとに分離されるように素子分離領域が形成されて、クロストーク及びノイズの発生を防止することができる。
【００８３】
また、実施の形態によれば、前記第１基板と第２基板の均一な表面によりボンディング工程時に堅固な接合面を有するので、イメージセンサの信頼性を向上させることができる。
【図面の簡単な説明】
【００８４】
【図１】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図２】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図３】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図４】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図５】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図６】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図７】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図８】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図９】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１０】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１１】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１２】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１３】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１４】第２実施の形態によるイメージセンサの部分詳細図である。
【符号の説明】
【００８５】
１００ 第１基板、 １１０ 素子分離膜、 １２０ 読み出し回路、 １３０ イオン注入領域、 １４０ 電気接合領域、 １４７ 第１導電型連結領域、 １５０ 下部配線、 １６０ 層間絶縁膜、 ２００ 結晶半導体層、 ２０５ フォトダイオード、 ２４０ 第１保護層、 ２４５ 第１ビアホール、 ２５１ プラグ、 ２５５ 絶縁層、 ２６０ 素子分離領域、 ２６１ ライナー酸化膜、 ２７０ 上部電極、 ２８０ 第２保護層、 ２９０ カラーフィルタ。
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサは、光学映像（ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子であって、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサとＣＭＯＳイメージセンサ（ＣＩＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ Ｉｍａｇｅ Ｓｅｎｓｏｒ）とに区分される。
【０００３】
イメージセンサにおいて、基板にフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ）がイオン注入法により形成される。ところが、チップサイズ（Ｃｈｉｐ Ｓｉｚｅ）を増加させずピクセル（Ｐｉｘｅｌ）数を増加させるためにフォトダイオードのサイズが次第に減少することにより、受光部の面積が縮小して画像特性（Ｉｍａｇｅ Ｑｕａｌｉｔｙ）が低下する傾向にある。
【０００４】
また、受光部面積の縮小に応じて積層高さ（Ｓｔａｃｋ Ｈｅｉｇｈｔ）が減少しないことから、エアリーディスク（Ａｉｒｙ Ｄｉｓｋ）と呼ばれる光の回折現象により受光部に入射するフォトン（Ｐｈｏｔｏｎ）の数も減少する傾向にある。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコン（ａｍｏｒｐｈｏｕｓ Ｓｉ）で蒸着するか、ウェハ対ウェハボンディング（Ｗａｆｅｒ−ｔｏ−Ｗａｆｅｒ Ｂｏｎｄｉｎｇ）などの方法により、読み出し回路（Ｒｅａｄｏｕｔ Ｃｉｒｃｕｉｔｒｙ）はシリコン基板（Ｓｉ Ｓｕｂｓｔｒａｔｅ）に形成し、フォトダイオードは読み出し回路の上部に形成する試み（以下、「３次元イメージセンサ」と称する）がなされている。フォトダイオードと読み出し回路は配線（Ｍｅｔａｌ Ｌｉｎｅ）を介して連結される。
【０００６】
従来技術によれば、ウェハ対ウェハボンディング界面のうち回路が形成されたウェハのボンディング面が配線と層間絶縁膜の二種膜で形成されて均一でないため、ボンディング面の結合力が低下するおそれがあり、それによって暗電流（ｄａｒｋ ｃｕｒｒｅｎｔ）が発生する問題がある。
また、従来技術によれば、ピクセル間素子分離のためのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程におけるトレンチエッチングなどにより、フォトダイオードに暗欠陥などが発生し、ピクセル間の素子分離工程が完璧に行われない問題もある。
【０００７】
さらに、従来技術によれば、トランスファトランジスタの両端のソース／ドレインの両方が高濃度Ｎ型不純物でドーピング（Ｄｏｐｉｎｇ）されているため、電荷共有（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）現象が発生する問題がある。電荷共有現象が発生すれば出力画像の感度が低下し、画像エラーを引き起こす可能性もある。また、従来技術によれば、フォトダイオードと読み出し回路との間に光電荷（Ｐｈｏｔｏ Ｃｈａｒｇｅ）が円滑に移動できなくなって暗電流が発生するか、サチュレーション（Ｓａｔｕｒａｔｉｏｎ）及び感度の低下が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
実施の形態は、読み出し回路が形成された基板とフォトダイオードの垂直型集積を採用しつつ、ウェハ対ウェハボンディングの際、ボンディング面の結合力を向上させることができるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
実施の形態によるイメージセンサは、読み出し回路を含む第１ 基板と、前記第１基板上に形成され、内部に下部配線が形成された層間絶縁膜と、前記層間絶縁膜上に形成された結晶半導体層と、前記結晶半導体層内部に形成され、第１不純物領域と第２不純物領域を含むフォトダイオードと、前記下部配線を露出させるように前記結晶半導体層及び層間絶縁膜を貫通する第１ビアホールと、前記下部配線及び第１不純物領域のみに連結されるように前記第１ビアホール内部に形成されたプラグと、前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に形成された素子分離領域と、を含む。
【００１０】
実施の形態によるイメージセンサの製造方法は、第１基板に読み出し回路を形成するステップと、前記第１基板上に下部配線を含む層間絶縁膜を形成するステップと、結晶半導体層を含む第２基板を形成するステップと、前記結晶半導体層内部に第１不純物領域及び第２不純物領域からなるフォトダイオードを形成するステップと、前記第１基板の層間絶縁膜と前記第２基板の結晶半導体層をボンディングするステップと、前記第１基板上に前記フォトダイオードが露出するように前記第２基板を分離するステップと、前記下部配線が露出するように前記フォトダイオード及び層間絶縁膜を貫通する第１ビアホールを形成するステップと、前記下部配線及び第１不純物領域と連結されるように第１ビアホール内部にプラグを形成するステップと、前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に素子分離領域を形成するステップと、を含む。
【発明の効果】
【００１１】
本発明によれば、下部配線を含む第１基板とフォトダイオードを含む結晶半導体層がボンディング工程により結合されて、垂直型集積を成すことができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施の形態によるイメージセンサ及びその製造方法を添付図面に基づき詳細に説明する。
【００１３】
図１３は、第１実施の形態によるイメージセンサの断面図である。
【００１４】
第１実施の形態によるイメージセンサは、読み出し回路１２０を含む第１基板１００と、前記第１基板１００上に形成され、内部に下部配線１５０が形成された層間絶縁膜１６０と、前記層間絶縁膜１６０上に形成された結晶半導体層２００と、前記結晶半導体層２００内部に形成され、積層された第１不純物領域２１０及び第２不純物領域２２０からなるフォトダイオード２０５と、前記下部配線１５０を露出させるように前記結晶半導体層２００及び層間絶縁膜１６０を貫通する第１ビアホール２４５と、前記下部配線１５０及び第１不純物領域２１０だけに連結されるように前記第１ビアホール２４５内部に形成されたプラグ２５１と、前記フォトダイオード２０５が単位ピクセルごとに分離されるように前記結晶半導体層２００内部に形成された素子分離領域２６０とを含む。
【００１５】
前記下部配線１５０のうち最上部の第３メタル１５３は、層間絶縁膜１６０の内部に形成されて外部に露出しない。前記結晶半導体層２００の内部に形成されたフォトダイオード２０５は、Ｎ型の第１不純物領域２１０とＰ型の第２不純物領域２２０を含む。前記結晶半導体層２００上には、酸化膜または窒化膜で形成された第１保護層２４０が配置されている。
【００１６】
前記プラグ２５１は、前記フォトダイオード２０５の第１不純物領域２１０と下部配線１５０とが連結されるように前記第１ビアホール２４５に選択的に形成できる。即ち、前記プラグ２５１が前記第２不純物領域２２０に連結されないので、フォトダイオード２０５の電気的短絡を防止することができる。
【００１７】
前記プラグ２５１上部には絶縁層２５５が形成されて、前記第１ビアホール２４５内部を満たすことができる。
【００１８】
前記第１保護層２４０の第２ビアホール２４９に上部電極２７０が配置されている。前記上部電極２７０は、第２ビアホール２４９を介して前記第２不純物領域２２０と接触して、前記フォトダイオード２０５と電気的に連結できる。
【００１９】
実施の形態によるイメージセンサでは、フォトダイオードが読み出し回路の上側に位置する３次元イメージセンサを採用して、フィルファクタを増加させることができる。また、結晶半導体層内部にフォトダイオードが形成されてフォトダイオードの欠陥を防止することができる。さらに、結晶半導体層内部に素子分離領域が形成されて、クロストーク及びノイズ発生を防止することができる。
【００２０】
次に、第１実施の形態によれば、トランスファトランジスタ（Ｔｘ）１２１の両端のソース／ドレイン間に電位差（Ｐｏｔｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ）が発生するように素子を設計して、光電荷（Ｐｈｏｔｏ Ｃｈａｒｇｅ）の完全なダンプ（Ｆｕｌｌｙ Ｄｕｍｐｉｎｇ）が可能となる。これにより、フォトダイオードで発生した光電荷がフローティングディフュージョン領域にダンプされて出力画像の感度を高めることができる。
【００２１】
即ち、前記読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成して、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差が発生するようにすることで、光電荷の完全なダンプが可能となる。前記読み出し回路１２０はトランスファトランジスタ１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５及びセレクトトランジスタ（Ｓｘ）１２７を含むことができる。
【００２２】
以下、第１実施の形態の光電荷のダンプ構造について具体的に説明する。
【００２３】
第１実施の形態における電気接合領域１４０は、第２導電型ウェル１４１又は第２導電型エピ層（図示せず）上に形成された第１導電型イオン注入層１４３、及び前記第１導電型イオン注入層１４３上に形成される第２導電型イオン注入層１４５を含むことができる。例えば、前記電気接合領域１４０は、ＰＮ接合（ｊｕｎｃｔｉｏｎ）又はＰＮＰ接合であり得るが、これに限定されるのではない。
【００２４】
Ｎ＋接合であるフローティングディフュージョン（ＦＤ）１３１ノード（Ｎｏｄｅ）と異なって、電気接合領域１４０であるＰＮＰ接合１４０は印加電圧がすべて伝達されず、所定電圧でピンチオフ（Ｐｉｎｃｈ−ｏｆｆ）される。この電圧をピニング電圧（Ｐｉｎｎｉｎｇ Ｖｏｌｔａｇｅ）と呼び、ピニング電圧はＰ０ １４５及びＮ−１４３のドーピング濃度に依存する。
【００２５】
具体的に、フォトダイオード２０５で生成された電子はＰＮＰ接合１４０に移動し、トランスファトランジスタ１２１がターンオンされると、ＦＤ１３１ノードに伝達されて電圧に変換される。
【００２６】
Ｐ０／Ｎ−／Ｐ−接合１４０の最大電圧値はピニング電圧となり、ＦＤ１３１ノードの最大電圧値はＶｄｄ−Ｒｘ １２３のＶｔｈ（しきい値電圧）となるので、トランスファトランジスタ１２１の両端間の電位差により電荷共有現象が発生せず、チップ（Ｃｈｉｐ）上のフォトダイオード２０５で発生した電子がＦＤ１３１ノードに完全にダンプされることができる。
【００２７】
即ち、実施の形態によれば、第１基板１００であるシリコン基板（Ｓｉ Ｓｕｂｓｔｒａｔｅ）にＮ＋／Ｐウェル接合でなくＰ０／Ｎ−／Ｐウェル接合を形成した理由は、４−Ｔｒ ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）リセット動作時、Ｐ０／Ｎ−／Ｐウェル接合のＮ−（１４３）に＋電圧が印加され、Ｐ０ １４５及びＰウェル１４１には接地電圧が印加されるので、所定電圧以上ではバイポーラ接合トランジスタ（ＢＪＴ）構造の場合と同様にＰ０／Ｎ−／Ｐウェル二重接合（ｄｏｕｂｌｅ ｊｕｎｃｔｉｏｎ）にピンチオフが発生する。これをピニング電圧と称する。従って、トランスファトランジスタ１２１の両端ソース／ドレイン間に電位差が生じ、トランスファトランジスタのオン／オフ動作時における電荷共有現象を防止できる。
【００２８】
従って、従来技術のように単にフォトダイオードがＮ＋接合に連結される場合と異なり、第１実施の形態によれば、サチュレーション及び感度の低下などの問題を回避できる。
【００２９】
次に、第１実施の形態によれば、フォトダイオードと読み出し回路の間に第１導電型連結領域１４７を形成して光電荷の円滑な移動経路を形成することによって、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【００３０】
このために、第１実施の形態では、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクト（Ｏｈｍｉｃ Ｃｏｎｔａｃｔ）のための第１導電型連結領域１４７を形成できる。一方、このような第１導電型連結領域１４７が漏れソース（Ｌｅａｋａｇｅ Ｓｏｕｒｃｅ）となることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。これにより３次元イメージセンサの暗電流（Ｄａｒｋ Ｃｕｒｒｅｎｔ）の減少に寄与できる。
【００３１】
即ち、第１実施の形態のようにコンタクト（Ｃｏｎｔａｃｔ）形成部のみに局所的にＮ＋ドーピングをした理由は、暗信号（Ｄａｒｋ Ｓｉｇｎａｌ）を最小化しながらオーミックコンタクトを円滑に形成するためである。トランスファトランジスタ（Ｔｘ Ｓｏｕｒｃｅ）部全体をＮ＋ドーピングする場合、基板表面のダングリングボンド（Ｓｉ Ｓｕｒｆａｃｅ Ｄａｎｇｌｉｎｇ Ｂｏｎｄ）によって暗信号が増加し得る。
【００３２】
図１３の参照符号のうち説明していない参照符号は、以下の製造方法で説明する。
【００３３】
図１乃至図１３を参照して実施の形態によるイメージセンサの製造方法について説明する。
【００３４】
図１に示すように、第１基板１００に読み出し回路１２０が形成される。前記第１基板１００にはアクティブ領域及びフィールド領域を定義する素子分離膜１１０が形成される。前記第１基板１００のアクティブ領域にはトランジスタを含む読み出し回路１２０が形成される。例えば、前記読み出し回路１２０はトランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５及びセレクトトランジスタ１２７を含んで形成され得る。その後、ＦＤ領域１３１及び前記各トランジスタに対するソース／ドレイン領域を含むイオン注入領域１３０を形成できる。
【００３５】
前記第１基板１００に読み出し回路１２０を形成するステップは、前記第１基板１００に電気接合領域１４０を形成するステップ、及び前記電気接合領域１４０の上部に前記下部配線１５０と連結される第１導電型連結領域１４７を形成するステップを含むことができる。
【００３６】
例えば、前記電気接合領域１４０はＰＮ接合１４０であり得るが、これに限定されるのではない。例えば、前記電気接合領域１４０は第２導電型ウェル１４１又は第２導電型エピ層上に形成された第１導電型イオン注入層１４３、及び前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図１に示すように、Ｐ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）接合であり得るが、これに限定されるのではない。前記第１基板１００は第２導電型に形成されることができるが、これに限定されるのではない。
【００３７】
第１実施の形態によれば、図１のように読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成して、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差を生じさせることにより、光電荷の完全なダンプが可能となる。
【００３８】
即ち、実施の形態によれば、トランスファトランジスタの両端のソース／ドレイン間に電位差があるように素子を設計して、光電荷の完全なダンプを可能とすることができる。例えば、Ｎ−（１４３）領域のドーピング濃度をＦＤ（１３１）のドーピング濃度より低くすることにより、トランスファトランジスタの両端のソース／ドレイン間に電位差が生じるように素子を設計することができる。
【００３９】
次に、第１実施の形態では、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。例えば、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのためのＮ＋領域１４７を形成できる。前記Ｎ＋領域１４７は、前記Ｐ０ １４５を貫通してＮ−（１４３）に接触するように形成できる。
【００４０】
一方、このような第１導電型連結領域１４７が漏れソースとなることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、実施の形態では、第１メタルコンタクト１５１ａをエッチング（Ｅｔｃｈ）した後、プラグインプラント（Ｐｌｕｇ Ｉｍｐｌａｎｔ）を行うことができるが、これに限定されるのではない。例えば、イオン注入パターン（図示せず）を形成し、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００４１】
第１実施の形態によれば、フォトダイオードと読み出し回路１２０との間に第１導電型連結領域を形成して光電荷の円滑な移動経路を形成することによって、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止できる。
【００４２】
次に、前記第１基板１００上に下部配線１５０及び層間絶縁膜１６０が形成される。前記下部配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるのではない。
【００４３】
前記下部配線１５０は、金属、合金またはシリサイドを含む様々な伝導性物質で形成できる。例えば、前記下部配線１５０は、アルミニウム、銅、コバルトまたはタングステンで形成できる。前記層間絶縁膜１６０は、前記下部配線１５０の第３メタル１５３を全部覆うように形成することができる。前記第１基板１００上に層間絶縁膜１６０が形成されるので、前記層間絶縁膜１６０に平坦化工程を行うことで、前記層間絶縁膜１６０は均一な表面に形成されることができる。
【００４４】
図２に示すように、結晶半導体層２００を含む第２基板２０を準備する。前記第２基板２０は単結晶又は多結晶のシリコン基板であって、Ｐ型不純物又はＮ型不純物がドーピングされる基板であり得る。前記第２基板２０の上部又は下部には結晶半導体層（ｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）２００が形成される。例えば、前記結晶半導体層２００はエピタキシーによって第２基板２０に形成されることができる。
【００４５】
図３に示すように、前記結晶半導体層２００の内部にフォトダイオード２０５が形成される。前記フォトダイオード２０５は、第１不純物領域２１０及び第２不純物領域２２０を含むことができる。前記第１不純物領域２１０は、前記結晶半導体層２００の深い領域にＮ型不純物を注入して形成され、前記第２不純物領域２２０は、前記結晶半導体層２００の浅い領域にＰ型不純物を注入して形成されることができる。前記フォトダイオード２０５がＰ−Ｎ接合を有するので、前記フォトダイオード２０５で生成された光電子は前記下部配線１５０を介して前記読み出し回路１２０に伝達され得る。
【００４６】
図４に示すように、前記第１不純物領域２１０の下部に高濃度のＮ型不純物（ｎ＋）を注入して、オーミックコンタクト層２３０を形成することもできる。前記第１不純物領域２１０の下部にオーミックコンタクト層２３０が形成されると、前記フォトダイオードと連結される配線の接触抵抗を低下させることができる。以下では、前記オーミックコンタクト層２３０が省略された場合を例に挙げて説明する。
【００４７】
前記フォトダイオード２０５が結晶半導体層２００内部に注入されて形成されるので、前記フォトダイオード２０５内における欠陥を防止して暗電流などの発生を遮断することができる。
【００４８】
図５に示すように、前記層間絶縁膜１６０を含む前記第１基板１００と前記結晶半導体層２００を含む第２基板２０とをボンディング（ｂｏｎｄｉｎｇ）する。前記第１基板１００と前記第２基板２０がボンディングされると、前記層間絶縁膜１６０の表面と前記フォトダイオード２０５の第１不純物領域２１０が接合された状態になる。
【００４９】
特に、前記第１基板１００の層間絶縁膜１６０は平坦な表面を有し、前記第２基板２０の結晶半導体層２００の下部面も平坦な表面を有する。従って、前記第１基板１００と第２基板２０とのボンディング力が向上することができる。
【００５０】
図６に示すように、前記第１基板１００上に前記結晶半導体層２００が残るように前記第２基板２０が除去される。即ち、前記フォトダイオード２０５を残して前記第２基板２０の一部をブレードなどで除去してフォトダイオード２０５を露出させることができる。
【００５１】
図７に示すように、前記結晶半導体層２００上に第１保護層２４０が形成される。例えば、第１保護層２４０は、酸化膜または窒化膜で形成でき、特に、低温酸化膜で形成できる。
【００５２】
図８に示すように、前記第１基板１００の第３メタル１５３を露出される第１ビアホール２４５が形成される。前記第１ビアホール２４５は、前記第１保護層２４０、結晶半導体層２００及び層間絶縁膜１６０の一部を除去して形成される。よって、前記層間絶縁膜１６０内部の第３メタル１５３が露出する。例えば、第１ビアホール２４５は、前記第１保護層２４０上にフォトレジストパターンを形成した後、ウェットまたはドライエッチング工程を行うことにより形成できる。
【００５３】
図９に示すように、前記第１ビアホール２４５の内部に金属層２５０が形成される。前記金属層２５０は、前記第１ビアホール２４５内部に形成されて、前記下部配線１５０及び前記フォトダイオード２０５と電気的に連結されることができる。例えば、前記金属層２５０は、アルミニウム、銅、チタン、タングステンなどを含む導電性物質を蒸着してから平坦化することにより形成できる。
【００５４】
図１０に示すように、前記金属層２５０にエッチング工程を行って、プラグ２５１を形成する。前記プラグ２５１は、前記フォトダイオード２０５の第１不純物領域２１０のみと接するように形成されて、フォトダイオード２０５で生成された光電子を前記下部配線１５０に伝達することができる。
【００５５】
前記プラグ２５１は、ウェットまたはドライエッチングを利用して前記金属層２５０の上部領域を除去することで形成できる。よって、前記プラグ２５１の上部領域には第１ビアホールパターン２４７が形成されて、前記第２不純物領域２２０及び第１保護層２４０の側壁を露出させる。
【００５６】
従って、前記プラグ２５１が前記フォトダイオード２０５の第２不純物領域２２０とは接しないように形成されるので、前記フォトダイオード２０５の短絡を防止することができる。
【００５７】
図１１に示すように、前記第１ビアホールパターン２４７内部に絶縁層２５５がギャップフィルされる。前記絶縁層２５５は第１保護層２４０と同一の物質で形成できる。
【００５８】
図１２に示すように、前記第１保護層２４０及び結晶半導体層２００に素子分離領域２６０が形成される。前記素子分離領域２６０はＳＴＩ工程またはイオン注入工程により形成できる。前記素子分離領域２６０がＳＴＩ工程により形成される場合、前記素子分離領域２６０にはライナー酸化膜２６１が形成されることもできる。
【００５９】
従って、前記素子分離領域２６０が前記結晶半導体層２００内部に形成されて、前記フォトダイオード２０５は単位ピクセルごとに分離されることができる。
【００６０】
次に、前記フォトダイオード２０５と電気的に連結されるように前記第１保護層２４０上に上部電極２７０が形成される。前記上部電極２７０は前記第１保護層２４０に形成された第２ビアホール２４９を介して前記フォトダイオード２０５の第２不純物領域２２０の一部と接触する。そして、前記第２ビアホール２４９を含む前記第１保護層２４０に上部電極層（図示せず）を形成した後、単位ピクセル領域に対応する上部電極層を除去することで形成できる。図示してはいないが、前記第２ビアホール２４９は、前記素子分離領域２６０により単位ピクセルごとに分離された前記フォトダイオード２０５それぞれに形成できる。
【００６１】
前記上部電極２７０は、前記フォトダイオード２０５の一部領域上に選択的に形成されるので、前記フォトダイオードの受光領域には影響を与えないことができる。
【００６２】
図１３に示すように、前記上部電極２７０を含む第１保護層２４０上に窒化膜または酸化膜を蒸着して第２保護層２８０が形成される。そして、単位ピクセルのフォトダイオードに対応する前記第２保護層２８０上にカラーフィルタ２９０が形成される。
【００６３】
前記イメージセンサの製造方法によれば、下部配線を含む第１基板とフォトダイオードを含む結晶半導体層がボンディング工程により結合されて、垂直型集積を成すことができる。
【００６４】
また、実施の形態によれば、第１基板の上部にフォトダイオードが形成されるので、前記フォトダイオードの焦点長さが短縮されて受光率を向上させることができる。
【００６５】
また、実施の形態により集積できる追加的なオンチップ回路（ｏｎ−ｃｈｉｐ ｃｉｒｃｕｉｔｒｙ）はイメージセンサの性能（ｐｅｒｆｏｒｍａｎｃｅ）を向上させ、素子を小型化し、製造費用を節減することができる。
【００６６】
また、実施の形態によれば、垂直型のフォトダイオードを採用し、単結晶基板にイオン注入によりフォトダイオードが形成されるので、前記フォトダイオード内の欠陥を防止することができる。
【００６７】
また、実施の形態によれば、前記フォトダイオードが単位ピクセルごとに分離されるように素子分離領域が形成されて、クロストーク及びノイズの発生を防止することができる。
【００６８】
また、実施の形態によれば、前記第１基板と第２基板の均一な表面によりボンディング工程時に堅固な接合面を有するので、イメージセンサの信頼性を向上させることができる。
【００６９】
図１４は、第２実施の形態によるイメージセンサの断面図である。
【００７０】
第２実施の形態によるイメージセンサは、配線１５０と、読み出し回路１２０が形成された第１基板１００と、前記読み出し回路１２０の上側に形成され、フォトダイオード及び素子分離領域を含む結晶半導体層２００とを含む。第１基板１００の読み出し回路１２０は、前記第１基板１００に形成された電気接合領域１４０と、前記電気接合領域の一側に前記配線１５０と連結されて形成された第１導電型連結領域１４８とを含むことができる。
【００７１】
第２実施の形態は、前記第１実施の形態の技術的な特徴を採用することができる。
【００７２】
実施の形態によれば、トランスファトランジスタ（Ｔｘ）の両端のソース／ドレイン間に電位差が生じるように素子を設計して、光電荷の完全なダンプが可能となる。これにより、フォトダイオードで発生した光電荷がフローティングディフュージョン領域にダンプされることによって、出力画像に対する感度を高めることができる。
【００７３】
また、実施の形態によれば、フォトダイオードと読み出し回路１２０との間に電荷連結領域を形成して光電荷の円滑な移動経路を形成することによって、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【００７４】
一方、第２実施の形態では、第１実施の形態と異なって、電気接合領域１４０の一側に第１導電型連結領域１４８が形成される。
【００７５】
実施の形態によれば、Ｐ０／Ｎ−／Ｐ−接合１４０にオーミックコンタクトのためにＮ＋連結領域１４８を形成できるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａを形成する工程は、漏れソースとなる可能性がある。なぜなら、Ｐ０／Ｎ−／Ｐ−接合１４０に逆方向バイアスが印加されたまま動作するので、基板表面に電界（ＥＦ）が発生する可能性があるからである。このような電場の内部でコンタクト形成工程中に発生する結晶欠陥は漏れソースとなる。
【００７６】
また、実施の形態によれば、Ｎ＋連結領域１４８をＰ０／Ｎ−／Ｐ−接合１４０表面に形成する場合、Ｎ＋／Ｐ０接合（１４８／１４５）による電界が加えられるので、これも漏れソースとなる。
【００７７】
従って、実施の形態ではＰ０層にドーピングされず、Ｎ＋連結領域１４８からなるアクティブ領域に第１コンタクトプラグ１５１ａを形成して、これをＮ−接合１４３と連結するレイアウトを提示する。
【００７８】
第２の実施の形態によれば、Ｓｉ表面の電界が発生しなくなり、これは、３次元集積ＣＩＳの暗電流の減少に寄与することができる。
【００７９】
なお、上述の実施の形態によれば、第１基板の上部にフォトダイオードが形成されるので、前記フォトダイオードの焦点長さが短縮されて受光率を向上させることができる。
【００８０】
また、実施の形態により集積できる追加的なオンチップ回路（ｏｎ−ｃｈｉｐ ｃｉｒｃｕｉｔｒｙ）はイメージセンサの性能（ｐｅｒｆｏｒｍａｎｃｅ）を向上させ、素子を小型化し、製造費用を節減することができる。
【００８１】
また、実施の形態によれば、垂直型のフォトダイオードを採用し、単結晶基板にイオン注入によりフォトダイオードが形成されるので、前記フォトダイオード内の欠陥を防止することができる。
【００８２】
また、実施の形態によれば、前記フォトダイオードが単位ピクセルごとに分離されるように素子分離領域が形成されて、クロストーク及びノイズの発生を防止することができる。
【００８３】
また、実施の形態によれば、前記第１基板と第２基板の均一な表面によりボンディング工程時に堅固な接合面を有するので、イメージセンサの信頼性を向上させることができる。
【図面の簡単な説明】
【００８４】
【図１】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図２】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図３】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図４】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図５】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図６】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図７】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図８】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図９】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１０】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１１】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１２】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１３】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１４】第２実施の形態によるイメージセンサの部分詳細図である。
【符号の説明】
【００８５】
１００ 第１基板、 １１０ 素子分離膜、 １２０ 読み出し回路、 １３０ イオン注入領域、 １４０ 電気接合領域、 １４７ 第１導電型連結領域、 １５０ 下部配線、 １６０ 層間絶縁膜、 ２００ 結晶半導体層、 ２０５ フォトダイオード、 ２４０ 第１保護層、 ２４５ 第１ビアホール、 ２５１ プラグ、 ２５５ 絶縁層、 ２６０ 素子分離領域、 ２６１ ライナー酸化膜、 ２７０ 上部電極、 ２８０ 第２保護層、 ２９０ カラーフィルタ。
【特許請求の範囲】
【請求項１】
読み出し回路を含む第１基板と、
前記第１基板上に形成され、内部に下部配線が形成された層間絶縁膜と、
前記層間絶縁膜上に形成された結晶半導体層と、
前記結晶半導体層内部に形成され、第１不純物領域と第２不純物領域を含むフォトダイオードと、
前記下部配線を露出させるように前記結晶半導体層及び層間絶縁膜を貫通する第１ビアホールと、
前記下部配線及び第１不純物領域のみに連結されるように前記第１ビアホール内部に形成されたプラグと、
前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に形成された素子分離領域と、を含むことを特徴とするイメージセンサ。
【請求項２】
前記結晶半導体層上部に形成された第１保護層をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記第１ビアホールを満たすように前記プラグ上部に形成された絶縁膜をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記読み出し回路は、前記第１基板に形成された電気接合領域を含み、
前記電気接合領域は、
前記第１基板に形成された第１導電型イオン注入領域と、
前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記電気接合領域上部に前記下部配線と電気的に連結されて形成された第１導電型連結領域をさらに含むことを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記電気接合領域は、ＰＮＰ接合（ｊｕｎｃｔｉｏｎ）であることを特徴とする請求項４に記載のイメージセンサ。
【請求項７】
前記読み出し回路は、トランジスタ両側のソース及びドレインに電圧差（Ｐｏｔｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ）があるように設計されることを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記トランジスタはトランスファトランジスタであり、
前記トランジスタのソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記電気接合領域一側に前記下部配線と電気的に連結されて形成された第１導電型連結領域をさらに含むことを特徴とする請求項５に記載のイメージセンサ。
【請求項１０】
第１基板に読み出し回路を形成するステップと、
前記第１基板上に下部配線を含む層間絶縁膜を形成するステップと、
結晶半導体層を含む第２基板を形成するステップと、
前記結晶半導体層内部に第１不純物領域及び第２不純物領域からなるフォトダイオードを形成するステップと、
前記第１基板の層間絶縁膜と前記第２基板の結晶半導体層をボンディングするステップと、
前記第１基板上に前記フォトダイオードが露出するように前記第２基板を分離するステップと、
前記下部配線が露出するように前記フォトダイオード及び層間絶縁膜を貫通する第１ビアホールを形成するステップと、
前記下部配線及び第１不純物領域と連結されるように第１ビアホール内部にプラグを形成するステップと、
前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に素子分離領域を形成するステップと、を含むことを特徴とするイメージセンサの製造方法。
【請求項１１】
前記第２基板を分離するステップの後、前記結晶半導体層上に第１保護層を形成するステップをさらに含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１２】
前記プラグを形成するステップは、
前記第１保護層、結晶半導体層及び層間絶縁膜を除去して前記下部配線を露出させる第１ビアホールを形成した後、前記第１ビアホール内部に金属層を満たすステップと、
前記第２不純物領域が露出するように前記金属層を除去するステップと、を含むことを特徴とするの請求項１０に記載のイメージセンサの製造方法。
【請求項１３】
前記プラグを形成するステップの後、前記第１ビアホール内部に絶縁層を満たすステップをさらに含むことを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１４】
前記素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程またはイオン注入工程によって形成されることを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１５】
前記第１基板の読み出し回路を形成するステップは、前記第１基板に電気接合領域を形成するステップを含み、
前記第１基板に電気接合領域を形成するステップは、
前記第１基板に第１導電型イオン注入領域を形成するステップと、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成するステップと、を含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１６】
前記電気接合領域上部に前記下部配線と連結される第１導電型連結領域を形成するステップをさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１７】
前記第１導電型連結領域を形成するステップは、前記下部配線に対するコンタクトエッチング後に行われることを特徴とする請求項１６に記載のイメージセンサの製造方法。
【請求項１８】
前記電気接合領域一側に前記下部配線と連結される第１導電型連結領域を形成するステップをさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１９】
前記第１導電型連結領域は、前記第１基板の素子分離領域と接して前記電気接合領域と連結されるように形成されることを特徴とする請求項１８に記載のイメージセンサの製造方法。
【請求項１】
読み出し回路を含む第１基板と、
前記第１基板上に形成され、内部に下部配線が形成された層間絶縁膜と、
前記層間絶縁膜上に形成された結晶半導体層と、
前記結晶半導体層内部に形成され、第１不純物領域と第２不純物領域を含むフォトダイオードと、
前記下部配線を露出させるように前記結晶半導体層及び層間絶縁膜を貫通する第１ビアホールと、
前記下部配線及び第１不純物領域のみに連結されるように前記第１ビアホール内部に形成されたプラグと、
前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に形成された素子分離領域と、を含むことを特徴とするイメージセンサ。
【請求項２】
前記結晶半導体層上部に形成された第１保護層をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記第１ビアホールを満たすように前記プラグ上部に形成された絶縁膜をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記読み出し回路は、前記第１基板に形成された電気接合領域を含み、
前記電気接合領域は、
前記第１基板に形成された第１導電型イオン注入領域と、
前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記電気接合領域上部に前記下部配線と電気的に連結されて形成された第１導電型連結領域をさらに含むことを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記電気接合領域は、ＰＮＰ接合（ｊｕｎｃｔｉｏｎ）であることを特徴とする請求項４に記載のイメージセンサ。
【請求項７】
前記読み出し回路は、トランジスタ両側のソース及びドレインに電圧差（Ｐｏｔｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ）があるように設計されることを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記トランジスタはトランスファトランジスタであり、
前記トランジスタのソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記電気接合領域一側に前記下部配線と電気的に連結されて形成された第１導電型連結領域をさらに含むことを特徴とする請求項５に記載のイメージセンサ。
【請求項１０】
第１基板に読み出し回路を形成するステップと、
前記第１基板上に下部配線を含む層間絶縁膜を形成するステップと、
結晶半導体層を含む第２基板を形成するステップと、
前記結晶半導体層内部に第１不純物領域及び第２不純物領域からなるフォトダイオードを形成するステップと、
前記第１基板の層間絶縁膜と前記第２基板の結晶半導体層をボンディングするステップと、
前記第１基板上に前記フォトダイオードが露出するように前記第２基板を分離するステップと、
前記下部配線が露出するように前記フォトダイオード及び層間絶縁膜を貫通する第１ビアホールを形成するステップと、
前記下部配線及び第１不純物領域と連結されるように第１ビアホール内部にプラグを形成するステップと、
前記フォトダイオードが単位ピクセルごとに分離されるように前記結晶半導体層内部に素子分離領域を形成するステップと、を含むことを特徴とするイメージセンサの製造方法。
【請求項１１】
前記第２基板を分離するステップの後、前記結晶半導体層上に第１保護層を形成するステップをさらに含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１２】
前記プラグを形成するステップは、
前記第１保護層、結晶半導体層及び層間絶縁膜を除去して前記下部配線を露出させる第１ビアホールを形成した後、前記第１ビアホール内部に金属層を満たすステップと、
前記第２不純物領域が露出するように前記金属層を除去するステップと、を含むことを特徴とするの請求項１０に記載のイメージセンサの製造方法。
【請求項１３】
前記プラグを形成するステップの後、前記第１ビアホール内部に絶縁層を満たすステップをさらに含むことを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１４】
前記素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程またはイオン注入工程によって形成されることを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１５】
前記第１基板の読み出し回路を形成するステップは、前記第１基板に電気接合領域を形成するステップを含み、
前記第１基板に電気接合領域を形成するステップは、
前記第１基板に第１導電型イオン注入領域を形成するステップと、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成するステップと、を含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１６】
前記電気接合領域上部に前記下部配線と連結される第１導電型連結領域を形成するステップをさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１７】
前記第１導電型連結領域を形成するステップは、前記下部配線に対するコンタクトエッチング後に行われることを特徴とする請求項１６に記載のイメージセンサの製造方法。
【請求項１８】
前記電気接合領域一側に前記下部配線と連結される第１導電型連結領域を形成するステップをさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１９】
前記第１導電型連結領域は、前記第１基板の素子分離領域と接して前記電気接合領域と連結されるように形成されることを特徴とする請求項１８に記載のイメージセンサの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−６５１６１（Ｐ２００９−６５１６１Ａ）
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願番号】特願２００８−２２７４６８（Ｐ２００８−２２７４６８）
【出願日】平成２０年９月４日（２００８．９．４）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【Ｆターム（参考）】
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願日】平成２０年９月４日（２００８．９．４）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【Ｆターム（参考）】
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