エレクトロルミネッセンス表示装置
【課題】有機ＥＬ表示装置において、外部接続端子を表示装置の側辺に設ける場合の配線を短くする。
【解決手段】表示装置１０の左辺に設けられた外部接続端子３６は、垂直走査系配線用の端子（Ｖ系端子）３８、水平走査系配線用の端子（Ｈ系端子）４０、カソード電源用の端子（ＣＶ端子）４２、駆動電源用の端子（ＰＶＤＤ端子）４４を含む。このうち、Ｈ系端子４０と、ＣＶ端子４２と、ＰＶＤＤ端子４４の配列を、表示装置の上側から順にＨ系端子４０、ＣＶ端子４２、ＰＶＤＤ端子４４の順とする。また、垂直走査駆動回路２４は表示領域１４の右辺に隣接して、水平走査駆動回路２２は上辺に隣接して、カソード電源用接点３４は左辺に隣接して、駆動電流配線２７は下辺に隣接して配置される。
【解決手段】表示装置１０の左辺に設けられた外部接続端子３６は、垂直走査系配線用の端子（Ｖ系端子）３８、水平走査系配線用の端子（Ｈ系端子）４０、カソード電源用の端子（ＣＶ端子）４２、駆動電源用の端子（ＰＶＤＤ端子）４４を含む。このうち、Ｈ系端子４０と、ＣＶ端子４２と、ＰＶＤＤ端子４４の配列を、表示装置の上側から順にＨ系端子４０、ＣＶ端子４２、ＰＶＤＤ端子４４の順とする。また、垂直走査駆動回路２４は表示領域１４の右辺に隣接して、水平走査駆動回路２２は上辺に隣接して、カソード電源用接点３４は左辺に隣接して、駆動電流配線２７は下辺に隣接して配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス配置された各画素の表示素子、例えば有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す）を用いた表示装置の回路および配線の配置に関する。
【背景技術】
【０００２】
各画素の表示素子として、電流駆動型の発光素子である有機ＥＬ素子を用いた表示装置が知られている。特に、各画素に設けられた有機ＥＬ素子を画素ごとに個別に駆動するためのトランジスタ（薄膜トランジスタ：ＴＦＴ）を各画素に備えるいわゆるアクティブマトリクス型の表示装置の開発が進んでいる。
【０００３】
図４は、アクティブマトリクス型表示装置の１画素に対応した等価回路の一例を示している。表示装置の水平走査方向（行方向）にゲートラインＧＬが、また垂直走査方向（列方向）にはデータラインＤＬおよび電源ラインＰＬが設けられている。各画素は、ｎチャネル型薄膜トランジスタからなる選択トランジスタＴｓ、保持容量Ｃｓ、ｐチャネルの素子駆動トランジスタＴｄ、有機ＥＬ素子５５を有する。選択トランジスタＴｓは、そのドレインが垂直走査方向に並んだ各画素に対してデータ電圧を供給する共通のデータラインＤＬに接続され、そのゲートは水平走査方向に並んだ画素を選択するゲートラインＧＬに接続され、さらにソースは、素子駆動トランジスタＴｄのゲートに接続されている。
【０００４】
また、素子駆動トランジスタＴｄは、ｐチャネル型薄膜トランジスタであり、そのソースが電源ラインＰＬに接続され、ドレインは有機ＥＬ素子５５のアノードに接続されている。なお、この有機ＥＬ素子５５のカソードは、各画素共通に形成されたカソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｄのゲートおよび選択トランジスタＴｓのソースとの間には、保持容量Ｃｓの一方の電極が接続され、その保持容量Ｃｓの他方の電極は、例えばグランドや、電源ラインなどの一定電圧の電源に接続されている。
【０００５】
このような回路において、ゲートラインＧＬがＨレベルになると、選択トランジスタＴｓがオンになりデータラインＤＬのデータ電圧が、選択トランジスタＴｓを介して素子駆動トランジスタＴｄのゲートに供給され、素子駆動トランジスタＴｄが、そのゲート電圧に応じた駆動電流を電源ラインＰＬより有機ＥＬ素子５５に供給し、この駆動電流に応じた輝度で有機ＥＬ素子５５が発光する。また、先のデータラインＤＬのデータ電圧は、素子駆動トランジスタＴｄに供給されると共に保持容量Ｃｓにも供給されて、保持容量Ｃｓにデータ電圧に応じた電圧が保持される。したがって、ゲートラインＧＬがＬレベルになっても、保持容量Ｃｓの保持された電圧が素子駆動トランジスタＴｄに印加するためトランジスタＴｄが駆動電流を流し続け、有機ＥＬ素子５５は、この駆動電流に応じた輝度で発光が維持される。
【０００６】
図５は、下記特許文献１に開示された有機ＥＬ表示装置１００の概略構成を示す平面図である。この図において、一番外側の実線は透明のパネル基板１０２を示し、その中央やや上側に、上述の画素がマトリクス状に配置された破線で示す表示領域１０４が位置している。表示領域１０４の上側の辺に沿ってデータラインＤＬと接続される水平走査駆動回路（以下、Ｈ系ドライバと記す）１０６が形成され、また表示領域１０４の左右の辺に沿ってゲートラインＧＬに接続される垂直走査駆動回路（以下、Ｖ系ドライバと記す）１０８が形成されている。これらのドライバ１０６，１０８は、各画素ごとに設けられた薄膜トランジスタと同時に作り込まれた薄膜トランジスタなどから構成されている。
【０００７】
表示領域１０４内で垂直方向に延びる太い実線は、電源ラインＰＬを示している。個々の電源ラインＰＬは、表示領域１０４の下側の辺に沿って延びる水平方向の幅広部１１０につながり、全体で櫛歯形状になっている。幅広部１１０は更に、その中央付近で、垂直方向に延びるもう一つの幅広部１１２につながっている。さらに、この幅広部１１２は、有機ＥＬ表示装置１００の下辺に配置される駆動電源入力端子Ｔ１につながっている。
【０００８】
有機ＥＬ表示装置１００の下辺には、端子Ｔ１の他、カソード端子Ｔ２、Ｖ系ドライバ１０８につながる端子Ｔ３、Ｈ系ドライバ１０６につながる端子Ｔ４の複数の端子が配置される。
【０００９】
【特許文献１】特開２００１−１０２１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の有機ＥＬ表示装置の外部接続用の端子は、前記公報に記載されるように装置の下辺に設けられている。しかしながら、表示装置以外の他の機器との関連において、端子を右、または左の側辺に配置したいという要求がある。一方、表示領域１０４内の回路構成やドライバなどはできる限り従来の構成を踏襲することが望まれる。このため、従来の外部接続用の端子を単に側辺に移動しただけでは、これらの端子とドライバなど他の回路とを接続する配線が長くなり配線抵抗が増加し、また配線同士が近接するようになり、近接配線間の容量が増加するなどして、配線負荷が増加するという問題があった。配線負荷の増加は、消費電力の増加を招くという問題もあった。
【００１１】
本発明は、有機ＥＬ表示装置の外部接続用端子を左または右の側辺に設ける場合、各回路、各端子の配置を適正化すること、および表示装置の消費電力を抑制すること、の少なくとも一つを目的とする。
【課題を解決するための手段】
【００１２】
本発明のエレクトロルミッネセンス表示装置は、当該表示装置の外部接続端子が、表示装置の側辺に配列され、この外部接続端子は、水平走査系配線用の端子、カソード電源用の端子、が測道電源用の端子を含み、これらの端子の配列順は、表示装置における上側から順に、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順で配列されている。
【００１３】
また、本発明の他の態様によるエレクトロルミッネセンス表示装置は、当該表示装置の外部接続端子が、表示装置の側辺に配列され、この外部接続端子は、表示装置における上側から順に、垂直走査系配線用の端子、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順で配列されている。
【００１４】
さらに、当該表示装置の表示領域の上辺に隣接して水平走査駆動回路を、表示領域の外部接続端子が配置された側辺に隣接してカソード電源接続部を、表示領域のもう一つの側辺に隣接して垂直走査駆動回路を、表示領域の下辺に隣接して画素駆動電源用配線を配置することができる。
【００１５】
さらに、前記配列された外部接続端子群の中心を、当該表示装置の表示領域の、水平方向に延びる中心線より下に配置することができる。
【００１６】
さらに、前記垂直走査駆動回路の、クロック信号およびスタート信号の少なくとも一方の振幅を増加させるレベルシフタを、当該垂直走査駆動回路が配置された表示領域側辺の、これと前記振幅を増加させる信号の配線が配置された辺とが交差する端に配置することができる。
【発明の効果】
【００１７】
外部接続端子のうち、水平走査系配線用端子、カソード電源用端子、画素駆動用電源用端子を、この順で上方から配列することで、従来のレイアウトを大きく変更することなく、配線を短いものとすることができる。配線を短いものとすることで、この部分の電力損失を抑制することができる。
【００１８】
また、外部接続端子の配列を、上方から順に垂直走査系配線用端子、水平走査系配線用端子、カソード電源用端子、画素駆動用電源用端子とすることで、従来のレイアウトを大きく変更することなく、配線を短いものとすることができる。配線を短いものとしたことで、この部分の発熱による電力損失を抑制することができる。
【００１９】
また、表示領域の上辺に隣接して水平走査駆動回路を、外部接続端子が配置された側辺に隣接してカソード電源接続部を、表示領域のもう一つの側辺に隣接して垂直走査駆動回路を、表示領域の下辺に隣接して画素駆動電源用配線が配置されていることにより、有機ＥＬ素子を表示領域の周囲で封止するための領域を有効利用することができる。すなわち、この封止のための領域の下に、前述の駆動回路等を配置してスペースの有効利用が図られる。これにより、表示領域とパネル基板の縁との間の、いわゆる額縁部分の幅を狭くすることに有利となるともに、この部分の幅を一定または近いものにし、パネル基板と表示領域の原点のずれを小さくすることに、またパネル基板の外形を小さくすることに有利となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面に従って説明する。図１は、本実施形態の有機ＥＬ表示装置１０の表示部、各回路および配線などの概略配置を示す図である。パネル基板１２上には、複数の画素がマトリクス状に配置されて表示領域１４が形成されている。パネル基板１２の表示領域１４には、マトリクスの水平走査（行）方向には、順次選択信号が出力されるゲートライン１６（ＧＬ）が形成され、垂直走査（列）方向には、データ信号が出力されるデータライン１８（ＤＬ）と、被駆動素子である有機ＥＬ素子に動作電源（ＰＶＤＤ）を供給するための電源ライン２０（ＰＬ）が形成されている。
【００２１】
各画素は、概ねこれらのラインによって規定された領域に設けられており、各画素は回路構成としては、被駆動素子として有機ＥＬ素子、ｎチャネル型薄膜トランジスタより構成された選択トランジスタＴｒ１、保持容量Ｃｓ、ｐチャネル型薄膜トランジスタより構成された素子駆動トランジスタＴｒ２を有する。選択トランジスタＴｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧を供給するデータライン１８に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１６に接続され、更にそのソースが素子駆動トランジスタＴｒ２のゲートに接続される。素子駆動トランジスタＴｒ２は、そのソースが電源ライン２０に接続され、ドレインが有機ＥＬ素子５５のアノードに接続されている。また、有機ＥＬ素子５５のカソードは、各画素共通で形成されており、カソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｒ２のゲートおよび選択トランジスタＴｒ１のソースには、保持容量Ｃｓの第１電極が接続され、もう一方の第２電極は一定電位に、例えば電源ライン２０に接続されている。
【００２２】
なお、上記選択トランジスタＴｒ１および素子駆動トランジスタＴｒ２は、いずれも能動層に、例えばレーザアニール等によって多結晶化された多結晶シリコンなど、結晶性のシリコンが用いられ、かつ不純物としてそれぞれｎ導電型と、ｐ導電型がドープされたｎチャネル型、ｐチャネル型の薄膜トランジスタで構成することができる。
【００２３】
画素回路のトランジスタとして、上記のように結晶性シリコンを能動層に用いた薄膜トランジスタを採用した場合、この結晶性シリコン薄膜トランジスタは、各画素回路だけでなく、各画素を順次選択、制御するための周辺駆動回路の回路素子としても用いることができる。そこで、本実施形態の有機ＥＬ表示装置１０においては、パネル基板１２上に、前述の画素回路用トランジスタの製造と同時に、画素回路と同様の結晶性シリコン薄膜トランジスタを形成して、周辺駆動回路、具体的にはＨ系ドライバ２２とＶ系ドライバ２４を内蔵させている。図１に示されるように、Ｈ系ドライバ２２は表示領域１４の上辺に隣接して、Ｖ系ドライバ２４は、表示領域の右辺に隣接して配置される。
【００２４】
さらに、表示領域１４の下辺に隣接して駆動電源ＰＶＤＤからの駆動電流を各画素に供給するための駆動電流配線２７（図２参照）が、駆動電流配線領域２６に形成される。これらＨ系、Ｖ系ドライバ２２，２４に、有機ＥＬ表示装置１０の外部より制御信号、電源を供給するフレキシブル・プリンテッド・サーキット（以下、ＦＰＣと記す）２８との接続端子が、パネル基板１２の左辺に配置される。表示領域１４の左辺に隣接して、ＦＰＣの接続端子と、Ｈ系、Ｖ系ドライバ２２，２４や、駆動電流配線２７とを接続するための配線、また供給されたクロック信号、スタート信号の振幅をＨ系ドライバ２２の動作に適した振幅に変換するためのＨ系レベルシフタ（Ｈ系ＬＳ）３０（図２参照）が配置されている。なお、ＦＰＣとの接続端子は、好ましくは、表示領域の高さ方向の中央より下側に配置される。また、表示領域１４の右上隅には、供給されたクロック信号、スタート信号の振幅を、Ｖ系ドライバ２４の動作に適した振幅に変換するＶ系レベルシフタ（Ｖ系ＬＳ）３２が配置される。また、カソード電源（ＣＶ）用の接点３４が表示領域１４の左辺に沿って配置される。
【００２５】
図２は、ＦＰＣ２８と接続する外部接続端子３６から、Ｈ系ドライバ２２、Ｖ系ドライバ２４、駆動電流配線２７およびカソード電源用接点３４に達する配線の引き回しの様子を示す図である。外部接続端子３６は、垂直走査方向において上側からＶ系ドライバ２４に係る配線である垂直走査系配線６０用の端子（以下Ｖ系端子）３８、Ｈ系ドライバ２２に係る配線である水平走査系配線６２用の端子（以下Ｈ系端子）４０、カソード（陰極）４６と電源を接続するため配線６４のカソード電源用端子（以下ＣＶ端子）４２、各画素に駆動電流供給するための配線２７，６６の駆動電源用端子（以下ＰＶＤＤ端子）４４の順で配置されている。
【００２６】
外部接続端子３６が配列された左辺と反対側である右辺に配置されたＶ系ドライバ２４に係る配線６０は、上辺のＨ系ドライバ２２の外側を回るように配置される。Ｖ系端子３８を端子群の中で上に配置したことで、対辺にあるＶ系ドライバ２４までの配線の長さを短くすることができ、また、他の配線、特にＨ系ドライバ２２への配線との交差を避けることができる。Ｈ系端子４０をＶ系端子３８の次に配置したことにより、上辺に配置されたＨ系ドライバ２２間での配線を短くすることができる。
【００２７】
ＰＶＤＤ端子４４は、端子群の中で最も下側に配置されている。これにより、前述のように下辺に配置された駆動電流配線２７までの配線６６の長さを短くすることができる。駆動電流が流れる配線２７，６６における電圧降下は、各画素への電流を低下させ、輝度の低下につながる。輝度の低下は、表示品位の低下につながる。また、輝度を確保しようとすれば、消費電力が増加する。このように、駆動電流が流れる配線２７，６６における電圧降下は、極力抑えることが好ましい。ＰＶＤＤ端子４４を端子群の中で最も下に配置したことにより、特に配線６６の長さを短くし、電圧降下を抑制することができる。さらに、ＰＶＤＤ端子４４が、端子群の最も下に位置するだけでなく、表示領域１４に対してなるべく下に、すなわち下辺になるべく近く位置することが好ましい。そのために、ＰＶＤＤ端子４４が、表示領域１４の水平方向に延びる中心線５０より下に配置することが好ましく、さらには、外部接続端子３６の群の中心線４８（図１参照）が、表示領域の中心線５０より下に配置することも好ましい。駆動電流が流れる配線２７，６６における電圧降下は、表示品位の劣化に直接結びつくので、Ｈ系、Ｖ系ドライバ２２，２４の配線の長さが多少伸びたとしても、駆動電流にかかる配線６６の長さを短縮することが望ましく、そのためには、前述のように外部接続端子群を下方に配置することが好適である。ＣＶ端子４２は、Ｈ系端子４０とＰＶＤＤ端子４４の間に設けられる。
【００２８】
見方を変えれば、まず外部接続端子３６に最も近い辺である左辺に配置されるカソード電源用接点３４に関連するＣＶ端子４２が内側に配置され、その外側に上辺に配置されるＨ系ドライバ２２に関連するＨ系端子４０と下辺に駆動電流配線２７に関連するＰＶＤＤ端子４４が配置される。更に、その外側に、外部接続端子３６の配置された左辺に対向する辺、すなわち左辺より最も遠くの辺である右辺に配置されたＶ系ドライバ２４に関連するＶ系端子３８が配置される。駆動電流配線２７は、配線負荷を小さくするために、なるべく広い幅を確保したいという要望があり、Ｖ系ドライバ２４への配線は上辺に配置することが好ましい。このため、Ｖ系端子３８は、Ｈ系端子４０とＰＶＤＤ端子４４の内、Ｈ系端子４０の外側すなわち上方に配置される。
【００２９】
図３は、図２のＡ−Ａ線における断面図であり、ＣＶ端子４２からカソード（陰極）４６に至る配線６４周辺の断面を示す図である。ガラスまたはプラスチック等の透明材料からなるパネル基板１２上には、例えば、シリコン窒化（ＳｉＮ）膜と、シリコン酸化（ＳｉＯ2）膜が、基板側からこの順に形成された多層構造のバッファ層７０が化学気相成長法（ＣＶＤ）などにより形成されている。バッファ層７０上には、ＣＶＤなどで成膜した非晶質（アモルファス）シリコンをレーザアニール等により得た多結晶シリコンなどの結晶性シリコン層が形成される。この結晶性シリコン層は所望形状にパターニングされ、薄膜トランジスタ（ＴＦＴ）の能動層７２や、必要に応じて図示しない電極や配線の一部として利用される。結晶性シリコン層のパターニング後、この結晶性シリコン層を含む基板の全面を覆うようにゲート絶縁層７４を成膜する。ゲート絶縁層７４は、例えば、結晶性シリコン層側からＳｉＯ2膜とＳｉＮ膜が積層された多層構造を有する。ゲート絶縁層７４の上には、次にＣｒ等の高融点金属層を形成し、この金属層をパターニングし、ＴＦＴの形成領域、つまり能動層７２の形成領域ではそのチャネル領域を形成すべき領域に選択的に残しゲート電極７６を得る。なお、この金属層は、各画素に選択信号を供給するための選択ライン（ゲートライン）としても用いることができ、その場合、ＴＦＴのゲート電極７６の形成と同時にパネルの水平走査方向に延びる所望配線形状に金属層を選択的に残すことで得ることができる。ゲート電極７６の形成後、ゲート電極７６をマスクとしてＴＦＴの導電型に応じてリン又はボロン等の不純物が能動層７２にドープされる。能動層７２のゲート電極の下部には不純物のドープされず真性のチャネル領域が形成され、チャネル領域の両側でゲート電極に上方が覆われていない領域には不純物がドープされてドレイン領域、ソース領域が形成される。
【００３０】
不純物の注入後、ゲート絶縁層７４およびゲート電極７６を覆う基板全面には層間絶縁層７８が形成され、この層間絶縁層７８は、例えば、ゲート絶縁層７４側からＳｉＮ膜、ＳｉＯ2膜がこの順で積層された多層構造を備える。
【００３１】
層間絶縁層７８とゲート絶縁層７４を貫通するように、能動層７２のソース領域及びドレイン領域が露出するようにコンタクトホールが形成され、このコンタクトホールにおいて層間絶縁層７８の上に形成されたドレイン電極８０、ソース電極８２と、能動層７２の対応するドレイン領域、ソース領域とが接続される。ドレイン電極８０およびソース電極８２は、例えば、能動層７２との接触界面側からＭｏ（モリブデン）、Ａｌ（アルミニウム）、Ｍｏが順に積層され得られた積層構造の金属層をパターニングして構成されている。このＭｏ／Ａｌ／Ｍｏの金属層は、他の配線８４としても用いられ、ドレイン電極８０及びソース電極８２の形成と同時に形成パターニングして得られる。例えば、この金属層は、図示しない各画素にデータ信号を供給するデータラインＤＬや、電源ＰＶＤＤからの電流を有機ＥＬ素子に供給するための電源ラインとしても用いられる。さらに、図３の左端に示すように、パネルと外部回路とを接続するための端子（図３では、ＣＶ端子４２を表している）としても用いられ、端子形状にパターニングされている。
【００３２】
積層構造の金属層を形成パターニングしてドレイン、ソース電極８０，８２及び配線８４、端子を形成した後、この金属層及び層間絶縁層７８を覆う基板全面にはアクリル系樹脂などの有機絶縁材料や、他の無機材料などを用いて第１平坦化絶縁層８６が例えばスピンコート及びその後の焼成を経て形成されている。
【００３３】
第１平坦化絶縁層８６には、例えばドレイン電極８０（又はソース電極８２）の対応領域、上記端子形成領域においてコンタクトホールが形成され、その後、第１平坦化絶縁層８６上には、ＩＴＯ（Indium Tin Oxide）や、ＩＺＯ（Indium Zinc Oxide）などの導電性透明金属酸化層をスパッタリングなどによって形成し、所望形状にパターニングする。ドレイン又はソース電極８０、８２の対応領域では、透明導電性金属酸化物層は、透明画素電極８８として用いられ、第１平坦化絶縁層８６に形成されたコンタクトホールを介してドレイン電極８０（又はソース電極８２）と接続される。本実施形態では、この透明画素電極８８は、有機ＥＬ素子５５の第１電極（陽極）８８として用いている。また、この透明画素電極８８の形成と同時に、端子形成領域において第１平坦化絶縁層８６を除去して露出させた上記Ｍｏ／Ａｌ／Ｍｏの金属端子層の上にも透明導電性金属酸化物層を選択的に残す。このように、端子の電気的特性としては、Ａｌを含む積層構造の上記金属端子層を用いれば十分であるが、この金属端子層表面を導電性の金属酸化層で覆う構成とすることで、本実施形態では、金属端子表面が外界雰囲気に曝され、大気中の酸素、水などによる表面酸化によって接続抵抗が増大することを防止できる。
【００３４】
また、端子部分だけでなく端子から延びる配線領域も必要に応じて導電性金属酸化層で覆うことにより、大気中の酸素や水分が、この配線を通じ（例えば配線表面を酸化させながら）、後に封止パネルを接着することで封止する有機ＥＬ素子の形成された表示領域内に侵入することを防止できる。
【００３５】
導電性金属酸化層を所望の位置に形成した後、基板全体を覆うように第１平坦化絶縁層８６と同様にアクリル系樹脂などを用いて第２平坦化絶縁層９０が形成される。第２平坦化絶縁層９０は、前述の第１電極８８の形成領域ではそのエッジ部分を除いて開口されている。エッジ部分を覆うのは該エッジ部分で、第１電極８８と後述する有機ＥＬ素子の第２電極４６とが間に形成された後述する発光素子層９２の被覆性が低下し、あるいは電界集中が発生して短絡することを防止するためである。
【００３６】
発光素子層９２は、少なくとも発光機能を備える有機化合物を含む発光層を備えるが、用いる化合物の機能などにより、単層構造でも多層構造でもよい。本実施形態のように第１電極８８が陽極、第２電極４６が陰極の場合において、一例として、第１電極側から正孔注入層９２１、正孔輸送層９２２、発光層９２３、電子輸送層９２４などの積層構造を有する。また発光素子層９２は、低分子系有機化合物を材料に用いている場合、真空蒸着法によって各層を形成することができるが、高分子系有機化合物を用いた場合などはインクジェット印刷法や、スピンコートなどによって形成することも可能である。
【００３７】
なお、発光層以外の電荷輸送層や、注入層は、全画素共通で形成することができる（用いる材料によって各画素で個別パターンとする必要がある場合もある）。また、各画素のＥＬ素子の発光色が白色で、カラーフィルタを用いてＲ，Ｇ，Ｂの光を得てフルカラー表示を行う場合には、有機ＥＬ素子の発光層は、真空蒸着によって形成する場合にもマスクによる個別パターンの形成は不要であり、他の有機層と同様に、全画素共通で成膜できる。各画素のＥＬ素子が対応するＲ，Ｇ，Ｂの光を発光する場合には、発光色毎に異なる有機発光材料を用いる必要があり、少なくとも、画素毎に個別パターンで発光層を形成する。
【００３８】
発光素子層９２の上には、これを覆うように各画素共通でＡｌや、Ａｌ合金、ＭｇＡｇ合金等を用いた第２電極４６が真空蒸着法などによって形成されている。上述のように、なお、本実施形態では、この第２電極４６は、陰極（カソード電極）として機能している。また、カソード電極４６は、表示領域１４の水平走査方向の端、この実施形態においては、左辺においてＣＶ端子から延びる配線６４と接続されている。なお、配線６４の少なくとも上部層が、上述のように透明画素電極８８と同層の透明導電性金属酸化層で構成されている場合、この配線６４とカソード電極４６との接続は、表示領域外では、通常第２平坦化絶縁層９０は除去され、また発光素子層９２も積層されていないため、最上層に露出している透明導電性金属酸化物層６４の上に直接カソード電極４６が形成されることで達成される。なお、カソード電極４６と配線６４との接続部において、配線６４の上部層として透明導電性金属酸化層を用いておらず、Ｍｏ／Ａｌ／Ｍｏ金属層のみが形成されている場合、層間絶縁層７８、第1平坦化絶縁層８６には開口部が形成され、この開口部の底面に露出したＭｏ／Ａｌ／Ｍｏ金属層を覆うようにカソード電極４６が積層されて電気的に接続される。全面形成されたカソード電極４６のさらに上には、基板全面を覆うようにスパッタなどによってＳｉＮ等の保護層９４が形成されている。
【００３９】
以上のように、本実施形態によれば、ＰＶＤＤ端子４４を表示領域の水平方向に延びる中心線より下に配置したことにより駆動電流にかかる配線を短くし、抵抗を小さくして、消費電力や表示品位の低下を抑えることができる。また、Ｖ系ドライバ２４に係る配線を上辺に配置することにより、表示領域１４の縁と、当該表示装置の外形となるパネル基板１２の縁の間である額縁の幅を、駆動電流配線の幅を確保しつつ、上下で近づけることができ、すなわち、表示中心のＹアドレスとパネル基板のガラス外形中心のＹアドレスを一致させることが可能となり、様々な機器に対する取り付け自由度が向上する。Ｖ系ドライバ２４は、左辺に配置することも可能であるが、この場合、カソード４６との間に寄生容量が発生し、消費電力が増加する可能性がある。また、右辺においても有機ＥＬ層等を封止する必要があり、このためのスペースが存在し、ここにＶ系ドライバ２４を配置すれば、スペースの有効利用を図ることができる。
【００４０】
以上の配置によって、封止上必要な額縁スペースにバランスよく各回路と各配線を配置できガラス基板の有効活用が可能となり、表示品質の向上、低消費電力化、およびコスト低下が実現できる。
【００４１】
以上の実施形態においては、外部接続端子を表示装置の左辺に配置した場合を説明したが、右辺に配置することもできる。その場合、各回路、配線等の配置も左右対称となる。
【図面の簡単な説明】
【００４２】
【図１】本実施形態の有機ＥＬ表示装置の概略構成を示す図である。
【図２】本実施形態の有機ＥＬ表示装置の端子、配線および回路等の配置を示す図である。
【図３】図２に示すＡ−Ａ線による断面図である。
【図４】有機ＥＬ表示装置の一画素の等価回路を示す図である。
【図５】従来の有機ＥＬ表示装置の端子、配線および回路等の配置を示す図である。
【符号の説明】
【００４３】
１０ 有機ＥＬ表示装置、１２ パネル基板、１４ 表示領域、２２ Ｈ系ドライバ、２４ Ｖ系ドライバ、２７ 駆動電流配線、２８ フレキシブル・プリンテッド・サーキット（ＦＰＣ）、３０ Ｈ系レベルシフタ、３２ Ｖ系レベルシフタ、３４ カソード電源用接点、３６ 外部接続用端子、３８ 垂直走査系配線用の端子（Ｖ系端子）、４０ 水平走査系配線用の端子（Ｈ系端子）、４２ カソード電源用の端子（ＣＶ端子）、４４ 駆動電源用の端子（ＰＶＤＤ端子）、４８ 外部接続端子の中心線、５０ 表示領域の中心線、５５ 有機ＥＬ素子。
【技術分野】
【０００１】
本発明は、マトリクス配置された各画素の表示素子、例えば有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す）を用いた表示装置の回路および配線の配置に関する。
【背景技術】
【０００２】
各画素の表示素子として、電流駆動型の発光素子である有機ＥＬ素子を用いた表示装置が知られている。特に、各画素に設けられた有機ＥＬ素子を画素ごとに個別に駆動するためのトランジスタ（薄膜トランジスタ：ＴＦＴ）を各画素に備えるいわゆるアクティブマトリクス型の表示装置の開発が進んでいる。
【０００３】
図４は、アクティブマトリクス型表示装置の１画素に対応した等価回路の一例を示している。表示装置の水平走査方向（行方向）にゲートラインＧＬが、また垂直走査方向（列方向）にはデータラインＤＬおよび電源ラインＰＬが設けられている。各画素は、ｎチャネル型薄膜トランジスタからなる選択トランジスタＴｓ、保持容量Ｃｓ、ｐチャネルの素子駆動トランジスタＴｄ、有機ＥＬ素子５５を有する。選択トランジスタＴｓは、そのドレインが垂直走査方向に並んだ各画素に対してデータ電圧を供給する共通のデータラインＤＬに接続され、そのゲートは水平走査方向に並んだ画素を選択するゲートラインＧＬに接続され、さらにソースは、素子駆動トランジスタＴｄのゲートに接続されている。
【０００４】
また、素子駆動トランジスタＴｄは、ｐチャネル型薄膜トランジスタであり、そのソースが電源ラインＰＬに接続され、ドレインは有機ＥＬ素子５５のアノードに接続されている。なお、この有機ＥＬ素子５５のカソードは、各画素共通に形成されたカソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｄのゲートおよび選択トランジスタＴｓのソースとの間には、保持容量Ｃｓの一方の電極が接続され、その保持容量Ｃｓの他方の電極は、例えばグランドや、電源ラインなどの一定電圧の電源に接続されている。
【０００５】
このような回路において、ゲートラインＧＬがＨレベルになると、選択トランジスタＴｓがオンになりデータラインＤＬのデータ電圧が、選択トランジスタＴｓを介して素子駆動トランジスタＴｄのゲートに供給され、素子駆動トランジスタＴｄが、そのゲート電圧に応じた駆動電流を電源ラインＰＬより有機ＥＬ素子５５に供給し、この駆動電流に応じた輝度で有機ＥＬ素子５５が発光する。また、先のデータラインＤＬのデータ電圧は、素子駆動トランジスタＴｄに供給されると共に保持容量Ｃｓにも供給されて、保持容量Ｃｓにデータ電圧に応じた電圧が保持される。したがって、ゲートラインＧＬがＬレベルになっても、保持容量Ｃｓの保持された電圧が素子駆動トランジスタＴｄに印加するためトランジスタＴｄが駆動電流を流し続け、有機ＥＬ素子５５は、この駆動電流に応じた輝度で発光が維持される。
【０００６】
図５は、下記特許文献１に開示された有機ＥＬ表示装置１００の概略構成を示す平面図である。この図において、一番外側の実線は透明のパネル基板１０２を示し、その中央やや上側に、上述の画素がマトリクス状に配置された破線で示す表示領域１０４が位置している。表示領域１０４の上側の辺に沿ってデータラインＤＬと接続される水平走査駆動回路（以下、Ｈ系ドライバと記す）１０６が形成され、また表示領域１０４の左右の辺に沿ってゲートラインＧＬに接続される垂直走査駆動回路（以下、Ｖ系ドライバと記す）１０８が形成されている。これらのドライバ１０６，１０８は、各画素ごとに設けられた薄膜トランジスタと同時に作り込まれた薄膜トランジスタなどから構成されている。
【０００７】
表示領域１０４内で垂直方向に延びる太い実線は、電源ラインＰＬを示している。個々の電源ラインＰＬは、表示領域１０４の下側の辺に沿って延びる水平方向の幅広部１１０につながり、全体で櫛歯形状になっている。幅広部１１０は更に、その中央付近で、垂直方向に延びるもう一つの幅広部１１２につながっている。さらに、この幅広部１１２は、有機ＥＬ表示装置１００の下辺に配置される駆動電源入力端子Ｔ１につながっている。
【０００８】
有機ＥＬ表示装置１００の下辺には、端子Ｔ１の他、カソード端子Ｔ２、Ｖ系ドライバ１０８につながる端子Ｔ３、Ｈ系ドライバ１０６につながる端子Ｔ４の複数の端子が配置される。
【０００９】
【特許文献１】特開２００１−１０２１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の有機ＥＬ表示装置の外部接続用の端子は、前記公報に記載されるように装置の下辺に設けられている。しかしながら、表示装置以外の他の機器との関連において、端子を右、または左の側辺に配置したいという要求がある。一方、表示領域１０４内の回路構成やドライバなどはできる限り従来の構成を踏襲することが望まれる。このため、従来の外部接続用の端子を単に側辺に移動しただけでは、これらの端子とドライバなど他の回路とを接続する配線が長くなり配線抵抗が増加し、また配線同士が近接するようになり、近接配線間の容量が増加するなどして、配線負荷が増加するという問題があった。配線負荷の増加は、消費電力の増加を招くという問題もあった。
【００１１】
本発明は、有機ＥＬ表示装置の外部接続用端子を左または右の側辺に設ける場合、各回路、各端子の配置を適正化すること、および表示装置の消費電力を抑制すること、の少なくとも一つを目的とする。
【課題を解決するための手段】
【００１２】
本発明のエレクトロルミッネセンス表示装置は、当該表示装置の外部接続端子が、表示装置の側辺に配列され、この外部接続端子は、水平走査系配線用の端子、カソード電源用の端子、が測道電源用の端子を含み、これらの端子の配列順は、表示装置における上側から順に、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順で配列されている。
【００１３】
また、本発明の他の態様によるエレクトロルミッネセンス表示装置は、当該表示装置の外部接続端子が、表示装置の側辺に配列され、この外部接続端子は、表示装置における上側から順に、垂直走査系配線用の端子、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順で配列されている。
【００１４】
さらに、当該表示装置の表示領域の上辺に隣接して水平走査駆動回路を、表示領域の外部接続端子が配置された側辺に隣接してカソード電源接続部を、表示領域のもう一つの側辺に隣接して垂直走査駆動回路を、表示領域の下辺に隣接して画素駆動電源用配線を配置することができる。
【００１５】
さらに、前記配列された外部接続端子群の中心を、当該表示装置の表示領域の、水平方向に延びる中心線より下に配置することができる。
【００１６】
さらに、前記垂直走査駆動回路の、クロック信号およびスタート信号の少なくとも一方の振幅を増加させるレベルシフタを、当該垂直走査駆動回路が配置された表示領域側辺の、これと前記振幅を増加させる信号の配線が配置された辺とが交差する端に配置することができる。
【発明の効果】
【００１７】
外部接続端子のうち、水平走査系配線用端子、カソード電源用端子、画素駆動用電源用端子を、この順で上方から配列することで、従来のレイアウトを大きく変更することなく、配線を短いものとすることができる。配線を短いものとすることで、この部分の電力損失を抑制することができる。
【００１８】
また、外部接続端子の配列を、上方から順に垂直走査系配線用端子、水平走査系配線用端子、カソード電源用端子、画素駆動用電源用端子とすることで、従来のレイアウトを大きく変更することなく、配線を短いものとすることができる。配線を短いものとしたことで、この部分の発熱による電力損失を抑制することができる。
【００１９】
また、表示領域の上辺に隣接して水平走査駆動回路を、外部接続端子が配置された側辺に隣接してカソード電源接続部を、表示領域のもう一つの側辺に隣接して垂直走査駆動回路を、表示領域の下辺に隣接して画素駆動電源用配線が配置されていることにより、有機ＥＬ素子を表示領域の周囲で封止するための領域を有効利用することができる。すなわち、この封止のための領域の下に、前述の駆動回路等を配置してスペースの有効利用が図られる。これにより、表示領域とパネル基板の縁との間の、いわゆる額縁部分の幅を狭くすることに有利となるともに、この部分の幅を一定または近いものにし、パネル基板と表示領域の原点のずれを小さくすることに、またパネル基板の外形を小さくすることに有利となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面に従って説明する。図１は、本実施形態の有機ＥＬ表示装置１０の表示部、各回路および配線などの概略配置を示す図である。パネル基板１２上には、複数の画素がマトリクス状に配置されて表示領域１４が形成されている。パネル基板１２の表示領域１４には、マトリクスの水平走査（行）方向には、順次選択信号が出力されるゲートライン１６（ＧＬ）が形成され、垂直走査（列）方向には、データ信号が出力されるデータライン１８（ＤＬ）と、被駆動素子である有機ＥＬ素子に動作電源（ＰＶＤＤ）を供給するための電源ライン２０（ＰＬ）が形成されている。
【００２１】
各画素は、概ねこれらのラインによって規定された領域に設けられており、各画素は回路構成としては、被駆動素子として有機ＥＬ素子、ｎチャネル型薄膜トランジスタより構成された選択トランジスタＴｒ１、保持容量Ｃｓ、ｐチャネル型薄膜トランジスタより構成された素子駆動トランジスタＴｒ２を有する。選択トランジスタＴｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧を供給するデータライン１８に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１６に接続され、更にそのソースが素子駆動トランジスタＴｒ２のゲートに接続される。素子駆動トランジスタＴｒ２は、そのソースが電源ライン２０に接続され、ドレインが有機ＥＬ素子５５のアノードに接続されている。また、有機ＥＬ素子５５のカソードは、各画素共通で形成されており、カソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｒ２のゲートおよび選択トランジスタＴｒ１のソースには、保持容量Ｃｓの第１電極が接続され、もう一方の第２電極は一定電位に、例えば電源ライン２０に接続されている。
【００２２】
なお、上記選択トランジスタＴｒ１および素子駆動トランジスタＴｒ２は、いずれも能動層に、例えばレーザアニール等によって多結晶化された多結晶シリコンなど、結晶性のシリコンが用いられ、かつ不純物としてそれぞれｎ導電型と、ｐ導電型がドープされたｎチャネル型、ｐチャネル型の薄膜トランジスタで構成することができる。
【００２３】
画素回路のトランジスタとして、上記のように結晶性シリコンを能動層に用いた薄膜トランジスタを採用した場合、この結晶性シリコン薄膜トランジスタは、各画素回路だけでなく、各画素を順次選択、制御するための周辺駆動回路の回路素子としても用いることができる。そこで、本実施形態の有機ＥＬ表示装置１０においては、パネル基板１２上に、前述の画素回路用トランジスタの製造と同時に、画素回路と同様の結晶性シリコン薄膜トランジスタを形成して、周辺駆動回路、具体的にはＨ系ドライバ２２とＶ系ドライバ２４を内蔵させている。図１に示されるように、Ｈ系ドライバ２２は表示領域１４の上辺に隣接して、Ｖ系ドライバ２４は、表示領域の右辺に隣接して配置される。
【００２４】
さらに、表示領域１４の下辺に隣接して駆動電源ＰＶＤＤからの駆動電流を各画素に供給するための駆動電流配線２７（図２参照）が、駆動電流配線領域２６に形成される。これらＨ系、Ｖ系ドライバ２２，２４に、有機ＥＬ表示装置１０の外部より制御信号、電源を供給するフレキシブル・プリンテッド・サーキット（以下、ＦＰＣと記す）２８との接続端子が、パネル基板１２の左辺に配置される。表示領域１４の左辺に隣接して、ＦＰＣの接続端子と、Ｈ系、Ｖ系ドライバ２２，２４や、駆動電流配線２７とを接続するための配線、また供給されたクロック信号、スタート信号の振幅をＨ系ドライバ２２の動作に適した振幅に変換するためのＨ系レベルシフタ（Ｈ系ＬＳ）３０（図２参照）が配置されている。なお、ＦＰＣとの接続端子は、好ましくは、表示領域の高さ方向の中央より下側に配置される。また、表示領域１４の右上隅には、供給されたクロック信号、スタート信号の振幅を、Ｖ系ドライバ２４の動作に適した振幅に変換するＶ系レベルシフタ（Ｖ系ＬＳ）３２が配置される。また、カソード電源（ＣＶ）用の接点３４が表示領域１４の左辺に沿って配置される。
【００２５】
図２は、ＦＰＣ２８と接続する外部接続端子３６から、Ｈ系ドライバ２２、Ｖ系ドライバ２４、駆動電流配線２７およびカソード電源用接点３４に達する配線の引き回しの様子を示す図である。外部接続端子３６は、垂直走査方向において上側からＶ系ドライバ２４に係る配線である垂直走査系配線６０用の端子（以下Ｖ系端子）３８、Ｈ系ドライバ２２に係る配線である水平走査系配線６２用の端子（以下Ｈ系端子）４０、カソード（陰極）４６と電源を接続するため配線６４のカソード電源用端子（以下ＣＶ端子）４２、各画素に駆動電流供給するための配線２７，６６の駆動電源用端子（以下ＰＶＤＤ端子）４４の順で配置されている。
【００２６】
外部接続端子３６が配列された左辺と反対側である右辺に配置されたＶ系ドライバ２４に係る配線６０は、上辺のＨ系ドライバ２２の外側を回るように配置される。Ｖ系端子３８を端子群の中で上に配置したことで、対辺にあるＶ系ドライバ２４までの配線の長さを短くすることができ、また、他の配線、特にＨ系ドライバ２２への配線との交差を避けることができる。Ｈ系端子４０をＶ系端子３８の次に配置したことにより、上辺に配置されたＨ系ドライバ２２間での配線を短くすることができる。
【００２７】
ＰＶＤＤ端子４４は、端子群の中で最も下側に配置されている。これにより、前述のように下辺に配置された駆動電流配線２７までの配線６６の長さを短くすることができる。駆動電流が流れる配線２７，６６における電圧降下は、各画素への電流を低下させ、輝度の低下につながる。輝度の低下は、表示品位の低下につながる。また、輝度を確保しようとすれば、消費電力が増加する。このように、駆動電流が流れる配線２７，６６における電圧降下は、極力抑えることが好ましい。ＰＶＤＤ端子４４を端子群の中で最も下に配置したことにより、特に配線６６の長さを短くし、電圧降下を抑制することができる。さらに、ＰＶＤＤ端子４４が、端子群の最も下に位置するだけでなく、表示領域１４に対してなるべく下に、すなわち下辺になるべく近く位置することが好ましい。そのために、ＰＶＤＤ端子４４が、表示領域１４の水平方向に延びる中心線５０より下に配置することが好ましく、さらには、外部接続端子３６の群の中心線４８（図１参照）が、表示領域の中心線５０より下に配置することも好ましい。駆動電流が流れる配線２７，６６における電圧降下は、表示品位の劣化に直接結びつくので、Ｈ系、Ｖ系ドライバ２２，２４の配線の長さが多少伸びたとしても、駆動電流にかかる配線６６の長さを短縮することが望ましく、そのためには、前述のように外部接続端子群を下方に配置することが好適である。ＣＶ端子４２は、Ｈ系端子４０とＰＶＤＤ端子４４の間に設けられる。
【００２８】
見方を変えれば、まず外部接続端子３６に最も近い辺である左辺に配置されるカソード電源用接点３４に関連するＣＶ端子４２が内側に配置され、その外側に上辺に配置されるＨ系ドライバ２２に関連するＨ系端子４０と下辺に駆動電流配線２７に関連するＰＶＤＤ端子４４が配置される。更に、その外側に、外部接続端子３６の配置された左辺に対向する辺、すなわち左辺より最も遠くの辺である右辺に配置されたＶ系ドライバ２４に関連するＶ系端子３８が配置される。駆動電流配線２７は、配線負荷を小さくするために、なるべく広い幅を確保したいという要望があり、Ｖ系ドライバ２４への配線は上辺に配置することが好ましい。このため、Ｖ系端子３８は、Ｈ系端子４０とＰＶＤＤ端子４４の内、Ｈ系端子４０の外側すなわち上方に配置される。
【００２９】
図３は、図２のＡ−Ａ線における断面図であり、ＣＶ端子４２からカソード（陰極）４６に至る配線６４周辺の断面を示す図である。ガラスまたはプラスチック等の透明材料からなるパネル基板１２上には、例えば、シリコン窒化（ＳｉＮ）膜と、シリコン酸化（ＳｉＯ2）膜が、基板側からこの順に形成された多層構造のバッファ層７０が化学気相成長法（ＣＶＤ）などにより形成されている。バッファ層７０上には、ＣＶＤなどで成膜した非晶質（アモルファス）シリコンをレーザアニール等により得た多結晶シリコンなどの結晶性シリコン層が形成される。この結晶性シリコン層は所望形状にパターニングされ、薄膜トランジスタ（ＴＦＴ）の能動層７２や、必要に応じて図示しない電極や配線の一部として利用される。結晶性シリコン層のパターニング後、この結晶性シリコン層を含む基板の全面を覆うようにゲート絶縁層７４を成膜する。ゲート絶縁層７４は、例えば、結晶性シリコン層側からＳｉＯ2膜とＳｉＮ膜が積層された多層構造を有する。ゲート絶縁層７４の上には、次にＣｒ等の高融点金属層を形成し、この金属層をパターニングし、ＴＦＴの形成領域、つまり能動層７２の形成領域ではそのチャネル領域を形成すべき領域に選択的に残しゲート電極７６を得る。なお、この金属層は、各画素に選択信号を供給するための選択ライン（ゲートライン）としても用いることができ、その場合、ＴＦＴのゲート電極７６の形成と同時にパネルの水平走査方向に延びる所望配線形状に金属層を選択的に残すことで得ることができる。ゲート電極７６の形成後、ゲート電極７６をマスクとしてＴＦＴの導電型に応じてリン又はボロン等の不純物が能動層７２にドープされる。能動層７２のゲート電極の下部には不純物のドープされず真性のチャネル領域が形成され、チャネル領域の両側でゲート電極に上方が覆われていない領域には不純物がドープされてドレイン領域、ソース領域が形成される。
【００３０】
不純物の注入後、ゲート絶縁層７４およびゲート電極７６を覆う基板全面には層間絶縁層７８が形成され、この層間絶縁層７８は、例えば、ゲート絶縁層７４側からＳｉＮ膜、ＳｉＯ2膜がこの順で積層された多層構造を備える。
【００３１】
層間絶縁層７８とゲート絶縁層７４を貫通するように、能動層７２のソース領域及びドレイン領域が露出するようにコンタクトホールが形成され、このコンタクトホールにおいて層間絶縁層７８の上に形成されたドレイン電極８０、ソース電極８２と、能動層７２の対応するドレイン領域、ソース領域とが接続される。ドレイン電極８０およびソース電極８２は、例えば、能動層７２との接触界面側からＭｏ（モリブデン）、Ａｌ（アルミニウム）、Ｍｏが順に積層され得られた積層構造の金属層をパターニングして構成されている。このＭｏ／Ａｌ／Ｍｏの金属層は、他の配線８４としても用いられ、ドレイン電極８０及びソース電極８２の形成と同時に形成パターニングして得られる。例えば、この金属層は、図示しない各画素にデータ信号を供給するデータラインＤＬや、電源ＰＶＤＤからの電流を有機ＥＬ素子に供給するための電源ラインとしても用いられる。さらに、図３の左端に示すように、パネルと外部回路とを接続するための端子（図３では、ＣＶ端子４２を表している）としても用いられ、端子形状にパターニングされている。
【００３２】
積層構造の金属層を形成パターニングしてドレイン、ソース電極８０，８２及び配線８４、端子を形成した後、この金属層及び層間絶縁層７８を覆う基板全面にはアクリル系樹脂などの有機絶縁材料や、他の無機材料などを用いて第１平坦化絶縁層８６が例えばスピンコート及びその後の焼成を経て形成されている。
【００３３】
第１平坦化絶縁層８６には、例えばドレイン電極８０（又はソース電極８２）の対応領域、上記端子形成領域においてコンタクトホールが形成され、その後、第１平坦化絶縁層８６上には、ＩＴＯ（Indium Tin Oxide）や、ＩＺＯ（Indium Zinc Oxide）などの導電性透明金属酸化層をスパッタリングなどによって形成し、所望形状にパターニングする。ドレイン又はソース電極８０、８２の対応領域では、透明導電性金属酸化物層は、透明画素電極８８として用いられ、第１平坦化絶縁層８６に形成されたコンタクトホールを介してドレイン電極８０（又はソース電極８２）と接続される。本実施形態では、この透明画素電極８８は、有機ＥＬ素子５５の第１電極（陽極）８８として用いている。また、この透明画素電極８８の形成と同時に、端子形成領域において第１平坦化絶縁層８６を除去して露出させた上記Ｍｏ／Ａｌ／Ｍｏの金属端子層の上にも透明導電性金属酸化物層を選択的に残す。このように、端子の電気的特性としては、Ａｌを含む積層構造の上記金属端子層を用いれば十分であるが、この金属端子層表面を導電性の金属酸化層で覆う構成とすることで、本実施形態では、金属端子表面が外界雰囲気に曝され、大気中の酸素、水などによる表面酸化によって接続抵抗が増大することを防止できる。
【００３４】
また、端子部分だけでなく端子から延びる配線領域も必要に応じて導電性金属酸化層で覆うことにより、大気中の酸素や水分が、この配線を通じ（例えば配線表面を酸化させながら）、後に封止パネルを接着することで封止する有機ＥＬ素子の形成された表示領域内に侵入することを防止できる。
【００３５】
導電性金属酸化層を所望の位置に形成した後、基板全体を覆うように第１平坦化絶縁層８６と同様にアクリル系樹脂などを用いて第２平坦化絶縁層９０が形成される。第２平坦化絶縁層９０は、前述の第１電極８８の形成領域ではそのエッジ部分を除いて開口されている。エッジ部分を覆うのは該エッジ部分で、第１電極８８と後述する有機ＥＬ素子の第２電極４６とが間に形成された後述する発光素子層９２の被覆性が低下し、あるいは電界集中が発生して短絡することを防止するためである。
【００３６】
発光素子層９２は、少なくとも発光機能を備える有機化合物を含む発光層を備えるが、用いる化合物の機能などにより、単層構造でも多層構造でもよい。本実施形態のように第１電極８８が陽極、第２電極４６が陰極の場合において、一例として、第１電極側から正孔注入層９２１、正孔輸送層９２２、発光層９２３、電子輸送層９２４などの積層構造を有する。また発光素子層９２は、低分子系有機化合物を材料に用いている場合、真空蒸着法によって各層を形成することができるが、高分子系有機化合物を用いた場合などはインクジェット印刷法や、スピンコートなどによって形成することも可能である。
【００３７】
なお、発光層以外の電荷輸送層や、注入層は、全画素共通で形成することができる（用いる材料によって各画素で個別パターンとする必要がある場合もある）。また、各画素のＥＬ素子の発光色が白色で、カラーフィルタを用いてＲ，Ｇ，Ｂの光を得てフルカラー表示を行う場合には、有機ＥＬ素子の発光層は、真空蒸着によって形成する場合にもマスクによる個別パターンの形成は不要であり、他の有機層と同様に、全画素共通で成膜できる。各画素のＥＬ素子が対応するＲ，Ｇ，Ｂの光を発光する場合には、発光色毎に異なる有機発光材料を用いる必要があり、少なくとも、画素毎に個別パターンで発光層を形成する。
【００３８】
発光素子層９２の上には、これを覆うように各画素共通でＡｌや、Ａｌ合金、ＭｇＡｇ合金等を用いた第２電極４６が真空蒸着法などによって形成されている。上述のように、なお、本実施形態では、この第２電極４６は、陰極（カソード電極）として機能している。また、カソード電極４６は、表示領域１４の水平走査方向の端、この実施形態においては、左辺においてＣＶ端子から延びる配線６４と接続されている。なお、配線６４の少なくとも上部層が、上述のように透明画素電極８８と同層の透明導電性金属酸化層で構成されている場合、この配線６４とカソード電極４６との接続は、表示領域外では、通常第２平坦化絶縁層９０は除去され、また発光素子層９２も積層されていないため、最上層に露出している透明導電性金属酸化物層６４の上に直接カソード電極４６が形成されることで達成される。なお、カソード電極４６と配線６４との接続部において、配線６４の上部層として透明導電性金属酸化層を用いておらず、Ｍｏ／Ａｌ／Ｍｏ金属層のみが形成されている場合、層間絶縁層７８、第1平坦化絶縁層８６には開口部が形成され、この開口部の底面に露出したＭｏ／Ａｌ／Ｍｏ金属層を覆うようにカソード電極４６が積層されて電気的に接続される。全面形成されたカソード電極４６のさらに上には、基板全面を覆うようにスパッタなどによってＳｉＮ等の保護層９４が形成されている。
【００３９】
以上のように、本実施形態によれば、ＰＶＤＤ端子４４を表示領域の水平方向に延びる中心線より下に配置したことにより駆動電流にかかる配線を短くし、抵抗を小さくして、消費電力や表示品位の低下を抑えることができる。また、Ｖ系ドライバ２４に係る配線を上辺に配置することにより、表示領域１４の縁と、当該表示装置の外形となるパネル基板１２の縁の間である額縁の幅を、駆動電流配線の幅を確保しつつ、上下で近づけることができ、すなわち、表示中心のＹアドレスとパネル基板のガラス外形中心のＹアドレスを一致させることが可能となり、様々な機器に対する取り付け自由度が向上する。Ｖ系ドライバ２４は、左辺に配置することも可能であるが、この場合、カソード４６との間に寄生容量が発生し、消費電力が増加する可能性がある。また、右辺においても有機ＥＬ層等を封止する必要があり、このためのスペースが存在し、ここにＶ系ドライバ２４を配置すれば、スペースの有効利用を図ることができる。
【００４０】
以上の配置によって、封止上必要な額縁スペースにバランスよく各回路と各配線を配置できガラス基板の有効活用が可能となり、表示品質の向上、低消費電力化、およびコスト低下が実現できる。
【００４１】
以上の実施形態においては、外部接続端子を表示装置の左辺に配置した場合を説明したが、右辺に配置することもできる。その場合、各回路、配線等の配置も左右対称となる。
【図面の簡単な説明】
【００４２】
【図１】本実施形態の有機ＥＬ表示装置の概略構成を示す図である。
【図２】本実施形態の有機ＥＬ表示装置の端子、配線および回路等の配置を示す図である。
【図３】図２に示すＡ−Ａ線による断面図である。
【図４】有機ＥＬ表示装置の一画素の等価回路を示す図である。
【図５】従来の有機ＥＬ表示装置の端子、配線および回路等の配置を示す図である。
【符号の説明】
【００４３】
１０ 有機ＥＬ表示装置、１２ パネル基板、１４ 表示領域、２２ Ｈ系ドライバ、２４ Ｖ系ドライバ、２７ 駆動電流配線、２８ フレキシブル・プリンテッド・サーキット（ＦＰＣ）、３０ Ｈ系レベルシフタ、３２ Ｖ系レベルシフタ、３４ カソード電源用接点、３６ 外部接続用端子、３８ 垂直走査系配線用の端子（Ｖ系端子）、４０ 水平走査系配線用の端子（Ｈ系端子）、４２ カソード電源用の端子（ＣＶ端子）、４４ 駆動電源用の端子（ＰＶＤＤ端子）、４８ 外部接続端子の中心線、５０ 表示領域の中心線、５５ 有機ＥＬ素子。
【特許請求の範囲】
【請求項１】
画素がマトリクス配置された表示部を有するエレクトロルミネッセンス表示装置において、
当該表示装置の外部接続端子は、表示装置の側辺に配列され、
前記外部接続端子は、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子を含み、これらの端子の配列順は、表示装置における上側から順に、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順である、
エレクトロルミネッセンス表示装置。
【請求項２】
請求項１に記載のエレクトロルミネッセンス表示装置において、
前記外部接続端子は、表示装置における上側から順に、垂直走査系配線用の端子、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順で配列されている、
エレクトロルミネッセンス表示装置。
【請求項３】
請求項１または２に記載のエレクトロルミネッセンス表示装置において、
当該表示装置の表示領域の上辺に隣接して水平走査駆動回路が、表示領域の外部接続端子が配置された側辺に隣接してカソード電源接続部が、表示領域のもう一つの側辺に隣接して垂直走査駆動回路が、表示領域の下辺に隣接して画素駆動電源用配線が配置されている、
エレクトロルミネッセンス表示装置。
【請求項４】
請求項３に記載のエレクトロルミネッセンス表示装置において、
前記配列された外部接続端子の群の中心が、当該表示装置の表示領域の、水平方向に延びる中心線より下に配置される、
エレクトロルミネッセンス表示装置。
【請求項５】
請求項３または４に記載のエレクトロルミネッセンス表示装置において、
前記垂直走査駆動回路の、クロック信号およびスタート信号の少なくとも一方の振幅を増加させるレベルシフタが、当該垂直走査駆動回路が配置された表示領域側辺の、この側辺と前記振幅を増加させる信号の配線が配置された辺とが交差する端に配置されている、
エレクトロルミネッセンス表示装置。
【請求項１】
画素がマトリクス配置された表示部を有するエレクトロルミネッセンス表示装置において、
当該表示装置の外部接続端子は、表示装置の側辺に配列され、
前記外部接続端子は、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子を含み、これらの端子の配列順は、表示装置における上側から順に、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順である、
エレクトロルミネッセンス表示装置。
【請求項２】
請求項１に記載のエレクトロルミネッセンス表示装置において、
前記外部接続端子は、表示装置における上側から順に、垂直走査系配線用の端子、水平走査系配線用の端子、カソード電源用の端子、画素駆動電源用の端子、の順で配列されている、
エレクトロルミネッセンス表示装置。
【請求項３】
請求項１または２に記載のエレクトロルミネッセンス表示装置において、
当該表示装置の表示領域の上辺に隣接して水平走査駆動回路が、表示領域の外部接続端子が配置された側辺に隣接してカソード電源接続部が、表示領域のもう一つの側辺に隣接して垂直走査駆動回路が、表示領域の下辺に隣接して画素駆動電源用配線が配置されている、
エレクトロルミネッセンス表示装置。
【請求項４】
請求項３に記載のエレクトロルミネッセンス表示装置において、
前記配列された外部接続端子の群の中心が、当該表示装置の表示領域の、水平方向に延びる中心線より下に配置される、
エレクトロルミネッセンス表示装置。
【請求項５】
請求項３または４に記載のエレクトロルミネッセンス表示装置において、
前記垂直走査駆動回路の、クロック信号およびスタート信号の少なくとも一方の振幅を増加させるレベルシフタが、当該垂直走査駆動回路が配置された表示領域側辺の、この側辺と前記振幅を増加させる信号の配線が配置された辺とが交差する端に配置されている、
エレクトロルミネッセンス表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２６７０３（Ｐ２００７−２６７０３Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２０２９９２（Ｐ２００５−２０２９９２）
【出願日】平成１７年７月１２日（２００５．７．１２）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月１２日（２００５．７．１２）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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