オペアンプのリミッタ回路
【課題】オペアンプに内蔵されるリミッタ回路において、オペアンプの出力電圧を任意の電圧に制限できるようにすることである。
【解決手段】ＰＮＰトランジスタＱ６のベースには、直列接続されたトランジスタＱ８、Ｑ９が接続され、トランジスタＱ８のエミッタには上限値Ｖｕｐと等しい電圧が印加されている。出力段のＰＮＰトランジスタＱ７のベース電圧が上昇して、上限値ＶｕｐからＰＮＰトランジスタのエミッタ・ベース間の電圧降下を引いた電圧より大きくなると、トランジスタＱ６がオンし、トランジスタＱ７のベース電圧がそれ以上大きくならないように制限される。これにより、トランジスタＱ７の出力電圧Ｖｏｕｔが上限値Ｖｕｐに制限される。
【解決手段】ＰＮＰトランジスタＱ６のベースには、直列接続されたトランジスタＱ８、Ｑ９が接続され、トランジスタＱ８のエミッタには上限値Ｖｕｐと等しい電圧が印加されている。出力段のＰＮＰトランジスタＱ７のベース電圧が上昇して、上限値ＶｕｐからＰＮＰトランジスタのエミッタ・ベース間の電圧降下を引いた電圧より大きくなると、トランジスタＱ６がオンし、トランジスタＱ７のベース電圧がそれ以上大きくならないように制限される。これにより、トランジスタＱ７の出力電圧Ｖｏｕｔが上限値Ｖｕｐに制限される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプに内蔵されるリミッタ回路に関する。
【背景技術】
【０００２】
オペアンプで増幅された信号を出力する場合に、オペアンプに供給されている電源電圧と、出力先の回路の電源電圧が異なる場合があり、そのような場合、オペアンプの出力電圧を出力先の回路の電源電圧範囲に入るように出力電圧を制限するリミッタ回路を設ける必要がある。
【０００３】
図４（Ａ）は、従来のリミッタ回路を示す図であり、図４（Ｂ）はリミッタ回路の出力電圧特性を示す図である。
オペアンプ２１の反転入力端子には、抵抗Ｒ１を介して入力電圧Ｖｉｎが入力し、非反転入力端子には基準電圧が印加されている。オペアンプ２１の出力端子と反転入力端子の間には、ツェナーダイオードＺＤ１、ＺＤ２と抵抗Ｒ１が接続されている。ツェナーダイオードＺＤ１、ＺＤ２は逆極性に接続されており、正、負の出力電圧を制限している。オペアンプ２１の出力電圧が、ツェナーダイオードＺＤ１のツェナー電圧で決まるリミット電圧を超えると、図４（Ｂ）に示すように出力電圧が正のリミット電圧に制限される。また、オペアンプ２１の出力電圧が、ツェナーダイオードＺＤ２のツェナー電圧で決まる負のリミット電圧以下となると、図４（Ｂ）に示すように出力電圧が負のリミット電圧に制限される。
【０００４】
上記のリミッタ回路はリミット電圧が市販されているツェナーダイオードの電圧が限られているために、任意のリミット電圧のリミッタ回路を実現できないという問題点があった。
【０００５】
特許文献１には、オペアンプ１６により駆動される出力トランジスタと、下限クランプ回路を構成するオペアンプ１７により駆動される出力トランジスタを直列に接続することで、オペアンプの接続形態や基準電圧に制限されないクランプ回路について記載されている。
【０００６】
特許文献２には、リミッタ回路の出力をオペアンプの反転入力端子に負帰還をかけ、入力信号レベルがリミッタ電圧に近いときの信号の歪みを減らすことが記載されている。
特許文献３には、オーディオ信号を増幅する増幅器において、音量設定値に応じて増幅器の増幅率を制御することで、振幅制限の開始及び解除時の際に生じる違和感を軽減することが記載されている。
【特許文献１】特開２００５−３２８１５１号公報
【特許文献２】特開平１１−１９５９４３号公報
【特許文献３】特開２００３−１０１３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、オペアンプに内蔵されるリミッタ回路において、オペアンプの出力電圧を任意の電圧に制限できるようにすることである。
【課題を解決するための手段】
【０００８】
本発明は、オペアンプに内蔵されるリミッタ回路であって、オペアンプの出力段の第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して前記第１及び第２のＰＮＰトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＮＰトランジスタのベースに供給する、第３及び第４のＰＮＰトランジスタとからなる上限値回路を有する。
【０００９】
この発明によれば、オペアンプの出力電圧を任意の電圧に制限できる。
上記の発明のオペアンプのリミッタ回路において、前記出力電圧の下限値と等しい電圧がベースに印加され、エミッタが前記第１のＰＮＰトランジスタのベースに接続されたＮＰＮトランジスタを有する下限値回路を備える。
【００１０】
このように構成することで、オペアンプの出力電圧の上限値と下限値を任意の電圧にすることができる。
上記の発明のオペアンプのリミッタ回路において、前記上限値回路の前記第３及び第４のＰＮＰトランジスタは、ダイオード接続されたＰＮＰトランジスタが直列に接続され、前記上限値と等しい電圧が前記第３のＰＮＰトランジスタのエミッタに印加され、前記第４のＰＮＰトランジスタのエミッタ電圧を前記第２のＰＮＰトランジスタのベースに供給する。
【００１１】
このように構成することで、第３及び第４のＰＮＰトランジスタにより第１及び第２のＰＮＰトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じさせることができる。
【００１２】
本発明のオペアンプに内蔵されるリミッタ回路の他の態様は、オペアンプの出力段の第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して第１及び第２のＰＭＯＳトランジスタのゲート・ソース間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＭＯＳトランジスタのゲートに供給する、第３及び第４のＰＭＯＳトランジスタとからなる上限値回路を有する。
【００１３】
この発明によれば、オペアンプの出力電圧を任意の電圧に制限できる。
【発明の効果】
【００１４】
本発明によれば、オペアンプの出力電圧を任意の電圧に制限できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。図１は、実施の形態のオペアンプに内蔵されるリミッタ回路１１を示す図である。図１には、入力段（差動増幅器）の回路と増幅段の回路は省略してあるが、差動増幅器で差動増幅され、増幅段で増幅された信号が、図１のＮＰＮトランジスタＱ４のベースに入力する。リミッタ回路１１は、オペアンプの入力段または増幅段の後段に設けることができる。
【００１６】
図１において、リミッタ回路１１の前段には、ＮＰＮトランジスタＱ１と、ダーリントン接続されたＰＮＰトランジスタＱ２、Ｑ３と、ＮＰＮトランジスタＱ４が直列に接続されている。トランジスタＱ１のエミッタは正の電源電圧Ｖ１（例えば、＋７．５Ｖ）に接続され、ベースには一定のバイアス電圧Ｖｂが印加されている。トランジスタＱ２のエミッタは、トランジスタＱ３のベースに接続されると共に、抵抗Ｒ１２を介してトランジスタＱ３のエミッタに接続されている。トランジスタＱ４のエミッタは負の電源電圧Ｖ２（例えば、−２．５Ｖ）に接続されている。
【００１７】
ＮＰＮトランジスタＱ４のコレクタには抵抗Ｒ１１の一端が接続され、抵抗Ｒ１１の他端にはＮＰＮトランジスタＱ５のエミッタとＰＮＰトランジスタＱ６のエミッタが接続されている。ＮＰＮトランジスタＱ５のエミッタと、ＰＮＰトランジスタのエミッタは、出力段のＰＮＰトランジスタＱ７（第１のトランジスタに対応する）のベースに接続されている。ＮＰＮトランジスタＱ５のコレクタは正の電源電圧Ｖ１に接続されている。
【００１８】
ＰＮＰトランジスタＱ８のエミッタにはオペアンプの出力電圧Ｖｏｕｔの上限値Ｖｕｐと等しい電圧Ｖ４（例えば、３．３Ｖ）が印加され、トランジスタＱ８と直列にＰＮＰトランジスタＱ９が接続されている。ＰＮＰトランジスタＱ８とＱ９は、ベースとコレクタが接続されてダイオードとして機能している。ＰＮＰトランジスタＱ９のコレクタは、ＰＮＰトランジスタＱ６のベースとＰＮＰトランジスタＱ１０のエミッタに接続されている。
【００１９】
上記のＰＮＰトランジスタＱ６、Ｑ８、Ｑ９は、オペアンプの出力電圧Ｖｏｕｔの上限値を決める上限値回路を構成している。ＰＮＰトランジスタＱ６は、上限値回路の第２のＰＮＰトランジスタに対応し、ＰＮＰトランジスタＱ８、Ｑ９は、第３及び第４のＰＮＰトランジスタに対応する。
【００２０】
ＮＰＮトランジスタＱ５のコレクタは電源電圧Ｖ１に接続され、そのベースは抵抗Ｒ１３を介して電圧Ｖ３（例えば、接地電位）に接続されている。このＮＰＮトランジスタＱ５は、オペアンプの出力電圧Ｖｏｕｔの下限値を決める下限値回路を構成している。
【００２１】
上記の上限値回路と下限値回路はオペアンプの出力電圧を制限するリミッタ回路１１を構成している。
オペアンプの出力段は、直列に接続されたＮＰＮトランジスタＱ１１と抵抗Ｒ１５と抵抗Ｒ１６とＰＮＰトランジスタＱ７とからなる。ＮＰＮトランジスタＱ１１のコレクタは、正の電源電圧Ｖ１に接続され、そのベースはＰＮＰトランジスタＱ１のコレクタに接続されている。ＰＮＰトランジスタＱ７のコレクタは負の電源電圧Ｖ２に接続され、そのベースは上述した上限値回路と下限値回路に接続されている。
【００２２】
次に、以上のような構成のリミッタ回路１１の動作を説明する。以下の説明では、電圧Ｖ４が上限値Ｖｕｐと等しく、電圧Ｖ３（接地電位）が下限値Ｖｄｏｗｎと等しいものとする。
【００２３】
最初に、出力段のＰＮＰトランジスタＱ７の出力電圧Ｖｏｕｔが上限値Ｖｕｐを超えないように制限するときのリミッタ回路１１の動作を説明する。
トランジスタＱ４のコレクタ電圧Ｖｃが上昇し、出力段のＰＮＰトランジスタＱ７のベース電圧Ｖｓ２が、出力電圧Ｖｏｕｔの上限値ＶｕｐからＰＮＰトランジスタのエミッタ・ベース間の電圧降下分（Ｏ．６Ｖ）を引いた電圧より高くなったとする。このとき、上限値回路のＰＮＰトランジスタＱ６のベース電圧は、電圧Ｖ４（上限値電圧Ｖｕｐ）から２個のＰＮＰトランジスタのエミッタ・ベース間の電圧降下を引いた電圧、つまり「Ｖｕｐ−２・０．６」となっている。
【００２４】
従って、出力段のＰＮＰトランジスタＱ７のベース電圧が、上限値ＶｕｐからＰＮＰトランジスタのエミッタ・ベース間の電圧降下（約０．６Ｖ）を引いた値より大きくなると、ＰＮＰトランジスタＱ６がオンして、トランジスタＱ７のベース電圧がそれ以上大きくならないように制限される。これによりトランジスタＱ７の出力電圧Ｖｏｕｔを上限値Ｖｕｐに制限することができる。
【００２５】
次に、オペアンプの出力電圧Ｖｏｕｔが下限値Ｖｄｏｗｎ未満とならないように制限するときのリミット回路１１の動作を説明する。
トランジスタＱ４のコレクタ電圧Ｖｃが減少して出力電圧Ｖｏｕｔの下限値Ｖｄｏｗｎ（＝Ｖ３）からエミッタ・ベース間の電圧降下（約０．６Ｖ）を引いた電圧より低くなったとする。このとき、下限値回路のＰＮＰトランジスタＱ５のベース電圧は、電圧Ｖ３（接地電位）と等しくなっている。
【００２６】
従って、ＮＰＮトランジスタＱ５のエミッタ電圧（トランジスタＱ４のコレクタ電圧Ｖｃ）が、下限値ＶｄｏｗｎからＰＮＰトランジスタのベース・エミッタ間の電圧降下を引いた電圧「Ｖｄｏｗｎ−０．６」より低くなると、トランジスタＱ５がオンし、出力段のトランジスタＱ７のベース電圧Ｖｓ２が「Ｖｄｏｗｎ−０．６」より低くならないように制限される。これにより、出力段のトランジスタＱ７の出力電圧Ｖｏｕｔが下限値Ｖｄｏｗｎ以上に保たれる。
【００２７】
なお、トランジスタＱ５がオンすると、電源電圧Ｖ１からトランジスタＱ５、抵抗Ｒ１１、トランジスタＱ４を経由して電流が流れることになるが、トランジスタＱ５のエミッタとトランジスタＱ４のコレクタとの間に抵抗Ｒ１１を挿入してあるので、トランジスタＱ５、Ｑ４に流れる電流を制限することができる。抵抗Ｒ１１の値としては、例えば、２ｋΩ程度の値である。
【００２８】
図２は、オペアンプの入力信号と出力信号の振幅を比較した図である。入力信号が＋５Ｖから−１Ｖの範囲で変化するときに、リミッタ回路１１により出力電圧Ｖｏｕｔの上側の値が「＋３．２Ｖ」に制限され、下側の値が「０Ｖ」に制限されていることが分かる。
【００２９】
また、図３は、図１のトランジスタＱ５とＱ４の間の抵抗Ｒ１１の値を変化させたときに、トランジスタＱ４に流れるコレクタ電流の変化を示したものである。抵抗Ｒ１１の値を、６００Ω〜２０００Ω程度に設定することで、電流を２ｍＡ以下に抑えることができる。
【００３０】
上述した実施の形態によれば、出力段のＰＮＰトランジスタＱ７のベース・エミッタ間の電圧降下と、上限値回路のＰＮＰトランジスタＱ６のベース・エミッタ間の電圧降下を加算した電圧と等しい電圧降下を直列に接続したＰＮＰトランジスタＱ８とＱ９で生じさせ、ＰＮＰトランジスタＱ８のエミッタに出力電圧Ｖｏｕｔの上限値Ｖｕｐと等しい電圧を印加することで、出力電圧Ｖｏｕｔを上限値Ｖｕｐ以下に制限できる。この上限値回路は、上限値Ｖｕｐと等しい電圧をＰＮＰトランジスタＱ８のエミッタに印加すればよいので、オペアンプの出力電圧Ｖｏｕｔを任意の上限値Ｖｕｐに制限できる。また、下限値回路のＮＰＮトランジスタＱ５のベースに下限値Ｖｄｏｗｎと等しい電圧Ｖ３を印加することで、オペアンプの出力電圧Ｖｏｕｔが任意の下限値Ｖｄｏｗｎ未満にならないように制御できる。
【００３１】
上記のリミッタ回路１１によれば、オペアンプの出力先回路（デジタル回路等）の電源電圧とオペアンプの電源電圧と異なり、オペアンプの出力電圧を制限する必要がある場合に、出力先の回路の電源電圧をリミッタ回路１１に供給することでオペアンプの出力電圧を出力先の回路の電源電圧範囲を超えないように制限できる。
【００３２】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）リミッタ回路１１のトランジスタは、バイポーラトランジスタに限らず、ＭＯＳトランジスタで構成しても良い。例えば、トランジスタＱ６、Ｑ７、Ｑ８、Ｑ９をｐチャネルＭＯＳトランジスタ、トランジスタＱ５をｎチャネルＭＯＳトランジスタで構成しても良い。
（２）上限値回路は実施の形態のように１個のＰＮＰトランジスタＱ６で構成したものに限らず、ＰＮＰトランジスタとＮＰＮトランジスタとを用いて構成しても良い。そして、出力段のトランジスタのベース・エミッタ間の電圧降下を含めて全体のトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じるようにトランジスタを直列接続すれば同様の効果を得ることができる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態のオペアンプのリミッタ回路の回路図である。
【図２】入力電圧とリミッタをかけた後の出力電圧を示す図である。
【図３】抵抗Ｒ１１の値とコレクタ電流の関係を示す図である。
【図４】従来のリミッタ回路の回路図と電圧特性を示す図である。
【符号の説明】
【００３４】
１１ リミッタ回路
Ｑ１、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０ ＰＮＰトランジスタ
Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ１１ ＮＰＮトランジスタ
【技術分野】
【０００１】
本発明は、オペアンプに内蔵されるリミッタ回路に関する。
【背景技術】
【０００２】
オペアンプで増幅された信号を出力する場合に、オペアンプに供給されている電源電圧と、出力先の回路の電源電圧が異なる場合があり、そのような場合、オペアンプの出力電圧を出力先の回路の電源電圧範囲に入るように出力電圧を制限するリミッタ回路を設ける必要がある。
【０００３】
図４（Ａ）は、従来のリミッタ回路を示す図であり、図４（Ｂ）はリミッタ回路の出力電圧特性を示す図である。
オペアンプ２１の反転入力端子には、抵抗Ｒ１を介して入力電圧Ｖｉｎが入力し、非反転入力端子には基準電圧が印加されている。オペアンプ２１の出力端子と反転入力端子の間には、ツェナーダイオードＺＤ１、ＺＤ２と抵抗Ｒ１が接続されている。ツェナーダイオードＺＤ１、ＺＤ２は逆極性に接続されており、正、負の出力電圧を制限している。オペアンプ２１の出力電圧が、ツェナーダイオードＺＤ１のツェナー電圧で決まるリミット電圧を超えると、図４（Ｂ）に示すように出力電圧が正のリミット電圧に制限される。また、オペアンプ２１の出力電圧が、ツェナーダイオードＺＤ２のツェナー電圧で決まる負のリミット電圧以下となると、図４（Ｂ）に示すように出力電圧が負のリミット電圧に制限される。
【０００４】
上記のリミッタ回路はリミット電圧が市販されているツェナーダイオードの電圧が限られているために、任意のリミット電圧のリミッタ回路を実現できないという問題点があった。
【０００５】
特許文献１には、オペアンプ１６により駆動される出力トランジスタと、下限クランプ回路を構成するオペアンプ１７により駆動される出力トランジスタを直列に接続することで、オペアンプの接続形態や基準電圧に制限されないクランプ回路について記載されている。
【０００６】
特許文献２には、リミッタ回路の出力をオペアンプの反転入力端子に負帰還をかけ、入力信号レベルがリミッタ電圧に近いときの信号の歪みを減らすことが記載されている。
特許文献３には、オーディオ信号を増幅する増幅器において、音量設定値に応じて増幅器の増幅率を制御することで、振幅制限の開始及び解除時の際に生じる違和感を軽減することが記載されている。
【特許文献１】特開２００５−３２８１５１号公報
【特許文献２】特開平１１−１９５９４３号公報
【特許文献３】特開２００３−１０１３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、オペアンプに内蔵されるリミッタ回路において、オペアンプの出力電圧を任意の電圧に制限できるようにすることである。
【課題を解決するための手段】
【０００８】
本発明は、オペアンプに内蔵されるリミッタ回路であって、オペアンプの出力段の第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して前記第１及び第２のＰＮＰトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＮＰトランジスタのベースに供給する、第３及び第４のＰＮＰトランジスタとからなる上限値回路を有する。
【０００９】
この発明によれば、オペアンプの出力電圧を任意の電圧に制限できる。
上記の発明のオペアンプのリミッタ回路において、前記出力電圧の下限値と等しい電圧がベースに印加され、エミッタが前記第１のＰＮＰトランジスタのベースに接続されたＮＰＮトランジスタを有する下限値回路を備える。
【００１０】
このように構成することで、オペアンプの出力電圧の上限値と下限値を任意の電圧にすることができる。
上記の発明のオペアンプのリミッタ回路において、前記上限値回路の前記第３及び第４のＰＮＰトランジスタは、ダイオード接続されたＰＮＰトランジスタが直列に接続され、前記上限値と等しい電圧が前記第３のＰＮＰトランジスタのエミッタに印加され、前記第４のＰＮＰトランジスタのエミッタ電圧を前記第２のＰＮＰトランジスタのベースに供給する。
【００１１】
このように構成することで、第３及び第４のＰＮＰトランジスタにより第１及び第２のＰＮＰトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じさせることができる。
【００１２】
本発明のオペアンプに内蔵されるリミッタ回路の他の態様は、オペアンプの出力段の第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して第１及び第２のＰＭＯＳトランジスタのゲート・ソース間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＭＯＳトランジスタのゲートに供給する、第３及び第４のＰＭＯＳトランジスタとからなる上限値回路を有する。
【００１３】
この発明によれば、オペアンプの出力電圧を任意の電圧に制限できる。
【発明の効果】
【００１４】
本発明によれば、オペアンプの出力電圧を任意の電圧に制限できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。図１は、実施の形態のオペアンプに内蔵されるリミッタ回路１１を示す図である。図１には、入力段（差動増幅器）の回路と増幅段の回路は省略してあるが、差動増幅器で差動増幅され、増幅段で増幅された信号が、図１のＮＰＮトランジスタＱ４のベースに入力する。リミッタ回路１１は、オペアンプの入力段または増幅段の後段に設けることができる。
【００１６】
図１において、リミッタ回路１１の前段には、ＮＰＮトランジスタＱ１と、ダーリントン接続されたＰＮＰトランジスタＱ２、Ｑ３と、ＮＰＮトランジスタＱ４が直列に接続されている。トランジスタＱ１のエミッタは正の電源電圧Ｖ１（例えば、＋７．５Ｖ）に接続され、ベースには一定のバイアス電圧Ｖｂが印加されている。トランジスタＱ２のエミッタは、トランジスタＱ３のベースに接続されると共に、抵抗Ｒ１２を介してトランジスタＱ３のエミッタに接続されている。トランジスタＱ４のエミッタは負の電源電圧Ｖ２（例えば、−２．５Ｖ）に接続されている。
【００１７】
ＮＰＮトランジスタＱ４のコレクタには抵抗Ｒ１１の一端が接続され、抵抗Ｒ１１の他端にはＮＰＮトランジスタＱ５のエミッタとＰＮＰトランジスタＱ６のエミッタが接続されている。ＮＰＮトランジスタＱ５のエミッタと、ＰＮＰトランジスタのエミッタは、出力段のＰＮＰトランジスタＱ７（第１のトランジスタに対応する）のベースに接続されている。ＮＰＮトランジスタＱ５のコレクタは正の電源電圧Ｖ１に接続されている。
【００１８】
ＰＮＰトランジスタＱ８のエミッタにはオペアンプの出力電圧Ｖｏｕｔの上限値Ｖｕｐと等しい電圧Ｖ４（例えば、３．３Ｖ）が印加され、トランジスタＱ８と直列にＰＮＰトランジスタＱ９が接続されている。ＰＮＰトランジスタＱ８とＱ９は、ベースとコレクタが接続されてダイオードとして機能している。ＰＮＰトランジスタＱ９のコレクタは、ＰＮＰトランジスタＱ６のベースとＰＮＰトランジスタＱ１０のエミッタに接続されている。
【００１９】
上記のＰＮＰトランジスタＱ６、Ｑ８、Ｑ９は、オペアンプの出力電圧Ｖｏｕｔの上限値を決める上限値回路を構成している。ＰＮＰトランジスタＱ６は、上限値回路の第２のＰＮＰトランジスタに対応し、ＰＮＰトランジスタＱ８、Ｑ９は、第３及び第４のＰＮＰトランジスタに対応する。
【００２０】
ＮＰＮトランジスタＱ５のコレクタは電源電圧Ｖ１に接続され、そのベースは抵抗Ｒ１３を介して電圧Ｖ３（例えば、接地電位）に接続されている。このＮＰＮトランジスタＱ５は、オペアンプの出力電圧Ｖｏｕｔの下限値を決める下限値回路を構成している。
【００２１】
上記の上限値回路と下限値回路はオペアンプの出力電圧を制限するリミッタ回路１１を構成している。
オペアンプの出力段は、直列に接続されたＮＰＮトランジスタＱ１１と抵抗Ｒ１５と抵抗Ｒ１６とＰＮＰトランジスタＱ７とからなる。ＮＰＮトランジスタＱ１１のコレクタは、正の電源電圧Ｖ１に接続され、そのベースはＰＮＰトランジスタＱ１のコレクタに接続されている。ＰＮＰトランジスタＱ７のコレクタは負の電源電圧Ｖ２に接続され、そのベースは上述した上限値回路と下限値回路に接続されている。
【００２２】
次に、以上のような構成のリミッタ回路１１の動作を説明する。以下の説明では、電圧Ｖ４が上限値Ｖｕｐと等しく、電圧Ｖ３（接地電位）が下限値Ｖｄｏｗｎと等しいものとする。
【００２３】
最初に、出力段のＰＮＰトランジスタＱ７の出力電圧Ｖｏｕｔが上限値Ｖｕｐを超えないように制限するときのリミッタ回路１１の動作を説明する。
トランジスタＱ４のコレクタ電圧Ｖｃが上昇し、出力段のＰＮＰトランジスタＱ７のベース電圧Ｖｓ２が、出力電圧Ｖｏｕｔの上限値ＶｕｐからＰＮＰトランジスタのエミッタ・ベース間の電圧降下分（Ｏ．６Ｖ）を引いた電圧より高くなったとする。このとき、上限値回路のＰＮＰトランジスタＱ６のベース電圧は、電圧Ｖ４（上限値電圧Ｖｕｐ）から２個のＰＮＰトランジスタのエミッタ・ベース間の電圧降下を引いた電圧、つまり「Ｖｕｐ−２・０．６」となっている。
【００２４】
従って、出力段のＰＮＰトランジスタＱ７のベース電圧が、上限値ＶｕｐからＰＮＰトランジスタのエミッタ・ベース間の電圧降下（約０．６Ｖ）を引いた値より大きくなると、ＰＮＰトランジスタＱ６がオンして、トランジスタＱ７のベース電圧がそれ以上大きくならないように制限される。これによりトランジスタＱ７の出力電圧Ｖｏｕｔを上限値Ｖｕｐに制限することができる。
【００２５】
次に、オペアンプの出力電圧Ｖｏｕｔが下限値Ｖｄｏｗｎ未満とならないように制限するときのリミット回路１１の動作を説明する。
トランジスタＱ４のコレクタ電圧Ｖｃが減少して出力電圧Ｖｏｕｔの下限値Ｖｄｏｗｎ（＝Ｖ３）からエミッタ・ベース間の電圧降下（約０．６Ｖ）を引いた電圧より低くなったとする。このとき、下限値回路のＰＮＰトランジスタＱ５のベース電圧は、電圧Ｖ３（接地電位）と等しくなっている。
【００２６】
従って、ＮＰＮトランジスタＱ５のエミッタ電圧（トランジスタＱ４のコレクタ電圧Ｖｃ）が、下限値ＶｄｏｗｎからＰＮＰトランジスタのベース・エミッタ間の電圧降下を引いた電圧「Ｖｄｏｗｎ−０．６」より低くなると、トランジスタＱ５がオンし、出力段のトランジスタＱ７のベース電圧Ｖｓ２が「Ｖｄｏｗｎ−０．６」より低くならないように制限される。これにより、出力段のトランジスタＱ７の出力電圧Ｖｏｕｔが下限値Ｖｄｏｗｎ以上に保たれる。
【００２７】
なお、トランジスタＱ５がオンすると、電源電圧Ｖ１からトランジスタＱ５、抵抗Ｒ１１、トランジスタＱ４を経由して電流が流れることになるが、トランジスタＱ５のエミッタとトランジスタＱ４のコレクタとの間に抵抗Ｒ１１を挿入してあるので、トランジスタＱ５、Ｑ４に流れる電流を制限することができる。抵抗Ｒ１１の値としては、例えば、２ｋΩ程度の値である。
【００２８】
図２は、オペアンプの入力信号と出力信号の振幅を比較した図である。入力信号が＋５Ｖから−１Ｖの範囲で変化するときに、リミッタ回路１１により出力電圧Ｖｏｕｔの上側の値が「＋３．２Ｖ」に制限され、下側の値が「０Ｖ」に制限されていることが分かる。
【００２９】
また、図３は、図１のトランジスタＱ５とＱ４の間の抵抗Ｒ１１の値を変化させたときに、トランジスタＱ４に流れるコレクタ電流の変化を示したものである。抵抗Ｒ１１の値を、６００Ω〜２０００Ω程度に設定することで、電流を２ｍＡ以下に抑えることができる。
【００３０】
上述した実施の形態によれば、出力段のＰＮＰトランジスタＱ７のベース・エミッタ間の電圧降下と、上限値回路のＰＮＰトランジスタＱ６のベース・エミッタ間の電圧降下を加算した電圧と等しい電圧降下を直列に接続したＰＮＰトランジスタＱ８とＱ９で生じさせ、ＰＮＰトランジスタＱ８のエミッタに出力電圧Ｖｏｕｔの上限値Ｖｕｐと等しい電圧を印加することで、出力電圧Ｖｏｕｔを上限値Ｖｕｐ以下に制限できる。この上限値回路は、上限値Ｖｕｐと等しい電圧をＰＮＰトランジスタＱ８のエミッタに印加すればよいので、オペアンプの出力電圧Ｖｏｕｔを任意の上限値Ｖｕｐに制限できる。また、下限値回路のＮＰＮトランジスタＱ５のベースに下限値Ｖｄｏｗｎと等しい電圧Ｖ３を印加することで、オペアンプの出力電圧Ｖｏｕｔが任意の下限値Ｖｄｏｗｎ未満にならないように制御できる。
【００３１】
上記のリミッタ回路１１によれば、オペアンプの出力先回路（デジタル回路等）の電源電圧とオペアンプの電源電圧と異なり、オペアンプの出力電圧を制限する必要がある場合に、出力先の回路の電源電圧をリミッタ回路１１に供給することでオペアンプの出力電圧を出力先の回路の電源電圧範囲を超えないように制限できる。
【００３２】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）リミッタ回路１１のトランジスタは、バイポーラトランジスタに限らず、ＭＯＳトランジスタで構成しても良い。例えば、トランジスタＱ６、Ｑ７、Ｑ８、Ｑ９をｐチャネルＭＯＳトランジスタ、トランジスタＱ５をｎチャネルＭＯＳトランジスタで構成しても良い。
（２）上限値回路は実施の形態のように１個のＰＮＰトランジスタＱ６で構成したものに限らず、ＰＮＰトランジスタとＮＰＮトランジスタとを用いて構成しても良い。そして、出力段のトランジスタのベース・エミッタ間の電圧降下を含めて全体のトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じるようにトランジスタを直列接続すれば同様の効果を得ることができる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態のオペアンプのリミッタ回路の回路図である。
【図２】入力電圧とリミッタをかけた後の出力電圧を示す図である。
【図３】抵抗Ｒ１１の値とコレクタ電流の関係を示す図である。
【図４】従来のリミッタ回路の回路図と電圧特性を示す図である。
【符号の説明】
【００３４】
１１ リミッタ回路
Ｑ１、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０ ＰＮＰトランジスタ
Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ１１ ＮＰＮトランジスタ
【特許請求の範囲】
【請求項１】
オペアンプに内蔵されるリミッタ回路であって、
オペアンプの出力段の第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して前記第１及び第２のＰＮＰトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＮＰトランジスタのベースに供給する、第３及び第４のＰＮＰトランジスタとからなる上限値回路を有するオペアンプのリミッタ回路。
【請求項２】
前記出力電圧の下限値と等しい電圧がベースに印加され、エミッタが前記第１のＰＮＰトランジスタのベースに接続されたＮＰＮトランジスタを有する下限値回路を備える請求項１記載のオペアンプのリミッタ回路。
【請求項３】
前記上限値回路の前記第３及び第４のＰＮＰトランジスタは、ダイオード接続されたＰＮＰトランジスタが直列に接続され、前記上限値と等しい電圧が前記第３のＰＮＰトランジスタのエミッタに印加され、前記第４のＰＮＰトランジスタのエミッタ電圧を前記第２のＰＮＰトランジスタのベースに供給する請求項１または２記載のオペアンプのリミッタ回路。
【請求項４】
オペアンプに内蔵されるリミッタ回路であって、
オペアンプの出力段の第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して第１及び第２のＰＭＯＳトランジスタのゲート・ソース間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＭＯＳトランジスタのゲートに供給する、第３及び第４のＰＭＯＳトランジスタとからなる上限値回路を有するオペアンプのリミッタ回路。
【請求項５】
前記出力電圧の下限値と等しい電圧がゲートに印加され、ソースが前記第１のＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタを有する下限値回路を備える請求項４記載のオペアンプのリミッタ回路。
【請求項１】
オペアンプに内蔵されるリミッタ回路であって、
オペアンプの出力段の第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して前記第１及び第２のＰＮＰトランジスタのベース・エミッタ間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＮＰトランジスタのベースに供給する、第３及び第４のＰＮＰトランジスタとからなる上限値回路を有するオペアンプのリミッタ回路。
【請求項２】
前記出力電圧の下限値と等しい電圧がベースに印加され、エミッタが前記第１のＰＮＰトランジスタのベースに接続されたＮＰＮトランジスタを有する下限値回路を備える請求項１記載のオペアンプのリミッタ回路。
【請求項３】
前記上限値回路の前記第３及び第４のＰＮＰトランジスタは、ダイオード接続されたＰＮＰトランジスタが直列に接続され、前記上限値と等しい電圧が前記第３のＰＮＰトランジスタのエミッタに印加され、前記第４のＰＮＰトランジスタのエミッタ電圧を前記第２のＰＮＰトランジスタのベースに供給する請求項１または２記載のオペアンプのリミッタ回路。
【請求項４】
オペアンプに内蔵されるリミッタ回路であって、
オペアンプの出力段の第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの出力電圧の上限値と等しい電圧が印加され、前記上限値と等しい電圧に対して第１及び第２のＰＭＯＳトランジスタのゲート・ソース間の電圧降下と等しい電圧降下を生じさせた電圧を前記第２のＰＭＯＳトランジスタのゲートに供給する、第３及び第４のＰＭＯＳトランジスタとからなる上限値回路を有するオペアンプのリミッタ回路。
【請求項５】
前記出力電圧の下限値と等しい電圧がゲートに印加され、ソースが前記第１のＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタを有する下限値回路を備える請求項４記載のオペアンプのリミッタ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−１９９１３４（Ｐ２００８−１９９１３４Ａ）
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００７−２９８２２（Ｐ２００７−２９８２２）
【出願日】平成１９年２月８日（２００７．２．８）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１９年２月８日（２００７．２．８）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
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