スイッチング素子の駆動装置
【課題】パワースイッチング素子Swのゲートと電源20との間を開閉する充電用スイッチング素子30を操作することでパワースイッチング素子Swをオン操作するに際し、過電流が流れる場合に問題が生じること。
【解決手段】パワースイッチング素子Swのオン操作に伴って、切替回路24のa端子を選択した状態で、充電用スイッチング素子30をオン操作する。その後、センス端子Stの出力電流による抵抗体44の電圧降下量に基づきコンパレータ48によってパワースイッチング素子Swに過電流が流れるか否かを判断する。過電流が流れていない場合、切替回路24のb端子を選択することで、ゲート印加電圧を電源20の電圧V1から電源20,22の直列による電圧V1+V2に切り替える。
【解決手段】パワースイッチング素子Swのオン操作に伴って、切替回路24のa端子を選択した状態で、充電用スイッチング素子30をオン操作する。その後、センス端子Stの出力電流による抵抗体44の電圧降下量に基づきコンパレータ48によってパワースイッチング素子Swに過電流が流れるか否かを判断する。過電流が流れていない場合、切替回路24のb端子を選択することで、ゲート印加電圧を電源20の電圧V1から電源20,22の直列による電圧V1+V2に切り替える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置に関する。
【背景技術】
【0002】
この種の駆動装置としては、例えば下記特許文献1に見られるように、インバータを構成するIGBTをオンさせるべくゲートに印加するための電圧を生成する一対の電源を備えるものも提案されている。これにより、IGBTのオン操作に際しては、まず一対の電源のうち低電圧のものを用いてゲートに電圧を印加し、IGBTをオンさせる。次に、一対の電源のうち高電圧のものを用いてゲートの印加電圧を上昇させる。これにより、上下アームの短絡が生じる場合に、IGBTのオン操作に伴って過電流が流れることを好適に回避することができる。また、過電流が流れるおそれがない場合には、ゲート電圧の上昇によって導通損失を迅速に低減させることができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−71956号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ただし、上記装置の場合、一対の電源のうち電圧の高い方を用いてゲートに電圧を印加する際に電圧の高い方から低い方に電流が流れるという問題がある。これに対し、上記装置では、ダイオードを備えることで上記電流の流れを回避するようにしているが、この場合、ダイオードの電圧降下量の変動によって、ゲート電圧が安定しないという問題がある。
【0005】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するに際し、導通制御端子への印加電圧をより適切に可変設定することのできるスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【0006】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【0007】
請求項1記載の発明は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、前記電圧印加手段は、複数の電圧生成手段と、前記スイッチング素子の出力端子および前記導通制御端子間に直列接続される前記電圧生成手段の数を可変設定する可変手段とを備えることを特徴とする。
【0008】
上記発明では、直列接続される電圧生成手段の数を変更することで、導通制御端子に印加される電圧を変更することができる。このため、導通制御端子への印加電圧をより適切に可変設定することができる。
【0009】
請求項2記載の発明は、請求項1記載の発明において、前記可変手段を操作することで、前記スイッチング素子のスイッチング状態のオフ状態からオン状態への切り替え処理期間において、前記直列接続される電圧生成手段の数を増加させる増加操作手段を更に備えることを特徴とする。
【0010】
上記発明では、出力端子の電位に対する導通制御端子の電位差を電圧生成手段の数の増加によって変化させることができる。
【0011】
請求項3記載の発明は、請求項1または2記載の発明において、前記可変手段を操作することで、前記スイッチング素子のオフ状態からオン状態への切り替えに際し、前記導通制御端子に印加する電圧を、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オン状態側の第1電圧とした後、該第1電圧よりも前記オン状態側の第2電圧に切り替えるように前記可変手段を操作する電圧変更手段を更に備えることを特徴とする。
【0012】
上記発明では、スイッチング状態の切り替えに際し、ミラー期間に移行した後と前とで、導通制御端子に印加する電圧を相違させることが可能となる。
【0013】
請求項4記載の発明は、請求項3記載の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間以降に前記第1電圧から前記第2電圧へと切り替えることを特徴とする。
【0014】
請求項5記載の発明は、請求項3記載の発明において、前記電圧変更手段は、前記スイッチング素子の操作信号がオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする。
【0015】
上記発明では、切り替え処理を行うべく遅延信号を参照することで、第1電圧から第2電圧への切り替え処理を適切なタイミングにて行うことができる。
【0016】
請求項6記載の発明は、請求項5記載の発明において、前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする。
【0017】
上記発明では、遅延信号を適切に生成することができる。
【0018】
請求項7記載の発明は、請求項6記載の発明において、前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする。
【0019】
スイッチング素子の出力端子が低電位の部材と異常な低インピーダンスで接続される場合等にあっては、スイッチング素子をオンした瞬間に過電流が流れる。ただし、この過電流が流れたことが過電流判断手段によって判断されるまでには、ある程度の処理時間(過電流判断手段による過電流の判断に要する時間)が必要となる。そして、この判断以前において第1電圧から第2電圧に切り替えてしまうと、スイッチング素子を流れる電流が更に増大し、スイッチング素子の信頼性を低下させるおそれがある。上記発明では、この点に鑑み、遅延信号の遅延時間を上記設定とする。
【0020】
請求項8記載の発明は、請求項7記載の発明において、前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記切替手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする。
【0021】
上記発明では、過電流が流れる場合に切り替えを禁止することで、スイッチング素子を流れる電流が更に増加することを回避することができる。
【0022】
請求項9記載の発明は、請求項5〜8のいずれか1項に記載の発明において、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【0023】
上記発明によれば、スイッチング素子の損失を低減することができる。
【0024】
請求項10記載の発明は、請求項5〜8のいずれか1項に記載の発明において、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【0025】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ(寄生インダクタ等)によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了とともに切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【0026】
請求項11記載の発明は、請求項3または4記載の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記第1電圧から前記第2電圧へと切り替えることを特徴とする。
【0027】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ(寄生インダクタ等)によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることで切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することが可能となる。
【0028】
請求項12記載の発明は、請求項5〜10のいずれか1項に記載の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする。
【0029】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ(寄生インダクタ等)によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることに基づき切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【0030】
請求項13記載の発明は、請求項11または12記載の発明において、前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする。
【0031】
請求項14記載の発明は、請求項13記載の発明において、前記スイッチング素子の温度を検出する温度検出手段を備え、前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする。
【0032】
ミラー期間における導通制御端子の電圧は、温度依存性を有する。上記発明では、この点に鑑み、終了判定電圧を、現在の温度においてミラー期間の電圧として想定される値に応じて設定することが可能となる。
【0033】
請求項15記載の発明は、請求項11または12記載の発明において、前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする。
【0034】
ミラー期間においては、導通制御端子の電圧の変化速度が大きく低下する。このため、ミラー期間の終了時には、導通制御端子の電圧の変化速度が大きく増大することとなる。上記発明では、この点に着目し、ミラー期間の終了を検出する。
【0035】
請求項16記載の発明は、請求項1〜15のいずれか1項に記載の発明において、前記電圧印加手段は、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オフ状態とする電圧側の電圧であるプレ電圧を生成するプレ電圧生成手段と、前記閾値電圧よりも前記オン状態とする電圧側の電圧であるポスト電圧を生成するポスト電圧生成手段とを備え、前記開閉手段は、前記導通制御端子と前記電圧印加手段との間を開閉する複数の開閉手段を備え、前記スイッチング素子のスイッチング状態をオフ状態からオン状態に切り替えるに際し、前記開閉手段を操作することで、前記プレ電圧生成手段と前記導通制御端子との接続状態を実現した後、前記ポスト電圧生成手段と前記導通制御端子との接続状態へと切り替える手段をさらに備え、前記プレ電圧生成手段と前記導通制御端子との接続に際しての抵抗値の方が前記ポスト電圧生成手段と前記導通制御端子との接続に際しての抵抗値よりも小さいことを特徴とする。
【0036】
上記発明では、導通制御端子の電圧が閾値電圧に達する以前における同電圧の上昇速度を大きくすることができる。
【0037】
請求項17記載の発明は、請求項1〜16のいずれか1項に記載の発明において、前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする。
【0038】
上記発明では、高電位側のスイッチング素子および低電位側のスイッチング素子の双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがある。ただし、この場合であっても、導通制御端子に印加される電圧がオン状態とするための最大電圧よりも低い状態であれば、電流量を制限することができる。このため、上記発明は、可変手段の利用価値が特に大きい。
【図面の簡単な説明】
【0039】
【図1】第1の実施形態にかかるシステム構成図。
【図2】同実施形態にかかるドライブユニットの回路構成を示す回路図。
【図3】同実施形態にかかる切替回路の一実施例を示す回路図。
【図4】同実施形態にかかる遅延回路の回路構成例を示す回路図。
【図5】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図6】第2の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図7】第3の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図8】第4の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図9】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図10】第5の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図11】第6の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図12】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図13】第7の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図14】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図15】第8の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図16】第9の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図17】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【発明を実施するための形態】
【0040】
(第1の実施形態)
以下、本発明にかかるパワースイッチング素子の駆動装置をハイブリッド車に適用した第1の実施形態について、図面を参照しつつ説明する。
【0041】
図1に、本実施形態のシステム構成を示す。図示されるように、車載主機としてのモータジェネレータ10は、インバータIVおよびコンバータCVを介して高電圧バッテリ12に接続されている。インバータIVは、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体が3つ並列接続されて構成されている。そして、これら各パワースイッチング素子Swpおよびパワースイッチング素子Swnの接続点が、モータジェネレータ10の各相にそれぞれ接続されている。また、コンバータCVは、コンデンサCと、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体と、パワースイッチング素子Swpおよびパワースイッチング素子Swnの接続点と高電圧バッテリ12とを接続するリアクトルLとを備えている。
【0042】
上記高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnのそれぞれの入出力端子間(コレクタおよびエミッタ間)には、高電位側のフリーホイールダイオードFDpおよび低電位側のフリーホイールダイオードFDnのカソードおよびアノードが接続されている。特に、本実施形態では、高電位側のパワースイッチング素子Swpおよび高電位側のフリーホイールダイオードFDpは互いに同一の半導体基板に隣接して形成されており、低電位側のパワースイッチング素子Swnおよび低電位側のフリーホイールダイオードFDnは互いに同一の半導体基板に隣接して形成されている。こうした半導体デバイスとしては、例えば「モータ制御用RC−IGBT 高橋秀樹、他2名 7(315) 三菱電機技報、VOl81、NO.5,2007」に記載されているものがある。
【0043】
上記インバータIVを構成するパワースイッチング素子Swp,Swnの導通制御端子(ゲート)には、いずれもドライブユニットDUが接続されている。これにより、パワースイッチング素子Swp,Swnは、ドライブユニットDUを介して、低電圧バッテリ14を電源とする制御装置16によって駆動される。制御装置16は、図示しない各種センサの検出値等に基づき、インバータIVのU相、V相、およびW相のそれぞれについてのパワースイッチング素子Swpを操作する操作信号gup,gvp,gwpと、パワースイッチング素子Swnを操作する操作信号gun,gvn,gwnとを生成し出力する。また、コンバータCVのパワースイッチング素子Swp、Swnを操作する操作信号gcp,gcnを生成し出力する。これにより、パワースイッチング素子Swp,Swnは、ドライブユニットDUを介して制御装置16により操作される。
【0044】
なお、インバータIVやコンバータCVを備える高電圧システムと、制御装置16を備える低電圧システムとは、図示しないフォトカプラ等の絶縁手段によって絶縁されており、上記操作信号は、絶縁手段を介して高電圧システムに出力される。
【0045】
上記パワースイッチング素子Swp,Swnは、いずれも絶縁ゲートバイポーラトランジスタ(IGBT)にて構成されている。また、パワースイッチング素子Swp,Swnは、その入力端子および出力端子間に流れる電流と相関を有する微少電流を出力するセンス端子Stを備えている。
【0046】
図2に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、以下では、パワースイッチング素子Swp、Swnを総括する場合、パワースイッチング素子Swと記載し、フリーホイールダイオードFDp,FDnを総括する場合、フリーホイールダイオードFDと記載する。また、上記操作信号gup,gvp,gwp,gcp,gun,gvn,gwn,gcnを総括する場合、操作信号gと記載する。
【0047】
図示されるように、ドライブユニットDUは、所定の電圧V1を出力電圧とする電源20と、所定の電圧V2を出力電圧とする電源22とを備えている。なお、図では、電源20,22をバッテリの記号にて示してあるが、実際には、この電源20は、フローティング電源を構成するコンデンサ等であってもよい。これら電源20、22は、切替回路24によって直列接続可能とされる。すなわち、切替回路24では、b端子側を選択することで、電源20,22を直列接続することができる一方、a端子を選択することで、電源20を電源22から切り離すことができる。ここで、切替回路24のa端子と電源22の負極とは、いずれもパワースイッチング素子Swの出力端子(エミッタ)に接続されているため、切替回路24によってa端子が選択されている場合には、電源20の正極電位は、エミッタ電位よりも「V1」だけ高くなる一方、b端子が選択されている場合には、「V1+V2」だけ高くなる。
【0048】
図3に、切替回路24の回路例を示す。図3では、切替回路24は、NチャネルMOS型電界効果トランジスタ(スイッチング素子24a)とPチャネルMOS型電界効果トランジスタ(スイッチング素子24b)との直列接続体を備えて構成されている。そして、スイッチング素子24aの出力端子に電源22の負極が接続され、スイッチング素子24bの入力端子に電源22の正極が接続され、スイッチング素子24a,24bの接続点に電源20の負極が接続されている。
【0049】
上記電源20の高電圧は、充電用スイッチング素子30および線形素子としての充電用抵抗体32を介してパワースイッチング素子Swの導通制御端子(ゲート)に印加される。また、ゲートの電荷は、線形素子としての放電用抵抗体34および放電用スイッチング素子36を介して放電される。ここで、ゲートは、放電用抵抗体34および放電用スイッチング素子36を介してパワースイッチング素子Swのエミッタに接続されている。
【0050】
一方、制御部40は、操作信号gを入力とし、これに基づき充電用スイッチング素子30および放電用スイッチング素子36を操作することで、パワースイッチング素子Swを駆動する。詳しくは、本実施形態では、操作信号gがオン操作指令となることで、充電用スイッチング素子30をオン状態として且つ放電用スイッチング素子36をオフ状態とする。また、操作信号がオフ操作指令となることで、充電用スイッチング素子30をオフ状態として且つ放電用スイッチング素子36をオン状態とする。
【0051】
ここで、パワースイッチング素子Swをオフ状態からオン状態へと切り替える処理においては、まず、切替回路24においてa端子を選択させ、途中でb端子に切り替える。これにより、スイッチング状態のオフ状態からオン状態への切り替え途中においてゲート印加電圧を上昇させることができる。この切り替えを規定する所定の遅延時間は、遅延回路50によって設定される。遅延回路50は、操作信号gを入力とし、操作信号gによってオン操作への切り替え指示がなされるタイミングに対して所定の遅延時間遅延したタイミングを指示する遅延信号DLを生成する回路である。この回路としては、例えば図4に示すものとすればよい。
【0052】
図4(a)は、抵抗体50bおよびコンデンサ50aによって構成される遅延回路であり、入力信号としての操作信号gが論理「H」となることでコンデンサ50aの電圧が漸増し、論理「H」に対応する電圧値へと所定の遅延時間が経過することで移行する。また、図4(b)は、図4(a)の構成において、出力側から入力側へと進む方向を順方向とするダイオード50cが抵抗体50bに並列接続されるものである。この構成によれば、操作信号gが論理「H」に変化してから遅延回路50の出力信号が論理「H」に変化するまでには遅延が生じるものの、操作信号gが論理「L」に変化してから遅延回路50の出力信号が論理「L」に変化するまでには殆ど遅延が生じない。また、図4(c)は、抵抗体50bおよびコンデンサ50aの直列接続体の両端に電源50fの電圧を印加し、上記コンデンサ50aを迂回するようにスイッチング素子50dを設けて且つ、そのゲートにインバータ50eによる操作信号gの論理反転信号を印加するものである。ここで、インバータeは、操作信号gが論理「H」となることでスイッチング素子50dをオフさせるためのものである。この構成によっても、操作信号gが論理「H」に変化してから遅延回路50の出力信号が論理「H」に変化するまでには遅延が生じるものの、操作信号gが論理「L」に変化してから遅延回路50の出力信号が論理「L」に変化するまでには殆ど遅延が生じない。
【0053】
上記遅延回路50の遅延時間は、スイッチング状態のオフ状態からオン状態への移行期間のうちゲート電圧の上昇速度が一旦大きく低下する期間(ミラー期間)が終了するまでに要する時間より長く設定される。ただし、本実施形態では、遅延時間の経過後であっても、パワースイッチング素子Swに過電流が流れる場合には、切替回路24の切替を行わない。これを実現する構成は以下である。
【0054】
パワースイッチング素子Swのセンス端子Stとエミッタとの間には、抵抗体42,44の直列接続体が接続されており、その接続点には、コンパレータ48の非反転入力端子が接続されている。また、コンパレータ48の反転入力端子には、基準電源46の基準電圧Vrefが印加されている。ここで、基準電圧Vrefは、パワースイッチング素子Swに流れる電流が過度に大きいと判断される下限値(閾値電流)に応じて設定されるものである。これにより、コンパレータ48では、センス端子Stの出力電流による抵抗体42,44の電圧降下を利用して、パワースイッチング素子Swを流れる電流が閾値電流以上であるか否かを判断することができる。
【0055】
コンパレータ48の出力信号は、インバータ54によって論理反転された後、AND回路52に取り込まれる。AND回路52は、遅延回路50の出力する遅延信号DLと、インバータ54の出力する信号との論理積信号を生成し、制御部40に出力する。そして制御部40では、AND回路52の出力信号が論理「H」となることで切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。これにより、制御部40では、操作信号gがオン操作を指令するタイミングから所定の遅延時間経過することと、パワースイッチング素子Swに閾値電流以上の電流が流れていないこととの論理積が真である場合に切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。
【0056】
図5に、本実施形態にかかるパワースイッチング素子Swの駆動処理について、正常時の場合(ケース1)と過電流が検出される場合(ケース2)とを比較しつつ示す。詳しくは、図5(a)に、ゲート電圧Vgeの推移を示し、図5(b)に、充電用スイッチング素子30の操作状態の推移を示し、図5(c)に、切替回路24の操作状態の推移を示し、図5(d)に、コンパレータ48の出力信号の推移を示し、図5(e)に、遅延信号DLの推移を示す。
【0057】
図示されるように、操作信号gがオン操作指令に切り替わることで、切替回路24のa端子が選択された状態において、充電用スイッチング素子30をオン操作する。これにより、ゲート電圧Vgeは、電源20の電圧V1に収束する。この電圧V1は、パワースイッチング素子Swがオン状態に切り替わる閾値電圧Vth以上に設定される。このため、ケース1の場合には、ゲート電圧が閾値電圧Vthに達することでミラー期間に移行し、ゲートの電圧の上昇速度がミラー期間以前と比較して一旦無視できるほど小さくなり、その後、ミラー期間の経過後において電圧V1に収束する。その後、遅延時間Tdの経過に伴って、切替回路24がb端子の選択状態に切り替えられることで、ゲート電圧Vgeは、電圧「V1+V2」まで上昇する。
【0058】
一方、ケース2の場合には、ゲート電圧Vgeは、上記電圧V1まで一気に上昇する。そしてこの場合、コンパレータ48の出力信号が論理「H」となり、過電流の検出がなされるため、遅延時間Tdが経過しても切替回路24をa端子の選択状態に維持し、b端子の選択状態への切り替えを行わない。なお、上記遅延時間Tdは、コンパレータ48を備えて構成される過電流判断手段による過電流の判断に要する時間Tiよりも長く設定される。なお、図では、時間Tiをコンパレータ48の出力が論理「H」に反転するまでに要する時間として記載しているが、この時間Tiは、正確には、コンパレータ48の出力信号が論理「H」に反転した後、インバータ54を介してその影響がAND回路52に反映されるまでの時間である。また、過電流の判断のための閾値電流は、ゲート電圧が上記電圧V1となる際にパワースイッチング素子Swを流れることのできる最大電流以下に設定される。
【0059】
これにより、過電流が流れる場合には、ゲート電圧を上記電圧V1に制限することで、パワースイッチング素子Swに流れる電流を制限することができる。ちなみに、ゲート電圧が電圧「V1+V2」となる場合にパワースイッチング素子Swに流すことのできる最大電流は、パワースイッチング素子Swの信頼性を維持できない大電流であり、特に上記閾値電流よりも十分に大きい。それにもかかわらずゲート印加電圧を電圧「V1+V2」まで上昇させるのは、パワースイッチング素子Swをオン状態とする際の導通損失がゲート電圧Vgeが大きいほど小さくなるためである。ただし、ゲート印加電圧を電圧「V1+V2」に一気に上昇させる場合には、過電流が流れる異常な状況下において、パワースイッチング素子Swに流れる電流が過度に大きくなる(ゲート電圧が電圧「V1+V2」となる場合にパワースイッチング素子Swに流すことのできる最大電流となる)期間が存在する。これは、過電流判断手段の動作速度に限界があるためである。このため、パワースイッチング素子Swとして、過電流判断手段によって過電流が流れると判断され、フェールセーフ処理がなされるまでの期間、少なくとも上記大電流に耐えうるものを選択する必要が生じ、ひいてはパワースイッチング素子Swの大型化を招く。
【0060】
特に、パワースイッチング素子SwおよびフリーホイールダイオードFDが互いに同一の半導体基板に隣接して形成されるものにあっては、パワースイッチング素子Swの導通損失が大きくなりやすいため、エミッタおよびコレクタ間の厚さを低減することが望まれるが、この場合、熱に対する耐性が低下するため、パワースイッチング素子Swに流せる許容電流が低減する。このため、上記フェールセーフ処理がなされるまでの時間大電流に耐えうるものを選択する場合、パワースイッチング素子Swの表面積を大きくする要求が特に大きくなる。
【0061】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【0062】
(1)パワースイッチング素子Swのオン状態への切り替えに際し、切替回路24をa端子の選択状態からb端子の選択状態へと切り替えた。これにより、ゲート印加電圧を段階的に変化させることができる。特に、a端子の選択状態におけるゲート電圧Vgeを、電源20の電圧V1に制限することができる。
【0063】
(2)切替回路24のa端子の選択状態におけるゲート印加電圧「V1」を、パワースイッチング素子Swがオン状態となる電圧(ミラー期間の終了時点における電圧)よりも高く設定した。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【0064】
(3)パワースイッチング素子Swのミラー期間の終了以降に、切替回路24をa端子の選択状態からb端子の選択状態へと切り替えた。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【0065】
(4)パワースイッチング素子Swの操作信号gがオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号DLを生成する遅延回路50を備え、遅延信号DLに基づき切替回路24のa端子の選択状態からb端子の選択状態へと切り替えた。これにより、切り替え処理を適切なタイミングにて行うことができる。
【0066】
(5)遅延回路50を、操作信号gを入力として遅延信号DLを生成する回路とした。これにより、遅延信号DLを適切に生成することができる。
【0067】
(6)遅延信号DLによる遅延時間Tdを、過電流判断手段(コンパレータ48等)による過電流の判断に要する時間以上に設定した。これにより、過電流の有無の判断を待って、切替回路24のa端子の選択状態からb端子の選択状態へと切り替えることができる。
【0068】
(7)過電流が検出される場合、切替回路24のa端子の選択状態からb端子の選択状態への切り替えを禁止した。これにより、パワースイッチング素子Swを流れる電流が更に増加することを回避することができる。
【0069】
(8)ドライブユニットDUの駆動対象を、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体を備える電力変換回路(インバータIV)における上記直列接続体を構成するパワースイッチング素子Swp,Swnとした。この場合、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがあるため、上記切り替え処理の利用価値が特に大きい。
【0070】
(第2の実施形態)
以下、第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0071】
本実施形態では、パワースイッチング素子Swのミラー期間の途中で、切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。これにより、パワースイッチング素子Swに電流が流れることによる損失の低減を図る。すなわち、ミラー期間の終了後、電源20の電圧V1にゲート電圧Vgeが収束すると、ミラー期間の終了後においてゲート印加電圧を電圧V1+V2とした場合と比較して損失が大きくなる。このため、ミラー期間の途中で上記切り替えを行なうことで、ミラー期間の終了後、ゲート電圧Vgeは、電圧V1+V2に向けて速やかに上昇することとなり、損失を低減することができる。
【0072】
図6に、本実施形態にかかるパワースイッチング素子Swの駆動処理(特に、正常時)を示す。なお、図6(a)〜図6(d)は、先の図5(a)〜図5(d)に対応している。図に示すミラー期間においてはゲート電圧Vgeの上昇速度は、ミラー期間前やミラー期間後と比較して無視しうるほど小さいが、実際には、図中下方に拡大して示すように、ゲート電圧Vgeは上昇している。そして、その上昇速度は、切替回路24のa端子の選択状態からb端子の選択状態へと切り替えることで大きくなる。
【0073】
なお、上記切り替えタイミングの設定は、遅延回路50の回路時定数の調節等によって行なうことができる。
【0074】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0075】
(9)遅延信号DLによる遅延時間Tdを、パワースイッチング素子Swのオン状態への切替指令タイミングからミラー期間のうちのミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定した。これにより、パワースイッチング素子Swの損失を低減することができる。
【0076】
(第3の実施形態)
以下、第3の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0077】
本実施形態では、パワースイッチング素子Swのミラー期間の終了タイミングにおいて、切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。これにより、サージの増大を抑制しつつも、パワースイッチング素子Swに電流が流れることによる損失の低減を図る。図7に、本実施形態にかかるパワースイッチング素子Swの駆動処理(特に、正常時)を示す。なお、図7(a)〜図7(d)は、先の図5(a)〜図5(d)に対応している。
【0078】
すなわち、上記第2の実施形態では、先の図6に示したように、ミラー期間の途中で、切替回路24をa端子の選択状態からb端子の選択状態へと切り替えることで、ゲート電圧Vgeの上昇速度が大きくなる。これにより、パワースイッチング素子Swを流れる電流の変化速度が増大し、ひいてはサージが大きくなるおそれがある。これに対し、上記切り替えをミラー期間の終了時とすることで、サージの抑制を図りつつもパワースイッチング素子Swの損失を極力低減する。
【0079】
なお、上記切り替えタイミングの設定は、遅延回路50の回路時定数の調節等によって行なうことができる。
【0080】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0081】
(10)遅延信号DLの遅延時間Tdを、パワースイッチング素子Swのオン操作指令タイミングからミラー期間の終了タイミングとなるまでに要すると想定される時間に設定した。これにより、サージを抑制しつつも損失を極力低減することができる。
【0082】
(第4の実施形態)
以下、第4の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0083】
図8に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図8において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0084】
本実施形態では、ゲート電圧Vgeを入力としてミラー期間の終了を判断し、これに基づき切替回路24のa端子の選択状態からb端子の選択状態への切り替えを行なう。すなわち、本実施形態では、コンパレータ60を備え、その非反転入力端子にゲート電圧Vgeを印加し、反転入力端子に、電源62により、パワースイッチング素子Swがオンする際の電圧Vthよりもわずかに高い終了検出電圧Vmを印加する。そして、AND回路52は、遅延信号DLとインバータ54の出力信号と、コンパレータ60の出力信号の論理積信号を生成して制御部40に出力する。これにより、制御部40では、操作信号gがオン指令に切り替わるタイミングから遅延時間Tdが経過することと、過電流が検出されていないことと、ゲート電圧Vgeが上記終了検出電圧Vm以上となることとの論理積が真となることで、上記切り替えを行なう。ここで、遅延時間Tdは、操作信号gがオン操作指令に切り替わるタイミングからパワースイッチング素子Swに過電流が流れた場合にその旨がコンパレータ48等を備えて構成される過電流判断手段によって検出されるまでに要する時間Ti以上であって且つ、ミラー期間の終了までに要する時間よりも短い時間に設定される。
【0085】
図9に、本実施形態にかかるパワースイッチング素子Swの駆動処理について、正常時の場合(ケース1)と過電流が検出される場合(ケース2)とを比較しつつ示す。なお、図9(a)〜図9(d)は、先の図5(a)〜図5(d)に対応しており、また図9(e)は、遅延信号DLの推移を示す。
【0086】
図示されるように、正常時においては、ミラー期間が終了し、ゲート電圧Vgeが終了検出電圧Vm以上となることで、切替回路24のa端子の選択状態からb端子の選択状態へと切り替えがなされる。これに対し、過電流が流れる場合には、上記切り替えはなされず、パワースイッチング素子Swを流れる電流は、電源20の電圧V1によって流すことのできる電流に制限される。
【0087】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0088】
(11)パワースイッチング素子Swのミラー期間の終了を検出し、ミラー期間の終了が検出されることで上記切り替えを行った。これにより、サージを抑制しつつも損失を極力低減することができる。
【0089】
(12)遅延信号DLによって規定された遅延時間Tdが経過して且つミラー期間の終了が検出されることで上記切り替えを行った。これにより、パワースイッチング素子Swがオン状態に切り替わることで過電流が流れる状況下、過電流が流れたと判断される以前にゲート電圧Vgeが上記終了検出電圧Vm以上となったとしても、上記切替がなされることを回避することができる。
【0090】
(第5の実施形態)
以下、第5の実施形態について、先の第4の実施形態との相違点を中心に図面を参照しつつ説明する。
【0091】
本実施形態では、ミラー期間の終了を判断するための終了検出電圧Vmをパワースイッチング素子Swの温度に応じて可変設定する。これは、パワースイッチング素子Swがオン状態に切り替わる閾値電圧Vthが温度に応じて変動することに鑑みた設定である。
【0092】
図10に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図10において、先の図8に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、電源62aは、パワースイッチング素子Sw付近に配置されてその温度を検出する感温ダイオードSDによる温度検出信号に基づき終了検出電圧Vmを可変設定する。これにより、終了検出電圧Vmは、パワースイッチング素子Swの温度検出値によってパワースイッチング素子Swが実際にオン状態に切り替わると想定される値よりもわずかに大きい値に設定されることとなる。
【0093】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0094】
(13)パワースイッチング素子Swの温度に応じて終了検出電圧Vmを可変設定した。これにより、現在の温度においてミラー期間のゲート電圧Vgeとして想定される値に応じて終了検出電圧Vmを設定することができる。したがって、終了検出電圧Vmを固定値とした場合と比較して、ミラー期間の終了をより迅速に検出することができる。
【0095】
(第6の実施形態)
以下、第6の実施形態について、先の第4の実施形態との相違点を中心に図面を参照しつつ説明する。
【0096】
本実施形態では、ゲート電圧Vgeの変化の検出に基づきミラー期間の終了を検出する。
【0097】
図11に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図11において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、ゲート電圧Vgeを入力として、これを微分する微分回路74を備える。この微分回路74は、例えばRC回路等によって構成することができる。そして、微分回路74の出力(ゲート電圧Vgeの変化速度)は、コンパレータ70の非反転入力端子に印加され、またコンパレータ70の反転入力端子には、電源72の電圧Vdが印加される。ここで、電圧Vdは、ミラー期間以外の微分回路74の出力値と、ミラー期間の微分回路74の出力値とで、コンパレータ70の出力値を相違させることのできる値に設定する。そして、AND回路52は、遅延信号DLと、インバータ54の出力信号と、コンパレータ70の出力信号との論理積信号を制御部40に出力する。これにより、制御部40では、操作信号gがオン操作指令に切り替わるタイミングから遅延時間Tdが経過することと、過電流が流れていないことと、ゲート電圧Vgeの上昇速度が所定以上となることとの論理積が真となることで、切替回路24をa端子の選択状態からb端子の選択状態へと切り替える処理を行なう。なお、遅延信号DLによって規定される遅延時間Tdは、操作信号gがオン操作指令に切り替わるタイミングからミラー期間に移行するタイミングまでに要する時間以上であって且つミラー期間の終了タイミングまでに要する時間以下に設定される。
【0098】
図12に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図12(a)〜図12(c)は、先の図5(a)〜図5(c)に対応しており、また図12(d)は、コンパレータ70の出力信号の推移を示し、図12(e)は、遅延信号DLの推移を示す。
【0099】
図示されるように、操作信号gがオン操作指令に切り替わり、充電用スイッチング素子30がオン状態となることで、ゲート電圧Vgeが上昇していく。これにより、コンパレータ70は、ゲート電圧Vgeの変化速度がミラー期間によるものよりも大きい旨の信号を出力するものの、この場合には、遅延信号DLによって指定される遅延時間Tdが経過しないため、上記切り替えはなされない。その後、ミラー期間の途中で遅延信号DLによって指定される遅延時間Tdが経過するものの、この際には、ゲート電圧Vgeの変化速度がミラー期間によるものである旨の信号をコンパレータ70が出力するため、上記切り替えはなされない。その後、ゲート電圧Vgeの変化速度がミラー期間によるものよりも大きい旨の信号をコンパレータ70が出力することで、上記切替がなされる。
【0100】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0101】
(14)ゲート電圧Vgeの変化が検出されることに基づきミラー期間の終了を検出した。これにより、ミラー期間の終了を的確に検出することができる。
【0102】
(第7の実施形態)
以下、第7の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0103】
図13に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図13において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、電源20および電源22を直列接続する切替回路24に加えて、電圧V3の電源86と電源22とを直列接続する切替回路84を備える。ここで、切替回路84は、a端子が選択されることで、電源22の負極をパワースイッチング素子Swのエミッタに接続する一方、b端子が選択されることで、電源22の負極を電源86の正極に接続するものである。なお、電源86の負極は、パワースイッチング素子Swの負極に接続されている。また、本実施形態では、電源20の電圧V1を、パワースイッチング素子Swをオフ状態からオン状態へと切り替える閾値電圧Vthよりも小さい値とする。
【0104】
本実施形態ではさらに、充電用スイッチング素子30および充電用抵抗体32に並列に、充電用スイッチング素子80および充電用抵抗体82が接続されている。ここで、充電用抵抗体82の抵抗値R2は充電用抵抗体32の抵抗値R1よりも小さい。
【0105】
図14に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図14(a)および図14(b)は、先の図5(a)および図5(b)に対応しており、また図14(c)は、充電用スイッチング素子80の操作態様の推移を示し、図14(d)は、切替回路24の操作態様の推移を示し、図14(e)は、切替回路84の操作態様の推移を示す。
【0106】
図示されるように、オン操作指令に伴って、切替回路24および切替回路84の双方をa端子の選択状態とした状態で、充電用スイッチング素子80をオン状態に切り替える。これにより、ゲート電圧Vgeは、電源20の電圧V1へと上昇していく。しかもこの電圧の上昇速度は、充電用抵抗体82の抵抗値R2が小さいため、大きくなる。そして、ゲート電圧Vgeが電圧V1となった時点以降、切替回路24をb端子の選択状態に切り替えるとともに、充電用スイッチング素子80をオフ操作して且つ充電用スイッチング素子30をオン操作する。これにより、ゲート電圧Vgeは閾値電圧Vthを経て電圧「V1+V2」へと上昇する。そして、ゲート電圧Vgeが電圧「V1+V2」となったタイミング以降、切替回路84をb端子の選択状態に切り替える。これにより、ゲート電圧Vgeは電圧「V1+V2+V3」へと上昇する。
【0107】
なお、切替回路24のa端子の選択状態からb端子の選択状態への切り替えは、上記遅延回路50と同様の構成を有する遅延回路の遅延信号に基づき行なえばよい。また、充電用スイッチング素子80のオフ操作や充電用スイッチング素子30のオン操作も、この遅延信号に基づき行えばよい。さらに、切替回路84のa端子の選択状態からb端子の選択状態への切り替えは、上記第1の実施形態の遅延回路50等を用いて行なうことができる。
【0108】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0109】
(15)充電用抵抗体32を迂回する経路として、充電用スイッチング素子80および充電用抵抗体82を備える経路を備え、この経路を用いる際にゲートに印加する電圧V1を閾値電圧Vth以下とした。これにより、サージ等のノイズを抑制しつつもオフ状態からオン状態への切替速度を上昇させることができる。
【0110】
(第8の実施形態)
以下、第8の実施形態について、先の第7の実施形態との相違点を中心に図面を参照しつつ説明する。
【0111】
図15に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図15(a)〜図15(e)は、先の図14(a)〜図14(e)に対応している。
【0112】
図示されるように、本実施形態では、オン操作指令に伴って充電用スイッチング素子30および充電用スイッチング素子80の双方をオン操作し、ゲート電圧Vgeが電圧V1となる時点以降、充電用スイッチング素子80をオフ操作する。これにより、ゲート電圧Vgeを電圧V1まで上昇させる期間をよりいっそう低減することができる。もっとも、こうした制御を行なう場合、充電用抵抗体82の抵抗値R2を充電用抵抗体32の抵抗値R1よりも小さくしなくてもよい。これは、充電用抵抗体32および充電用抵抗体82の並列回路の抵抗値が、充電用抵抗体32の抵抗値よりも小さいためである。
【0113】
(第9の実施形態)
以下、第9の実施形態について、先の第8の実施形態との相違点を中心に図面を参照しつつ説明する。
【0114】
図16に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図16において、先の図13に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、切替回路90が、電源20の負極をパワースイッチング素子Swのエミッタに接続するa端子、電源22の正極に接続するb端子、電源86の正極に接続するc端子を備える。
【0115】
図17に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図17(a)〜図17(c)は、先の図14(a)〜図14(c)に対応しており、また図17(d)は、切替回路90の操作態様の推移を示す。
【0116】
図示されるように、本実施形態では、オン操作指令に伴って、切替回路90をa端子の選択状態とした状態で、充電用スイッチング素子30および充電用スイッチング素子80をオン操作する。その後、ゲート電圧Vgeが電圧V1に達する時点以降において、切替回路90をb端子の選択状態に切り替える。そして、ゲート電圧Vgeが閾値電圧Vthを上回る時点以降において、切替回路90をc端子の選択状態に切り替える。
【0117】
(その他の実施形態)
なお、上記各実施形態は、以下のように変更して実施してもよい。
<遅延信号生成手段について>
遅延信号生成手段としては、操作信号gを入力とし、これを遅延させる手段に限らない。例えば、操作信号gがオン指令信号となることをトリガとして計時動作を行うタイマを備え、タイマの値が閾値を超えるタイミングを指定するものであってもよい。
<電圧変更手段について>
電圧変更手段としては、遅延回路50を備えて構成されるものに限らない。例えば、先の第4、5の実施形態において遅延回路50を省いて構成してもよい。また、先の第6の実施形態において、遅延回路50を省き、操作信号gがオン指令信号となってからコンパレータ60の出力が2度論理「H」となることに基づき、ミラー期間の終了を検出する手段を構成してもよい。
<過電流判断手段について>
過電流判断手段としては、パワースイッチング素子Swのセンス端子Stの微少電流によるシャント抵抗の電圧降下量と基準電圧Vrefとを比較することで過電流の有無を判断する手段に限らない。例えば、パワースイッチング素子Swの入力端子および出力端子間の電圧降下量をパワースイッチング素子Swを流れる電流と相関を有するパラメータとして用いて、この値と閾値とを比較することで過電流の有無を判断する手段であってもよい。
<駆動対象となるスイッチング素子について>
駆動対象となるIGBTとしては、これに逆並列に接続される態様にてこれと同一半導体基板に併設されたフリーホイールダイオードが設けられた半導体デバイスを構成するものに限らない。また、IGBTにも限らず、例えば、スーパージャンクションMOS電界効果トランジスタや、シリコンカーバイト(SiC)にて構成されるMOS電界効果トランジスタ等の電界効果トランジスタであってもよい。なお、MOS電界効果トランジスタを駆動対象として採用する場合、Nチャネルのトランジスタに限らず、Pチャネルのトランジスタであってもよい。なお、Pチャネルトランジスタの場合、オフ状態からオン状態への切替処理期間の途中で直列接続させる電圧生成手段の数を低減することで、導通制御端子の電位を出力端子の電位側へと更に近づけるようにしてもよい。
【0118】
もっとも、出力端子に対する導通制御端子の電位差を縮小させる処理を、直列接続させる電圧生成手段の数を増加させることで行なうようにしてもよい。これは、直列接続させる電圧生成手段の正極同士または負極同士を接続することで実現することができる。
【0119】
また、駆動対象となるパワースイッチング素子としては、インバータIVやコンバータCVを構成するものにも限らない。この際、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体を備える構成にも限らない。
<充電用スイッチング素子および充電用抵抗体について>
充電用スイッチング素子および充電用抵抗体としては、単一または一対の電気経路を構成するものに限らない。例えば3つ以上の電気経路を構成するものであってもよい。この際、充電用の電気経路の抵抗値を小さくする期間は、ミラー期間以前に限らず、ミラー期間の終了時以降の期間であってもよい。
<そのほか>
上記第8の実施形態に対する第9の実施形態の変更点によって、第7の実施形態を変更してもよい。
【符号の説明】
【0120】
40…制御部、48…コンパレータ、50…遅延回路、Sw…パワースイッチング素子、DU…ドライブユニット。
【技術分野】
【0001】
本発明は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置に関する。
【背景技術】
【0002】
この種の駆動装置としては、例えば下記特許文献1に見られるように、インバータを構成するIGBTをオンさせるべくゲートに印加するための電圧を生成する一対の電源を備えるものも提案されている。これにより、IGBTのオン操作に際しては、まず一対の電源のうち低電圧のものを用いてゲートに電圧を印加し、IGBTをオンさせる。次に、一対の電源のうち高電圧のものを用いてゲートの印加電圧を上昇させる。これにより、上下アームの短絡が生じる場合に、IGBTのオン操作に伴って過電流が流れることを好適に回避することができる。また、過電流が流れるおそれがない場合には、ゲート電圧の上昇によって導通損失を迅速に低減させることができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−71956号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ただし、上記装置の場合、一対の電源のうち電圧の高い方を用いてゲートに電圧を印加する際に電圧の高い方から低い方に電流が流れるという問題がある。これに対し、上記装置では、ダイオードを備えることで上記電流の流れを回避するようにしているが、この場合、ダイオードの電圧降下量の変動によって、ゲート電圧が安定しないという問題がある。
【0005】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するに際し、導通制御端子への印加電圧をより適切に可変設定することのできるスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【0006】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【0007】
請求項1記載の発明は、電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、前記電圧印加手段は、複数の電圧生成手段と、前記スイッチング素子の出力端子および前記導通制御端子間に直列接続される前記電圧生成手段の数を可変設定する可変手段とを備えることを特徴とする。
【0008】
上記発明では、直列接続される電圧生成手段の数を変更することで、導通制御端子に印加される電圧を変更することができる。このため、導通制御端子への印加電圧をより適切に可変設定することができる。
【0009】
請求項2記載の発明は、請求項1記載の発明において、前記可変手段を操作することで、前記スイッチング素子のスイッチング状態のオフ状態からオン状態への切り替え処理期間において、前記直列接続される電圧生成手段の数を増加させる増加操作手段を更に備えることを特徴とする。
【0010】
上記発明では、出力端子の電位に対する導通制御端子の電位差を電圧生成手段の数の増加によって変化させることができる。
【0011】
請求項3記載の発明は、請求項1または2記載の発明において、前記可変手段を操作することで、前記スイッチング素子のオフ状態からオン状態への切り替えに際し、前記導通制御端子に印加する電圧を、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オン状態側の第1電圧とした後、該第1電圧よりも前記オン状態側の第2電圧に切り替えるように前記可変手段を操作する電圧変更手段を更に備えることを特徴とする。
【0012】
上記発明では、スイッチング状態の切り替えに際し、ミラー期間に移行した後と前とで、導通制御端子に印加する電圧を相違させることが可能となる。
【0013】
請求項4記載の発明は、請求項3記載の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間以降に前記第1電圧から前記第2電圧へと切り替えることを特徴とする。
【0014】
請求項5記載の発明は、請求項3記載の発明において、前記電圧変更手段は、前記スイッチング素子の操作信号がオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする。
【0015】
上記発明では、切り替え処理を行うべく遅延信号を参照することで、第1電圧から第2電圧への切り替え処理を適切なタイミングにて行うことができる。
【0016】
請求項6記載の発明は、請求項5記載の発明において、前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする。
【0017】
上記発明では、遅延信号を適切に生成することができる。
【0018】
請求項7記載の発明は、請求項6記載の発明において、前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする。
【0019】
スイッチング素子の出力端子が低電位の部材と異常な低インピーダンスで接続される場合等にあっては、スイッチング素子をオンした瞬間に過電流が流れる。ただし、この過電流が流れたことが過電流判断手段によって判断されるまでには、ある程度の処理時間(過電流判断手段による過電流の判断に要する時間)が必要となる。そして、この判断以前において第1電圧から第2電圧に切り替えてしまうと、スイッチング素子を流れる電流が更に増大し、スイッチング素子の信頼性を低下させるおそれがある。上記発明では、この点に鑑み、遅延信号の遅延時間を上記設定とする。
【0020】
請求項8記載の発明は、請求項7記載の発明において、前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記切替手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする。
【0021】
上記発明では、過電流が流れる場合に切り替えを禁止することで、スイッチング素子を流れる電流が更に増加することを回避することができる。
【0022】
請求項9記載の発明は、請求項5〜8のいずれか1項に記載の発明において、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【0023】
上記発明によれば、スイッチング素子の損失を低減することができる。
【0024】
請求項10記載の発明は、請求項5〜8のいずれか1項に記載の発明において、前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする。
【0025】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ(寄生インダクタ等)によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了とともに切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【0026】
請求項11記載の発明は、請求項3または4記載の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記第1電圧から前記第2電圧へと切り替えることを特徴とする。
【0027】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ(寄生インダクタ等)によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることで切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することが可能となる。
【0028】
請求項12記載の発明は、請求項5〜10のいずれか1項に記載の発明において、前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする。
【0029】
スイッチング素子を流れる電流の変化速度が大きい場合、電流の流通経路に存在するインダクタ(寄生インダクタ等)によって、大きなサージが生じることとなる。このサージを低減する上では、ミラー期間の終了までにおける導通制御端子の電圧の変化速度を抑制することが望ましい。ただし、導通制御端子の電圧の変化速度が小さい場合には、スイッチング状態の切り替えに際しての損失が増大する。上記発明では、この点に鑑み、スイッチング素子のミラー期間の終了が検出されることに基づき切り替え処理を行うことで、サージを抑制しつつも損失を極力低減することができる。
【0030】
請求項13記載の発明は、請求項11または12記載の発明において、前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする。
【0031】
請求項14記載の発明は、請求項13記載の発明において、前記スイッチング素子の温度を検出する温度検出手段を備え、前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする。
【0032】
ミラー期間における導通制御端子の電圧は、温度依存性を有する。上記発明では、この点に鑑み、終了判定電圧を、現在の温度においてミラー期間の電圧として想定される値に応じて設定することが可能となる。
【0033】
請求項15記載の発明は、請求項11または12記載の発明において、前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする。
【0034】
ミラー期間においては、導通制御端子の電圧の変化速度が大きく低下する。このため、ミラー期間の終了時には、導通制御端子の電圧の変化速度が大きく増大することとなる。上記発明では、この点に着目し、ミラー期間の終了を検出する。
【0035】
請求項16記載の発明は、請求項1〜15のいずれか1項に記載の発明において、前記電圧印加手段は、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オフ状態とする電圧側の電圧であるプレ電圧を生成するプレ電圧生成手段と、前記閾値電圧よりも前記オン状態とする電圧側の電圧であるポスト電圧を生成するポスト電圧生成手段とを備え、前記開閉手段は、前記導通制御端子と前記電圧印加手段との間を開閉する複数の開閉手段を備え、前記スイッチング素子のスイッチング状態をオフ状態からオン状態に切り替えるに際し、前記開閉手段を操作することで、前記プレ電圧生成手段と前記導通制御端子との接続状態を実現した後、前記ポスト電圧生成手段と前記導通制御端子との接続状態へと切り替える手段をさらに備え、前記プレ電圧生成手段と前記導通制御端子との接続に際しての抵抗値の方が前記ポスト電圧生成手段と前記導通制御端子との接続に際しての抵抗値よりも小さいことを特徴とする。
【0036】
上記発明では、導通制御端子の電圧が閾値電圧に達する以前における同電圧の上昇速度を大きくすることができる。
【0037】
請求項17記載の発明は、請求項1〜16のいずれか1項に記載の発明において、前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする。
【0038】
上記発明では、高電位側のスイッチング素子および低電位側のスイッチング素子の双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがある。ただし、この場合であっても、導通制御端子に印加される電圧がオン状態とするための最大電圧よりも低い状態であれば、電流量を制限することができる。このため、上記発明は、可変手段の利用価値が特に大きい。
【図面の簡単な説明】
【0039】
【図1】第1の実施形態にかかるシステム構成図。
【図2】同実施形態にかかるドライブユニットの回路構成を示す回路図。
【図3】同実施形態にかかる切替回路の一実施例を示す回路図。
【図4】同実施形態にかかる遅延回路の回路構成例を示す回路図。
【図5】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図6】第2の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図7】第3の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図8】第4の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図9】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図10】第5の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図11】第6の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図12】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図13】第7の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図14】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図15】第8の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図16】第9の実施形態にかかるドライブユニットの回路構成を示す回路図。
【図17】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【発明を実施するための形態】
【0040】
(第1の実施形態)
以下、本発明にかかるパワースイッチング素子の駆動装置をハイブリッド車に適用した第1の実施形態について、図面を参照しつつ説明する。
【0041】
図1に、本実施形態のシステム構成を示す。図示されるように、車載主機としてのモータジェネレータ10は、インバータIVおよびコンバータCVを介して高電圧バッテリ12に接続されている。インバータIVは、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体が3つ並列接続されて構成されている。そして、これら各パワースイッチング素子Swpおよびパワースイッチング素子Swnの接続点が、モータジェネレータ10の各相にそれぞれ接続されている。また、コンバータCVは、コンデンサCと、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体と、パワースイッチング素子Swpおよびパワースイッチング素子Swnの接続点と高電圧バッテリ12とを接続するリアクトルLとを備えている。
【0042】
上記高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnのそれぞれの入出力端子間(コレクタおよびエミッタ間)には、高電位側のフリーホイールダイオードFDpおよび低電位側のフリーホイールダイオードFDnのカソードおよびアノードが接続されている。特に、本実施形態では、高電位側のパワースイッチング素子Swpおよび高電位側のフリーホイールダイオードFDpは互いに同一の半導体基板に隣接して形成されており、低電位側のパワースイッチング素子Swnおよび低電位側のフリーホイールダイオードFDnは互いに同一の半導体基板に隣接して形成されている。こうした半導体デバイスとしては、例えば「モータ制御用RC−IGBT 高橋秀樹、他2名 7(315) 三菱電機技報、VOl81、NO.5,2007」に記載されているものがある。
【0043】
上記インバータIVを構成するパワースイッチング素子Swp,Swnの導通制御端子(ゲート)には、いずれもドライブユニットDUが接続されている。これにより、パワースイッチング素子Swp,Swnは、ドライブユニットDUを介して、低電圧バッテリ14を電源とする制御装置16によって駆動される。制御装置16は、図示しない各種センサの検出値等に基づき、インバータIVのU相、V相、およびW相のそれぞれについてのパワースイッチング素子Swpを操作する操作信号gup,gvp,gwpと、パワースイッチング素子Swnを操作する操作信号gun,gvn,gwnとを生成し出力する。また、コンバータCVのパワースイッチング素子Swp、Swnを操作する操作信号gcp,gcnを生成し出力する。これにより、パワースイッチング素子Swp,Swnは、ドライブユニットDUを介して制御装置16により操作される。
【0044】
なお、インバータIVやコンバータCVを備える高電圧システムと、制御装置16を備える低電圧システムとは、図示しないフォトカプラ等の絶縁手段によって絶縁されており、上記操作信号は、絶縁手段を介して高電圧システムに出力される。
【0045】
上記パワースイッチング素子Swp,Swnは、いずれも絶縁ゲートバイポーラトランジスタ(IGBT)にて構成されている。また、パワースイッチング素子Swp,Swnは、その入力端子および出力端子間に流れる電流と相関を有する微少電流を出力するセンス端子Stを備えている。
【0046】
図2に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、以下では、パワースイッチング素子Swp、Swnを総括する場合、パワースイッチング素子Swと記載し、フリーホイールダイオードFDp,FDnを総括する場合、フリーホイールダイオードFDと記載する。また、上記操作信号gup,gvp,gwp,gcp,gun,gvn,gwn,gcnを総括する場合、操作信号gと記載する。
【0047】
図示されるように、ドライブユニットDUは、所定の電圧V1を出力電圧とする電源20と、所定の電圧V2を出力電圧とする電源22とを備えている。なお、図では、電源20,22をバッテリの記号にて示してあるが、実際には、この電源20は、フローティング電源を構成するコンデンサ等であってもよい。これら電源20、22は、切替回路24によって直列接続可能とされる。すなわち、切替回路24では、b端子側を選択することで、電源20,22を直列接続することができる一方、a端子を選択することで、電源20を電源22から切り離すことができる。ここで、切替回路24のa端子と電源22の負極とは、いずれもパワースイッチング素子Swの出力端子(エミッタ)に接続されているため、切替回路24によってa端子が選択されている場合には、電源20の正極電位は、エミッタ電位よりも「V1」だけ高くなる一方、b端子が選択されている場合には、「V1+V2」だけ高くなる。
【0048】
図3に、切替回路24の回路例を示す。図3では、切替回路24は、NチャネルMOS型電界効果トランジスタ(スイッチング素子24a)とPチャネルMOS型電界効果トランジスタ(スイッチング素子24b)との直列接続体を備えて構成されている。そして、スイッチング素子24aの出力端子に電源22の負極が接続され、スイッチング素子24bの入力端子に電源22の正極が接続され、スイッチング素子24a,24bの接続点に電源20の負極が接続されている。
【0049】
上記電源20の高電圧は、充電用スイッチング素子30および線形素子としての充電用抵抗体32を介してパワースイッチング素子Swの導通制御端子(ゲート)に印加される。また、ゲートの電荷は、線形素子としての放電用抵抗体34および放電用スイッチング素子36を介して放電される。ここで、ゲートは、放電用抵抗体34および放電用スイッチング素子36を介してパワースイッチング素子Swのエミッタに接続されている。
【0050】
一方、制御部40は、操作信号gを入力とし、これに基づき充電用スイッチング素子30および放電用スイッチング素子36を操作することで、パワースイッチング素子Swを駆動する。詳しくは、本実施形態では、操作信号gがオン操作指令となることで、充電用スイッチング素子30をオン状態として且つ放電用スイッチング素子36をオフ状態とする。また、操作信号がオフ操作指令となることで、充電用スイッチング素子30をオフ状態として且つ放電用スイッチング素子36をオン状態とする。
【0051】
ここで、パワースイッチング素子Swをオフ状態からオン状態へと切り替える処理においては、まず、切替回路24においてa端子を選択させ、途中でb端子に切り替える。これにより、スイッチング状態のオフ状態からオン状態への切り替え途中においてゲート印加電圧を上昇させることができる。この切り替えを規定する所定の遅延時間は、遅延回路50によって設定される。遅延回路50は、操作信号gを入力とし、操作信号gによってオン操作への切り替え指示がなされるタイミングに対して所定の遅延時間遅延したタイミングを指示する遅延信号DLを生成する回路である。この回路としては、例えば図4に示すものとすればよい。
【0052】
図4(a)は、抵抗体50bおよびコンデンサ50aによって構成される遅延回路であり、入力信号としての操作信号gが論理「H」となることでコンデンサ50aの電圧が漸増し、論理「H」に対応する電圧値へと所定の遅延時間が経過することで移行する。また、図4(b)は、図4(a)の構成において、出力側から入力側へと進む方向を順方向とするダイオード50cが抵抗体50bに並列接続されるものである。この構成によれば、操作信号gが論理「H」に変化してから遅延回路50の出力信号が論理「H」に変化するまでには遅延が生じるものの、操作信号gが論理「L」に変化してから遅延回路50の出力信号が論理「L」に変化するまでには殆ど遅延が生じない。また、図4(c)は、抵抗体50bおよびコンデンサ50aの直列接続体の両端に電源50fの電圧を印加し、上記コンデンサ50aを迂回するようにスイッチング素子50dを設けて且つ、そのゲートにインバータ50eによる操作信号gの論理反転信号を印加するものである。ここで、インバータeは、操作信号gが論理「H」となることでスイッチング素子50dをオフさせるためのものである。この構成によっても、操作信号gが論理「H」に変化してから遅延回路50の出力信号が論理「H」に変化するまでには遅延が生じるものの、操作信号gが論理「L」に変化してから遅延回路50の出力信号が論理「L」に変化するまでには殆ど遅延が生じない。
【0053】
上記遅延回路50の遅延時間は、スイッチング状態のオフ状態からオン状態への移行期間のうちゲート電圧の上昇速度が一旦大きく低下する期間(ミラー期間)が終了するまでに要する時間より長く設定される。ただし、本実施形態では、遅延時間の経過後であっても、パワースイッチング素子Swに過電流が流れる場合には、切替回路24の切替を行わない。これを実現する構成は以下である。
【0054】
パワースイッチング素子Swのセンス端子Stとエミッタとの間には、抵抗体42,44の直列接続体が接続されており、その接続点には、コンパレータ48の非反転入力端子が接続されている。また、コンパレータ48の反転入力端子には、基準電源46の基準電圧Vrefが印加されている。ここで、基準電圧Vrefは、パワースイッチング素子Swに流れる電流が過度に大きいと判断される下限値(閾値電流)に応じて設定されるものである。これにより、コンパレータ48では、センス端子Stの出力電流による抵抗体42,44の電圧降下を利用して、パワースイッチング素子Swを流れる電流が閾値電流以上であるか否かを判断することができる。
【0055】
コンパレータ48の出力信号は、インバータ54によって論理反転された後、AND回路52に取り込まれる。AND回路52は、遅延回路50の出力する遅延信号DLと、インバータ54の出力する信号との論理積信号を生成し、制御部40に出力する。そして制御部40では、AND回路52の出力信号が論理「H」となることで切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。これにより、制御部40では、操作信号gがオン操作を指令するタイミングから所定の遅延時間経過することと、パワースイッチング素子Swに閾値電流以上の電流が流れていないこととの論理積が真である場合に切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。
【0056】
図5に、本実施形態にかかるパワースイッチング素子Swの駆動処理について、正常時の場合(ケース1)と過電流が検出される場合(ケース2)とを比較しつつ示す。詳しくは、図5(a)に、ゲート電圧Vgeの推移を示し、図5(b)に、充電用スイッチング素子30の操作状態の推移を示し、図5(c)に、切替回路24の操作状態の推移を示し、図5(d)に、コンパレータ48の出力信号の推移を示し、図5(e)に、遅延信号DLの推移を示す。
【0057】
図示されるように、操作信号gがオン操作指令に切り替わることで、切替回路24のa端子が選択された状態において、充電用スイッチング素子30をオン操作する。これにより、ゲート電圧Vgeは、電源20の電圧V1に収束する。この電圧V1は、パワースイッチング素子Swがオン状態に切り替わる閾値電圧Vth以上に設定される。このため、ケース1の場合には、ゲート電圧が閾値電圧Vthに達することでミラー期間に移行し、ゲートの電圧の上昇速度がミラー期間以前と比較して一旦無視できるほど小さくなり、その後、ミラー期間の経過後において電圧V1に収束する。その後、遅延時間Tdの経過に伴って、切替回路24がb端子の選択状態に切り替えられることで、ゲート電圧Vgeは、電圧「V1+V2」まで上昇する。
【0058】
一方、ケース2の場合には、ゲート電圧Vgeは、上記電圧V1まで一気に上昇する。そしてこの場合、コンパレータ48の出力信号が論理「H」となり、過電流の検出がなされるため、遅延時間Tdが経過しても切替回路24をa端子の選択状態に維持し、b端子の選択状態への切り替えを行わない。なお、上記遅延時間Tdは、コンパレータ48を備えて構成される過電流判断手段による過電流の判断に要する時間Tiよりも長く設定される。なお、図では、時間Tiをコンパレータ48の出力が論理「H」に反転するまでに要する時間として記載しているが、この時間Tiは、正確には、コンパレータ48の出力信号が論理「H」に反転した後、インバータ54を介してその影響がAND回路52に反映されるまでの時間である。また、過電流の判断のための閾値電流は、ゲート電圧が上記電圧V1となる際にパワースイッチング素子Swを流れることのできる最大電流以下に設定される。
【0059】
これにより、過電流が流れる場合には、ゲート電圧を上記電圧V1に制限することで、パワースイッチング素子Swに流れる電流を制限することができる。ちなみに、ゲート電圧が電圧「V1+V2」となる場合にパワースイッチング素子Swに流すことのできる最大電流は、パワースイッチング素子Swの信頼性を維持できない大電流であり、特に上記閾値電流よりも十分に大きい。それにもかかわらずゲート印加電圧を電圧「V1+V2」まで上昇させるのは、パワースイッチング素子Swをオン状態とする際の導通損失がゲート電圧Vgeが大きいほど小さくなるためである。ただし、ゲート印加電圧を電圧「V1+V2」に一気に上昇させる場合には、過電流が流れる異常な状況下において、パワースイッチング素子Swに流れる電流が過度に大きくなる(ゲート電圧が電圧「V1+V2」となる場合にパワースイッチング素子Swに流すことのできる最大電流となる)期間が存在する。これは、過電流判断手段の動作速度に限界があるためである。このため、パワースイッチング素子Swとして、過電流判断手段によって過電流が流れると判断され、フェールセーフ処理がなされるまでの期間、少なくとも上記大電流に耐えうるものを選択する必要が生じ、ひいてはパワースイッチング素子Swの大型化を招く。
【0060】
特に、パワースイッチング素子SwおよびフリーホイールダイオードFDが互いに同一の半導体基板に隣接して形成されるものにあっては、パワースイッチング素子Swの導通損失が大きくなりやすいため、エミッタおよびコレクタ間の厚さを低減することが望まれるが、この場合、熱に対する耐性が低下するため、パワースイッチング素子Swに流せる許容電流が低減する。このため、上記フェールセーフ処理がなされるまでの時間大電流に耐えうるものを選択する場合、パワースイッチング素子Swの表面積を大きくする要求が特に大きくなる。
【0061】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【0062】
(1)パワースイッチング素子Swのオン状態への切り替えに際し、切替回路24をa端子の選択状態からb端子の選択状態へと切り替えた。これにより、ゲート印加電圧を段階的に変化させることができる。特に、a端子の選択状態におけるゲート電圧Vgeを、電源20の電圧V1に制限することができる。
【0063】
(2)切替回路24のa端子の選択状態におけるゲート印加電圧「V1」を、パワースイッチング素子Swがオン状態となる電圧(ミラー期間の終了時点における電圧)よりも高く設定した。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【0064】
(3)パワースイッチング素子Swのミラー期間の終了以降に、切替回路24をa端子の選択状態からb端子の選択状態へと切り替えた。これにより、スイッチング状態をオン状態に切り替えるに際し、ミラー期間に移行した後と前とで、ゲート印加電圧を相違させることが可能となる。
【0065】
(4)パワースイッチング素子Swの操作信号gがオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号DLを生成する遅延回路50を備え、遅延信号DLに基づき切替回路24のa端子の選択状態からb端子の選択状態へと切り替えた。これにより、切り替え処理を適切なタイミングにて行うことができる。
【0066】
(5)遅延回路50を、操作信号gを入力として遅延信号DLを生成する回路とした。これにより、遅延信号DLを適切に生成することができる。
【0067】
(6)遅延信号DLによる遅延時間Tdを、過電流判断手段(コンパレータ48等)による過電流の判断に要する時間以上に設定した。これにより、過電流の有無の判断を待って、切替回路24のa端子の選択状態からb端子の選択状態へと切り替えることができる。
【0068】
(7)過電流が検出される場合、切替回路24のa端子の選択状態からb端子の選択状態への切り替えを禁止した。これにより、パワースイッチング素子Swを流れる電流が更に増加することを回避することができる。
【0069】
(8)ドライブユニットDUの駆動対象を、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体を備える電力変換回路(インバータIV)における上記直列接続体を構成するパワースイッチング素子Swp,Swnとした。この場合、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの双方がオン状態となる事態が生じた場合に、これらに過度の電流が流れるおそれがあるため、上記切り替え処理の利用価値が特に大きい。
【0070】
(第2の実施形態)
以下、第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0071】
本実施形態では、パワースイッチング素子Swのミラー期間の途中で、切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。これにより、パワースイッチング素子Swに電流が流れることによる損失の低減を図る。すなわち、ミラー期間の終了後、電源20の電圧V1にゲート電圧Vgeが収束すると、ミラー期間の終了後においてゲート印加電圧を電圧V1+V2とした場合と比較して損失が大きくなる。このため、ミラー期間の途中で上記切り替えを行なうことで、ミラー期間の終了後、ゲート電圧Vgeは、電圧V1+V2に向けて速やかに上昇することとなり、損失を低減することができる。
【0072】
図6に、本実施形態にかかるパワースイッチング素子Swの駆動処理(特に、正常時)を示す。なお、図6(a)〜図6(d)は、先の図5(a)〜図5(d)に対応している。図に示すミラー期間においてはゲート電圧Vgeの上昇速度は、ミラー期間前やミラー期間後と比較して無視しうるほど小さいが、実際には、図中下方に拡大して示すように、ゲート電圧Vgeは上昇している。そして、その上昇速度は、切替回路24のa端子の選択状態からb端子の選択状態へと切り替えることで大きくなる。
【0073】
なお、上記切り替えタイミングの設定は、遅延回路50の回路時定数の調節等によって行なうことができる。
【0074】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0075】
(9)遅延信号DLによる遅延時間Tdを、パワースイッチング素子Swのオン状態への切替指令タイミングからミラー期間のうちのミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定した。これにより、パワースイッチング素子Swの損失を低減することができる。
【0076】
(第3の実施形態)
以下、第3の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0077】
本実施形態では、パワースイッチング素子Swのミラー期間の終了タイミングにおいて、切替回路24をa端子の選択状態からb端子の選択状態へと切り替える。これにより、サージの増大を抑制しつつも、パワースイッチング素子Swに電流が流れることによる損失の低減を図る。図7に、本実施形態にかかるパワースイッチング素子Swの駆動処理(特に、正常時)を示す。なお、図7(a)〜図7(d)は、先の図5(a)〜図5(d)に対応している。
【0078】
すなわち、上記第2の実施形態では、先の図6に示したように、ミラー期間の途中で、切替回路24をa端子の選択状態からb端子の選択状態へと切り替えることで、ゲート電圧Vgeの上昇速度が大きくなる。これにより、パワースイッチング素子Swを流れる電流の変化速度が増大し、ひいてはサージが大きくなるおそれがある。これに対し、上記切り替えをミラー期間の終了時とすることで、サージの抑制を図りつつもパワースイッチング素子Swの損失を極力低減する。
【0079】
なお、上記切り替えタイミングの設定は、遅延回路50の回路時定数の調節等によって行なうことができる。
【0080】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0081】
(10)遅延信号DLの遅延時間Tdを、パワースイッチング素子Swのオン操作指令タイミングからミラー期間の終了タイミングとなるまでに要すると想定される時間に設定した。これにより、サージを抑制しつつも損失を極力低減することができる。
【0082】
(第4の実施形態)
以下、第4の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0083】
図8に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図8において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0084】
本実施形態では、ゲート電圧Vgeを入力としてミラー期間の終了を判断し、これに基づき切替回路24のa端子の選択状態からb端子の選択状態への切り替えを行なう。すなわち、本実施形態では、コンパレータ60を備え、その非反転入力端子にゲート電圧Vgeを印加し、反転入力端子に、電源62により、パワースイッチング素子Swがオンする際の電圧Vthよりもわずかに高い終了検出電圧Vmを印加する。そして、AND回路52は、遅延信号DLとインバータ54の出力信号と、コンパレータ60の出力信号の論理積信号を生成して制御部40に出力する。これにより、制御部40では、操作信号gがオン指令に切り替わるタイミングから遅延時間Tdが経過することと、過電流が検出されていないことと、ゲート電圧Vgeが上記終了検出電圧Vm以上となることとの論理積が真となることで、上記切り替えを行なう。ここで、遅延時間Tdは、操作信号gがオン操作指令に切り替わるタイミングからパワースイッチング素子Swに過電流が流れた場合にその旨がコンパレータ48等を備えて構成される過電流判断手段によって検出されるまでに要する時間Ti以上であって且つ、ミラー期間の終了までに要する時間よりも短い時間に設定される。
【0085】
図9に、本実施形態にかかるパワースイッチング素子Swの駆動処理について、正常時の場合(ケース1)と過電流が検出される場合(ケース2)とを比較しつつ示す。なお、図9(a)〜図9(d)は、先の図5(a)〜図5(d)に対応しており、また図9(e)は、遅延信号DLの推移を示す。
【0086】
図示されるように、正常時においては、ミラー期間が終了し、ゲート電圧Vgeが終了検出電圧Vm以上となることで、切替回路24のa端子の選択状態からb端子の選択状態へと切り替えがなされる。これに対し、過電流が流れる場合には、上記切り替えはなされず、パワースイッチング素子Swを流れる電流は、電源20の電圧V1によって流すことのできる電流に制限される。
【0087】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0088】
(11)パワースイッチング素子Swのミラー期間の終了を検出し、ミラー期間の終了が検出されることで上記切り替えを行った。これにより、サージを抑制しつつも損失を極力低減することができる。
【0089】
(12)遅延信号DLによって規定された遅延時間Tdが経過して且つミラー期間の終了が検出されることで上記切り替えを行った。これにより、パワースイッチング素子Swがオン状態に切り替わることで過電流が流れる状況下、過電流が流れたと判断される以前にゲート電圧Vgeが上記終了検出電圧Vm以上となったとしても、上記切替がなされることを回避することができる。
【0090】
(第5の実施形態)
以下、第5の実施形態について、先の第4の実施形態との相違点を中心に図面を参照しつつ説明する。
【0091】
本実施形態では、ミラー期間の終了を判断するための終了検出電圧Vmをパワースイッチング素子Swの温度に応じて可変設定する。これは、パワースイッチング素子Swがオン状態に切り替わる閾値電圧Vthが温度に応じて変動することに鑑みた設定である。
【0092】
図10に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図10において、先の図8に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、電源62aは、パワースイッチング素子Sw付近に配置されてその温度を検出する感温ダイオードSDによる温度検出信号に基づき終了検出電圧Vmを可変設定する。これにより、終了検出電圧Vmは、パワースイッチング素子Swの温度検出値によってパワースイッチング素子Swが実際にオン状態に切り替わると想定される値よりもわずかに大きい値に設定されることとなる。
【0093】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0094】
(13)パワースイッチング素子Swの温度に応じて終了検出電圧Vmを可変設定した。これにより、現在の温度においてミラー期間のゲート電圧Vgeとして想定される値に応じて終了検出電圧Vmを設定することができる。したがって、終了検出電圧Vmを固定値とした場合と比較して、ミラー期間の終了をより迅速に検出することができる。
【0095】
(第6の実施形態)
以下、第6の実施形態について、先の第4の実施形態との相違点を中心に図面を参照しつつ説明する。
【0096】
本実施形態では、ゲート電圧Vgeの変化の検出に基づきミラー期間の終了を検出する。
【0097】
図11に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図11において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、ゲート電圧Vgeを入力として、これを微分する微分回路74を備える。この微分回路74は、例えばRC回路等によって構成することができる。そして、微分回路74の出力(ゲート電圧Vgeの変化速度)は、コンパレータ70の非反転入力端子に印加され、またコンパレータ70の反転入力端子には、電源72の電圧Vdが印加される。ここで、電圧Vdは、ミラー期間以外の微分回路74の出力値と、ミラー期間の微分回路74の出力値とで、コンパレータ70の出力値を相違させることのできる値に設定する。そして、AND回路52は、遅延信号DLと、インバータ54の出力信号と、コンパレータ70の出力信号との論理積信号を制御部40に出力する。これにより、制御部40では、操作信号gがオン操作指令に切り替わるタイミングから遅延時間Tdが経過することと、過電流が流れていないことと、ゲート電圧Vgeの上昇速度が所定以上となることとの論理積が真となることで、切替回路24をa端子の選択状態からb端子の選択状態へと切り替える処理を行なう。なお、遅延信号DLによって規定される遅延時間Tdは、操作信号gがオン操作指令に切り替わるタイミングからミラー期間に移行するタイミングまでに要する時間以上であって且つミラー期間の終了タイミングまでに要する時間以下に設定される。
【0098】
図12に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図12(a)〜図12(c)は、先の図5(a)〜図5(c)に対応しており、また図12(d)は、コンパレータ70の出力信号の推移を示し、図12(e)は、遅延信号DLの推移を示す。
【0099】
図示されるように、操作信号gがオン操作指令に切り替わり、充電用スイッチング素子30がオン状態となることで、ゲート電圧Vgeが上昇していく。これにより、コンパレータ70は、ゲート電圧Vgeの変化速度がミラー期間によるものよりも大きい旨の信号を出力するものの、この場合には、遅延信号DLによって指定される遅延時間Tdが経過しないため、上記切り替えはなされない。その後、ミラー期間の途中で遅延信号DLによって指定される遅延時間Tdが経過するものの、この際には、ゲート電圧Vgeの変化速度がミラー期間によるものである旨の信号をコンパレータ70が出力するため、上記切り替えはなされない。その後、ゲート電圧Vgeの変化速度がミラー期間によるものよりも大きい旨の信号をコンパレータ70が出力することで、上記切替がなされる。
【0100】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0101】
(14)ゲート電圧Vgeの変化が検出されることに基づきミラー期間の終了を検出した。これにより、ミラー期間の終了を的確に検出することができる。
【0102】
(第7の実施形態)
以下、第7の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0103】
図13に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図13において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、電源20および電源22を直列接続する切替回路24に加えて、電圧V3の電源86と電源22とを直列接続する切替回路84を備える。ここで、切替回路84は、a端子が選択されることで、電源22の負極をパワースイッチング素子Swのエミッタに接続する一方、b端子が選択されることで、電源22の負極を電源86の正極に接続するものである。なお、電源86の負極は、パワースイッチング素子Swの負極に接続されている。また、本実施形態では、電源20の電圧V1を、パワースイッチング素子Swをオフ状態からオン状態へと切り替える閾値電圧Vthよりも小さい値とする。
【0104】
本実施形態ではさらに、充電用スイッチング素子30および充電用抵抗体32に並列に、充電用スイッチング素子80および充電用抵抗体82が接続されている。ここで、充電用抵抗体82の抵抗値R2は充電用抵抗体32の抵抗値R1よりも小さい。
【0105】
図14に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図14(a)および図14(b)は、先の図5(a)および図5(b)に対応しており、また図14(c)は、充電用スイッチング素子80の操作態様の推移を示し、図14(d)は、切替回路24の操作態様の推移を示し、図14(e)は、切替回路84の操作態様の推移を示す。
【0106】
図示されるように、オン操作指令に伴って、切替回路24および切替回路84の双方をa端子の選択状態とした状態で、充電用スイッチング素子80をオン状態に切り替える。これにより、ゲート電圧Vgeは、電源20の電圧V1へと上昇していく。しかもこの電圧の上昇速度は、充電用抵抗体82の抵抗値R2が小さいため、大きくなる。そして、ゲート電圧Vgeが電圧V1となった時点以降、切替回路24をb端子の選択状態に切り替えるとともに、充電用スイッチング素子80をオフ操作して且つ充電用スイッチング素子30をオン操作する。これにより、ゲート電圧Vgeは閾値電圧Vthを経て電圧「V1+V2」へと上昇する。そして、ゲート電圧Vgeが電圧「V1+V2」となったタイミング以降、切替回路84をb端子の選択状態に切り替える。これにより、ゲート電圧Vgeは電圧「V1+V2+V3」へと上昇する。
【0107】
なお、切替回路24のa端子の選択状態からb端子の選択状態への切り替えは、上記遅延回路50と同様の構成を有する遅延回路の遅延信号に基づき行なえばよい。また、充電用スイッチング素子80のオフ操作や充電用スイッチング素子30のオン操作も、この遅延信号に基づき行えばよい。さらに、切替回路84のa端子の選択状態からb端子の選択状態への切り替えは、上記第1の実施形態の遅延回路50等を用いて行なうことができる。
【0108】
以上説明した本実施形態によれば、先の第1の実施形態の上記(1)、(2)、(4)〜(8)の各効果に加えて、更に以下の効果が得られるようになる。
【0109】
(15)充電用抵抗体32を迂回する経路として、充電用スイッチング素子80および充電用抵抗体82を備える経路を備え、この経路を用いる際にゲートに印加する電圧V1を閾値電圧Vth以下とした。これにより、サージ等のノイズを抑制しつつもオフ状態からオン状態への切替速度を上昇させることができる。
【0110】
(第8の実施形態)
以下、第8の実施形態について、先の第7の実施形態との相違点を中心に図面を参照しつつ説明する。
【0111】
図15に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図15(a)〜図15(e)は、先の図14(a)〜図14(e)に対応している。
【0112】
図示されるように、本実施形態では、オン操作指令に伴って充電用スイッチング素子30および充電用スイッチング素子80の双方をオン操作し、ゲート電圧Vgeが電圧V1となる時点以降、充電用スイッチング素子80をオフ操作する。これにより、ゲート電圧Vgeを電圧V1まで上昇させる期間をよりいっそう低減することができる。もっとも、こうした制御を行なう場合、充電用抵抗体82の抵抗値R2を充電用抵抗体32の抵抗値R1よりも小さくしなくてもよい。これは、充電用抵抗体32および充電用抵抗体82の並列回路の抵抗値が、充電用抵抗体32の抵抗値よりも小さいためである。
【0113】
(第9の実施形態)
以下、第9の実施形態について、先の第8の実施形態との相違点を中心に図面を参照しつつ説明する。
【0114】
図16に、本実施形態にかかるドライブユニットDUの回路構成を示す。なお、図16において、先の図13に示した部材に対応する部材については、便宜上同一の符号を付している。図示されるように、本実施形態では、切替回路90が、電源20の負極をパワースイッチング素子Swのエミッタに接続するa端子、電源22の正極に接続するb端子、電源86の正極に接続するc端子を備える。
【0115】
図17に、本実施形態にかかるパワースイッチング素子Swの駆動処理を示す。なお、図17(a)〜図17(c)は、先の図14(a)〜図14(c)に対応しており、また図17(d)は、切替回路90の操作態様の推移を示す。
【0116】
図示されるように、本実施形態では、オン操作指令に伴って、切替回路90をa端子の選択状態とした状態で、充電用スイッチング素子30および充電用スイッチング素子80をオン操作する。その後、ゲート電圧Vgeが電圧V1に達する時点以降において、切替回路90をb端子の選択状態に切り替える。そして、ゲート電圧Vgeが閾値電圧Vthを上回る時点以降において、切替回路90をc端子の選択状態に切り替える。
【0117】
(その他の実施形態)
なお、上記各実施形態は、以下のように変更して実施してもよい。
<遅延信号生成手段について>
遅延信号生成手段としては、操作信号gを入力とし、これを遅延させる手段に限らない。例えば、操作信号gがオン指令信号となることをトリガとして計時動作を行うタイマを備え、タイマの値が閾値を超えるタイミングを指定するものであってもよい。
<電圧変更手段について>
電圧変更手段としては、遅延回路50を備えて構成されるものに限らない。例えば、先の第4、5の実施形態において遅延回路50を省いて構成してもよい。また、先の第6の実施形態において、遅延回路50を省き、操作信号gがオン指令信号となってからコンパレータ60の出力が2度論理「H」となることに基づき、ミラー期間の終了を検出する手段を構成してもよい。
<過電流判断手段について>
過電流判断手段としては、パワースイッチング素子Swのセンス端子Stの微少電流によるシャント抵抗の電圧降下量と基準電圧Vrefとを比較することで過電流の有無を判断する手段に限らない。例えば、パワースイッチング素子Swの入力端子および出力端子間の電圧降下量をパワースイッチング素子Swを流れる電流と相関を有するパラメータとして用いて、この値と閾値とを比較することで過電流の有無を判断する手段であってもよい。
<駆動対象となるスイッチング素子について>
駆動対象となるIGBTとしては、これに逆並列に接続される態様にてこれと同一半導体基板に併設されたフリーホイールダイオードが設けられた半導体デバイスを構成するものに限らない。また、IGBTにも限らず、例えば、スーパージャンクションMOS電界効果トランジスタや、シリコンカーバイト(SiC)にて構成されるMOS電界効果トランジスタ等の電界効果トランジスタであってもよい。なお、MOS電界効果トランジスタを駆動対象として採用する場合、Nチャネルのトランジスタに限らず、Pチャネルのトランジスタであってもよい。なお、Pチャネルトランジスタの場合、オフ状態からオン状態への切替処理期間の途中で直列接続させる電圧生成手段の数を低減することで、導通制御端子の電位を出力端子の電位側へと更に近づけるようにしてもよい。
【0118】
もっとも、出力端子に対する導通制御端子の電位差を縮小させる処理を、直列接続させる電圧生成手段の数を増加させることで行なうようにしてもよい。これは、直列接続させる電圧生成手段の正極同士または負極同士を接続することで実現することができる。
【0119】
また、駆動対象となるパワースイッチング素子としては、インバータIVやコンバータCVを構成するものにも限らない。この際、高電位側のパワースイッチング素子Swpおよび低電位側のパワースイッチング素子Swnの直列接続体を備える構成にも限らない。
<充電用スイッチング素子および充電用抵抗体について>
充電用スイッチング素子および充電用抵抗体としては、単一または一対の電気経路を構成するものに限らない。例えば3つ以上の電気経路を構成するものであってもよい。この際、充電用の電気経路の抵抗値を小さくする期間は、ミラー期間以前に限らず、ミラー期間の終了時以降の期間であってもよい。
<そのほか>
上記第8の実施形態に対する第9の実施形態の変更点によって、第7の実施形態を変更してもよい。
【符号の説明】
【0120】
40…制御部、48…コンパレータ、50…遅延回路、Sw…パワースイッチング素子、DU…ドライブユニット。
【特許請求の範囲】
【請求項1】
電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、
前記電圧印加手段は、複数の電圧生成手段と、前記スイッチング素子の出力端子および前記導通制御端子間に直列接続される前記電圧生成手段の数を可変設定する可変手段とを備えることを特徴とするスイッチング素子の駆動装置。
【請求項2】
前記可変手段を操作することで、前記スイッチング素子のスイッチング状態のオフ状態からオン状態への切り替え処理期間において、前記直列接続される電圧生成手段の数を増加させる増加操作手段を更に備えることを特徴とする請求項1記載のスイッチング素子の駆動装置。
【請求項3】
前記可変手段を操作することで、前記スイッチング素子のオフ状態からオン状態への切り替えに際し、前記導通制御端子に印加する電圧を、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オン状態側の第1電圧とした後、該第1電圧よりも前記オン状態側の第2電圧に切り替えるように前記可変手段を操作する電圧変更手段を更に備えることを特徴とする請求項1または2記載のスイッチング素子の駆動装置。
【請求項4】
前記電圧変更手段は、前記スイッチング素子のミラー期間以降に前記第1電圧から前記第2電圧へと切り替えることを特徴とする請求項3記載のスイッチング素子の駆動装置。
【請求項5】
前記電圧変更手段は、前記スイッチング素子の操作信号がオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする請求項3記載のスイッチング素子の駆動装置。
【請求項6】
前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする請求項5記載のスイッチング素子の駆動装置。
【請求項7】
前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、
前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする請求項6記載のスイッチング素子の駆動装置。
【請求項8】
前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記電圧変更手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする請求項7記載のスイッチング素子の駆動装置。
【請求項9】
前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする請求項5〜8のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項10】
前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする請求項5〜8のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項11】
前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記第1電圧から前記第2電圧へと切り替えることを特徴とする請求項3または4記載のスイッチング素子の駆動装置。
【請求項12】
前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする請求項5〜10のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項13】
前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする請求項11または12記載のスイッチング素子の駆動装置。
【請求項14】
前記スイッチング素子の温度を検出する温度検出手段を備え、
前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする請求項13記載のスイッチング素子の駆動装置。
【請求項15】
前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする請求項11または12記載のスイッチング素子の駆動装置。
【請求項16】
前記電圧印加手段は、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オフ状態とする電圧側の電圧であるプレ電圧を生成するプレ電圧生成手段と、前記閾値電圧よりも前記オン状態とする電圧側の電圧であるポスト電圧を生成するポスト電圧生成手段とを備え、
前記開閉手段は、前記導通制御端子と前記電圧印加手段との間を開閉する複数の開閉手段を備え、
前記スイッチング素子のスイッチング状態をオフ状態からオン状態に切り替えるに際し、前記開閉手段を操作することで、前記プレ電圧生成手段と前記導通制御端子との接続状態を実現した後、前記ポスト電圧生成手段と前記導通制御端子との接続状態へと切り替える手段をさらに備え、
前記プレ電圧生成手段と前記導通制御端子との接続に際しての抵抗値の方が前記ポスト電圧生成手段と前記導通制御端子との接続に際しての抵抗値よりも小さいことを特徴とする請求項1〜15のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項17】
前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする請求項1〜16のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項1】
電圧制御形のスイッチング素子の導通制御端子に該スイッチング素子をオン状態とするための電圧を印加する電圧印加手段と、該電圧印加手段と前記導通制御端子との間を開閉する開閉手段とを備え、前記開閉手段を操作することで前記スイッチング素子を駆動するスイッチング素子の駆動装置において、
前記電圧印加手段は、複数の電圧生成手段と、前記スイッチング素子の出力端子および前記導通制御端子間に直列接続される前記電圧生成手段の数を可変設定する可変手段とを備えることを特徴とするスイッチング素子の駆動装置。
【請求項2】
前記可変手段を操作することで、前記スイッチング素子のスイッチング状態のオフ状態からオン状態への切り替え処理期間において、前記直列接続される電圧生成手段の数を増加させる増加操作手段を更に備えることを特徴とする請求項1記載のスイッチング素子の駆動装置。
【請求項3】
前記可変手段を操作することで、前記スイッチング素子のオフ状態からオン状態への切り替えに際し、前記導通制御端子に印加する電圧を、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オン状態側の第1電圧とした後、該第1電圧よりも前記オン状態側の第2電圧に切り替えるように前記可変手段を操作する電圧変更手段を更に備えることを特徴とする請求項1または2記載のスイッチング素子の駆動装置。
【請求項4】
前記電圧変更手段は、前記スイッチング素子のミラー期間以降に前記第1電圧から前記第2電圧へと切り替えることを特徴とする請求項3記載のスイッチング素子の駆動装置。
【請求項5】
前記電圧変更手段は、前記スイッチング素子の操作信号がオン状態への切り替えを指示するタイミングに対して遅延したタイミングを指示する遅延信号を生成する遅延信号生成手段を備え、前記遅延信号に基づき前記切り替えを行うことを特徴とする請求項3記載のスイッチング素子の駆動装置。
【請求項6】
前記遅延信号生成手段は、前記操作信号を入力として前記遅延信号を生成することを特徴とする請求項5記載のスイッチング素子の駆動装置。
【請求項7】
前記スイッチング素子を流れる電流が過度に大きくなるか否かを判断する過電流判断手段を更に備え、
前記遅延信号による遅延時間は、前記過電流判断手段による過電流の判断に要する時間以上に設定されることを特徴とする請求項6記載のスイッチング素子の駆動装置。
【請求項8】
前記過電流判断手段により前記スイッチング素子を流れる電流が過度に大きくなると判断される場合、前記電圧変更手段による前記切り替えを禁止する禁止手段を更に備えることを特徴とする請求項7記載のスイッチング素子の駆動装置。
【請求項9】
前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間のうちの該ミラー期間の終了前のタイミングとなるまでに要すると想定される時間に設定されることを特徴とする請求項5〜8のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項10】
前記遅延したタイミングまでの遅延時間は、前記スイッチング素子のオン状態への切替指令タイミングから前記スイッチング素子のミラー期間の終了タイミングとなるまでに要すると想定される時間に設定されることを特徴とする請求項5〜8のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項11】
前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記ミラー期間の終了が検出されることで前記第1電圧から前記第2電圧へと切り替えることを特徴とする請求項3または4記載のスイッチング素子の駆動装置。
【請求項12】
前記電圧変更手段は、前記スイッチング素子のミラー期間の終了を検出する終了検出手段を備え、前記遅延信号によって規定された遅延時間が経過して且つ前記ミラー期間の終了が検出されることで前記切り替えを行うことを特徴とする請求項5〜10のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項13】
前記終了検出手段は、前記導通制御端子の電圧と終了判定電圧とを比較する比較手段を備え、該比較手段の比較結果を前記ミラー期間の終了の有無の検出結果を示す信号とすることを特徴とする請求項11または12記載のスイッチング素子の駆動装置。
【請求項14】
前記スイッチング素子の温度を検出する温度検出手段を備え、
前記終了検出手段は、前記温度検出手段によって検出される温度に応じて前記終了判定電圧を可変設定することを特徴とする請求項13記載のスイッチング素子の駆動装置。
【請求項15】
前記終了検出手段は、前記導通制御端子の電圧の変化を検出する手段を備え、該変化が検出されることに基づき前記ミラー期間の終了を検出することを特徴とする請求項11または12記載のスイッチング素子の駆動装置。
【請求項16】
前記電圧印加手段は、前記スイッチング素子がオフ状態からオン状態に切り替わる閾値電圧よりも前記オフ状態とする電圧側の電圧であるプレ電圧を生成するプレ電圧生成手段と、前記閾値電圧よりも前記オン状態とする電圧側の電圧であるポスト電圧を生成するポスト電圧生成手段とを備え、
前記開閉手段は、前記導通制御端子と前記電圧印加手段との間を開閉する複数の開閉手段を備え、
前記スイッチング素子のスイッチング状態をオフ状態からオン状態に切り替えるに際し、前記開閉手段を操作することで、前記プレ電圧生成手段と前記導通制御端子との接続状態を実現した後、前記ポスト電圧生成手段と前記導通制御端子との接続状態へと切り替える手段をさらに備え、
前記プレ電圧生成手段と前記導通制御端子との接続に際しての抵抗値の方が前記ポスト電圧生成手段と前記導通制御端子との接続に際しての抵抗値よりも小さいことを特徴とする請求項1〜15のいずれか1項に記載のスイッチング素子の駆動装置。
【請求項17】
前記スイッチング素子は、高電位側のスイッチング素子および低電位側のスイッチング素子の直列接続体を備える電力変換回路における前記直列接続体を構成するスイッチング素子であることを特徴とする請求項1〜16のいずれか1項に記載のスイッチング素子の駆動装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2011−135731(P2011−135731A)
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願番号】特願2009−294721(P2009−294721)
【出願日】平成21年12月25日(2009.12.25)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願日】平成21年12月25日(2009.12.25)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
[ Back to top ]