スイッチング電源制御用の集積回路装置
【課題】放電回路の回路規模の増加を抑制しつつ、交流電源入力の遮断を検出してバルクコンデンサから残留電荷の放電を行うようにしたスイッチング電源制御用の集積回路装置を提供する。
【解決手段】フライバックトランス５に対して交流電圧が遮断された状態を検出する状態検出部１１、ＭＯＳＦＥＴ６に流れる電流が設定された基準値以上であることを検出する過電流保護回路のコンパレータ１２、状態検出部１１が交流電源入力の遮断状態を検知したとき、ＭＯＳＦＥＴ６をオン状態に制御してフライバックトランス５の１次巻線に接続されたバルクコンデンサ４に残留する蓄積電荷を放電させる放電制御部１３、ＭＯＳＦＥＴ６に対するＰＷＭ信号を発生するＰＷＭ制御部１４、ディセーブル端子ｄｓｂｌを有するＰＷＭ信号のドライブ回路１５、および第１のスイッチ回路ＳＷ１等によって、スイッチング電源制御用の集積回路１０が構成される。
【解決手段】フライバックトランス５に対して交流電圧が遮断された状態を検出する状態検出部１１、ＭＯＳＦＥＴ６に流れる電流が設定された基準値以上であることを検出する過電流保護回路のコンパレータ１２、状態検出部１１が交流電源入力の遮断状態を検知したとき、ＭＯＳＦＥＴ６をオン状態に制御してフライバックトランス５の１次巻線に接続されたバルクコンデンサ４に残留する蓄積電荷を放電させる放電制御部１３、ＭＯＳＦＥＴ６に対するＰＷＭ信号を発生するＰＷＭ制御部１４、ディセーブル端子ｄｓｂｌを有するＰＷＭ信号のドライブ回路１５、および第１のスイッチ回路ＳＷ１等によって、スイッチング電源制御用の集積回路１０が構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フライバックトランスの１次巻線に接続されるスイッチング素子をオンオフすることにより、交流電源の交流電圧を所定の直流電圧に変換するスイッチング電源制御用の集積回路装置に関する。
【背景技術】
【０００２】
交流電源にブリッジ整流回路を介してフライバックトランスを接続し、フライバックトランスの１次巻線に接続されるスイッチング素子をオンオフすることにより所定の出力電圧を得るスイッチング電源装置では、軽負荷または無負荷状態で交流電源入力を遮断した場合、フライバックトランスの１次巻線に接続されたバルクコンデンサに残留した電荷が引き抜かれないで残留することにより、スイッチング電源装置に高電圧が残ることがあって、感電する危険性があった。そこで、安全面からバルクコンデンサの残留電荷を意図的に放電させて、その電圧値を下げる必要がある。
【０００３】
図３は、従来のスイッチング電源装置での放電回路を示すブロック図である。ここで、トランス２２２は、集積回路３７１に電源を供給するための補助コンバータも構成している。スイッチング素子３６３がオンオフするとトランス２２２の第三巻線からは、電源供給端子ＶＣ２を介してＰＷＭ用の集積回路３７１（破線により囲まれた部分）に電源が供給され、集積回路３７１はトランス２２２の第三巻線もしくは抵抗Ｒ３０３を介してバルクフィルタコンデンサ（バルクコンデンサ）から電源供給を受けて動作し、スイッチング素子３６３のゲートにＰＷＭ信号を供給している。なお、電源供給端子ＶＣ２は抵抗Ｒ３０３を介して、図３には示していないバルクフィルタコンデンサと接続されている（下記特許文献１参照）。
【０００４】
一旦、正常動作してからＡＣ電源が切れると、電源供給端子ＶＣ２の電位が低下を始め、この電圧が１２Ｖを切るとオペアンプ３１５の出力がＨとなって、フリップフロップ３３７のＱ出力がＨ（ハイ）になる。このとき、ＰＷＭ用の集積回路３７１では、ＡＣ電源が切れない限り電源供給端子ＶＣ２からの電源供給が１２Ｖまで低下しないから、ＡＣ電源が切れる以前にスイッチング電源装置が正常運転していれば、フリップフロップ３３９の出力もＨとなっていて、ナンド（ＮＡＮＤ）ゲート３４３の出力がＬ（ロウ）になる。このためダイオード３５３が殺されて、オペアンプ３５１の反転入力端子にはスイッチング素子３６３のソース側の電圧ＶＲｓがそのまま入力される。
【０００５】
オペアンプ３５１は、バルク放電制御用の専用オペアンプであって、ナンドゲート３４３の出力がＬのとき、その基準電源３４５とスイッチング素子３６３とでシリーズレギュレータを構成している。ここでは、スイッチング素子３６３は、そのソース側の電圧ＶＲｓが常に基準電源３４５の出力電圧と（ほぼ）等しくするように、そのドレイン電流の大きさが定電流に制御される。こうして、スイッチング素子３６３がオンされると、バルクフィルタコンデンサの残留電荷はトランス２２２の１次巻線を介して放電される。
【０００６】
なお、ナンドゲート３４３の出力がＨになると、ダイオード３５３を介してオペアンプ３５１の反転入力端子にＨが入力され、オペアンプ３５１の出力は常にＬとなる。その場合、ＰＷＭ制御回路３５７の出力が抵抗Ｒ３５５によりプルダウンされる形となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５９９９４２９号特許公報（第４〜第７コラム、図１〜図３等参照）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した従来のスイッチング電源装置では、バルク放電制御に専用のオペアンプ、例えばオペアンプ３５１が必要になる。
ここでは、オペアンプ３５１がパワーＭＯＳＦＥＴからなるスイッチング素子３６３のゲート電圧を制御することで、バルクコンデンサの放電時のドレイン電流を制御するように構成されていた。オペアンプはアナログ回路であり、ある程度大きなレイアウト面積を要するために、集積回路内でスイッチング素子３６３のゲート電圧制御に必要な回路部の面積が増えてしまうという問題がある。
【０００９】
本発明は上述した点に鑑みてなされたものであって、放電回路の回路規模の増加を抑制しつつ、交流入力のオフを検出してバルクコンデンサから残留電荷の放電を行うようにしたスイッチング電源制御用の集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記問題を解決するために、交流電源にブリッジ整流回路を介してトランスを接続し、前記トランスの１次巻線の一端に接続されたスイッチング素子をオンオフして、前記交流電源の交流電圧を所定の直流電圧に変換するスイッチング電源制御用の集積回路装置が提供される。
【００１１】
この集積回路装置は、前記トランスに対して前記交流電源の電圧が遮断された状態を検出する状態検出手段と、前記スイッチング素子に流れる電流が設定された基準値以上の場合に前記スイッチング素子をオフ状態に制御する過電流保護手段と、前記状態検出手段で前記交流電圧の遮断状態を検知したとき、前記スイッチング素子をオン状態に制御して前記トランスの１次巻線の他端に接続されたバルクコンデンサに残留する蓄積電荷を放電させる放電制御手段と、を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、少ない制御用部品だけでバルクコンデンサの放電のための放電制御機能をスイッチング電源制御用の集積回路装置の内部に構成できる。特に、既存製品の過電流保護（ＯＣＰ：Over Current Protection）用のコンパレータを兼用して、抵抗とコンデンサとを使用したＲＣ回路で構成でき、パワーＭＯＳＦＥＴ等で構成されたスイッチング素子による放電電流を制御することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係るスイッチング電源装置の構成を示す図である。
【図２】図１のスイッチング電源装置における放電動作を説明するための波形図である。
【図３】従来のスイッチング電源装置での放電回路を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明をスイッチング電源装置の実施の形態を示す図面を参照して説明する。図１は、本発明の実施の形態に係るスイッチング電源装置の構成を示す図である。
交流入力端子ＣＮ１には交流電源１が着脱自在に接続され、入力フィルタ回路２を介してブリッジ整流回路３に交流電源が供給される。ここで、入力フィルタ回路２は複数のインダクタＬ１，Ｌ２、抵抗Ｒ１，Ｒ２、コンデンサＣ１で構成されている。
【００１５】
また、ブリッジ整流回路３の出力側には、バルクコンデンサ４およびフライバックトランス５の１次巻線５Ｐが接続され、１次巻線５Ｐに直列接続されたスイッチング素子、例えばＮチャネル型のＭＯＳＦＥＴ６のソース端子は電流検出抵抗Ｒｓを介して接地されている。フライバックトランス５の２次巻線５Ｓには、ダイオードＤ４および平滑コンデンサＣ２からなる平滑回路７が接続され、平滑コンデンサＣ２の両端子が直流出力端子ＣＮ２に接続されている。この直流出力端子ＣＮ２には負荷が接続される。
【００１６】
スイッチング電源制御用の集積回路１０は、ＶＨ端子、ＶＣＣ端子、ＯＵＴ端子、およびＩＳ端子等を備えている。交流電源１の両極が接続されるＡＣラインには、ダイオードＤ１，Ｄ２のそれぞれアノードが接続され、カソードは互いに接続されて抵抗Ｒ３を介して集積回路１０のＶＨ端子と接続されている。
【００１７】
ＭＯＳＦＥＴ６のゲート端子は、ゲート駆動パルスを鈍らせるための波形整形回路８を介して集積回路１０のＯＵＴ端子と接続されている。波形整形回路８は、直列接続された抵抗Ｒ４，Ｒ５と、その一方の抵抗Ｒ４に対して並列接続されたダイオードＤ３とで構成されている。ＭＯＳＦＥＴ６のゲート端子にゲート電圧Ｖｇとして供給されるパルス信号波形は、この波形整形回路８によりその立ち上がり時間を立ち下がり時間より長くするように整形される。また、ＭＯＳＦＥＴ６のソース端子と電流検出抵抗Ｒｓとの接続点は、集積回路１０のＩＳ端子と接続されている。
【００１８】
集積回路１０は、フライバックトランス５に対して交流電圧が遮断された状態を検出する状態検出部１１、ＭＯＳＦＥＴ６に流れる電流が設定された基準値以上の場合にＭＯＳＦＥＴ６をオフ状態に制御する過電流保護回路のコンパレータ１２（コンパレータ１２の非反転入力端子に入力される基準電圧が、上記の設定された基準値に相当する。）、状態検出部１１が交流電圧の遮断状態を検知したとき、ＭＯＳＦＥＴ６をオン状態に制御してフライバックトランス５の１次巻線に接続されたバルクコンデンサ４に残留する蓄積電荷を放電させる放電制御部１３、ＭＯＳＦＥＴ６に対するＰＷＭ信号を発生するＰＷＭ制御部１４、ディセーブル端子ｄｓｂｌを有するＰＷＭ信号のドライブ回路１５、および第１のスイッチ回路ＳＷ１等によって構成されている。コンパレータ１２以外の過電流保護回路は本発明とは直接関係ないため、図示を省略している。コンパレータ１２はＭＯＳＦＥＴ６に流れる電流が設定された基準値以上であるか否かを判断するためのものであり、保護回路はコンパレータ１２が過電流を検出すると、図示しない回路によりＭＯＳＦＥＴ６をオフする。なお、状態検出部１１が交流電圧の遮断状態を検知すると、保護回路がＭＯＳＦＥＴ６を直接オフする動作は禁止される。
【００１９】
ＰＷＭ制御部１４は、ドライブ回路１５のコントロール端子ｃｔｒｌと接続され、ドライブ回路１５の出力端子はＯＵＴ端子から波形整形回路８を介してＭＯＳＦＥＴ６のゲート端子に接続されている。ドライブ回路１５は、そのディセーブル端子ｄｓｂｌに状態検出部１１の出力信号が供給され、交流電圧の遮断状態が検知されてディセーブル信号がＨレベルになると、その出力がハイインピーダンスとなってＰＷＭ信号を無効にする。なお、ドライブ回路１５はＶＣＣ端子と接続され、そこから電源供給されている。
【００２０】
また、第１のスイッチ回路ＳＷ１は、放電制御部１３をドライブ回路１５の出力端子とＯＵＴ端子との接続点に接続するように設けられている。このスイッチ回路ＳＷ１は、状態検出部１１の後述するＲＳフリップフロップ回路１１ｃによってオンオフ制御されるものであって、ＲＳフリップフロップ回路１１ｃのＱ出力信号がＨレベルのときにオンするように構成されている。
【００２１】
状態検出部１１は、交流入力検出回路１１ａ、遅延時間設定タイマ１１ｂ、およびＲＳフリップフロップ回路１１ｃを有している。このうち交流入力検出回路１１ａには、交流電源１が接続されている場合、入力フィルタ回路２のコンデンサＣ１の端子電圧として全波整流信号がＶＨ端子を介して入力される。交流入力検出回路１１ａでは、それを図示しない比較回路により基準信号レベルと比較して交流電源１が遮断されたかどうかを判断し、遅延時間設定タイマ１１ｂとＲＳフリップフロップ回路１１ｃのセット入力端子（Ｓ）とに検出信号ＡＣ＿ＤＥＴを出力している。すなわち、交流電源１が供給されている状態では、上記のようにＶＨ端子に交流電源１を全波整流した波形（厳密にいえばそれをレベルシフトした波形）が入力されるので、これを低電圧の上記基準信号レベルと比較することにより、交流入力検出回路１１ａの内部で上記比較回路の出力として交流電源１の周波数の２倍の周波数のパルス列を生成することができる。また、交流電源１が遮断されると、ＶＨ端子に入力される電圧はそのときのコンデンサＣ１の充電電圧に応じて定まってしまい、交流電源１の周波数で変化することがなくなるため、上記比較回路により上記パルス列が生成されることがない。交流入力検出回路１１ａはこれを利用して、上記パルス列のパルスが所定時間生成されない場合は交流電源１が遮断されたと判断してその出力である検出信号ＡＣ＿ＤＥＴをＨレベルの信号とし、それ以外の場合は交流電源１が接続されているとして検出信号ＡＣ＿ＤＥＴをＬレベルの信号とする。
【００２２】
また、遅延時間設定タイマ１１ｂでは、検出信号ＡＣ＿ＤＥＴがＨレベルであれば計時動作が開始され、そこで設定されている時間の経過後にＲＳフリップフロップ回路１１ｃのリセット入力端子（Ｒ）にタイムアウト信号Ｔ＿Ｏを出力する。検出信号ＡＣ＿ＤＥＴがＬレベルであれば、遅延時間設定タイマ１１ｂはリセットされる。
【００２３】
過電流保護回路を構成するコンパレータ１２はヒステリシスコンパレータであって、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨが設定されている。ここでは、集積回路１０のＩＳ端子から帰還される電圧信号ＶＩＳを基準電圧ＶｒｅｆＬ，ＶｒｅｆＨと比較して、スイッチング素子に流れる電流値から過電流状態を検出することができる。
【００２４】
放電制御部１３は、インバータ回路１３ａ、ナンド（ＮＡＮＤ）回路１３ｂ、インバータ回路１３ｃ、定電流源１３ｄ、第２のスイッチ回路ＳＷ２、第３のスイッチ回路ＳＷ３、およびコンデンサＣ３を有している。コンパレータ１２の出力信号ＣＯＭＰは、ナンド回路１３ｂの一方入力となる。ナンド回路１３ｂの他方入力には、ＲＳフリップフロップ回路１１ｃのＱ出力信号が供給されている。ナンド回路１３ｂの出力端子は、インバータ回路１３ｃを介して第２のスイッチ回路ＳＷ２と接続されている。定電流源１３ｄは、第２のスイッチ回路ＳＷ２を介してコンデンサＣ３と接続されていて、インバータ回路１３ｃの出力信号がＨレベルのときに、第２のスイッチ回路ＳＷ２がオンされることによりコンデンサＣ３に定電流を供給する。コンデンサＣ３の他端は接地されている。インバータ回路１３ａは、ＲＳフリップフロップ回路１１ｃのＱ出力端子と接続され、その出力信号によって第３のスイッチ回路ＳＷ３をオンオフ制御している。また、第３のスイッチ回路ＳＷ３はコンデンサＣ３と並列に接続されている。
【００２５】
放電制御部１３は、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３によりコンデンサＣ３の充放電のタイミングが決定され、インバータ回路１３ａの出力信号がＨレベルのときに第３のスイッチ回路ＳＷ３がオンされ、コンデンサＣ３の電荷を放電するように制御する。また、コンデンサＣ３は、第２のスイッチ回路ＳＷ２がオンかつ第３のスイッチ回路ＳＷ３がオフとなるタイミング（後述のｔ１）で、定電流源１３ｄから第３のスイッチ回路ＳＷ３がオフしている場合に充電される。この放電制御部１３は、コンデンサＣ３の充電電位によってその出力電圧Ｖｏが決定され、第１のスイッチ回路ＳＷ１を介して集積回路１０のＯＵＴ端子に供給されている。
【００２６】
一般にスイッチング電源装置では、負荷側に生じた不測の事故等の原因により過負荷状態になって、そのスイッチング用のトランジスタが熱的な損傷を受け、ないしは完全破壊してしまうことがある。過電流保護回路では、電圧信号ＶＩＳが帰還される過電流検出用のコンパレータ１２によって電流検出抵抗Ｒｓに流れるＭＯＳＦＥＴ６のドレイン電流Ｉｄが検出され、そこに設定された基準電圧信号Ｖｒｅｆと比較して、出力信号ＣＯＭＰを生成している。したがって、電圧信号ＶＩＳが基準電圧信号Ｖｒｅｆより大きくなるとこの出力信号ＣＯＭＰがＬレベルになり、過電流保護回路はドレイン電流Ｉｄが許容限度を超えたと判断して直ちにＭＯＳＦＥＴ６のＰＷＭ動作を停止してオフ状態とするものである。
【００２７】
つぎに、交流電源の遮断状態を検知してバルクコンデンサ４を放電する動作について説明する。
図２は、図１のスイッチング電源装置における放電動作を説明するための波形図である。
【００２８】
同図（Ａ）には、交流入力検出回路１１ａの検出信号ＡＣ＿ＤＥＴを示している。この交流入力検出回路１１ａの検出信号ＡＣ＿ＤＥＴは、交流電源の遮断タイミングｔ１でＨレベルとなって、電源遮断状態が検出されるものとする。
【００２９】
図２（Ｂ）は、過電流検出用のコンパレータ１２の出力信号ＣＯＭＰを示している。タイミングｔ１で検出信号ＡＣ＿ＤＥＴがＨレベルになると、ＲＳフリップフロップ回路１１ｃのＱ出力信号がＨレベルになる。このＨレベルとなったＱ出力信号は、状態検出部１１から第１のスイッチ回路ＳＷ１、放電制御部１３、およびドライブ回路１５に出力される。同図（Ｃ）には、第１のスイッチ回路ＳＷ１のオンオフ状態を示している（Ｈがオン、Ｌがオフを示す。後述のＳＷ２，ＳＷ３の状態を示す図も同様。）。ディセーブル端子ｄｓｂｌへの入力信号がＨになることによって、ドライブ回路１５はその出力電圧ＶＯＵＴがハイインピーダンスになり、ＰＷＭ制御部１４がＯＵＴ端子から切り離される。また、このときのＱ出力信号によって第１のスイッチ回路ＳＷ１がオンすることで、放電制御部１３とＯＵＴ端子とが接続される。
【００３０】
図２（Ｄ）には、第２のスイッチ回路ＳＷ２のオンオフ状態を示している。タイミングｔ１でナンド回路１３ｂの出力がＬ、インバータ回路１３ｃの出力がＨになることにより第２のスイッチ回路ＳＷ２がオンされ、定電流源１３ｄからの充電電流によるコンデンサＣ３の充電が開始される。これにより、ＭＯＳＦＥＴ６のゲート電圧Ｖｇを決める電圧ＶＯＵＴが一定の傾きで増加される。同図（Ｇ）には、ＯＵＴ端子でのゲート電圧ＶＯＵＴの変化を示している。ゲート電圧ＶＯＵＴがタイミングｔ２でＭＯＳＦＥＴ６の閾値電圧Ｖｔｈを超えると、ＭＯＳＦＥＴ６をオン状態にして電流検出抵抗Ｒｓにドレイン電流Ｉｄが流れ、バルクコンデンサ４の放電が開始されるようになる。こうして、タイミングｔ２以降にはバルクコンデンサ４から残留電荷が徐々に引き抜かれることになる。
【００３１】
図２（Ｈ）には、ドレイン電流Ｉｄの変化を示している。バルクコンデンサ４の放電中に電流検出抵抗Ｒｓを流れるドレイン電流Ｉｄは、ヒステリシスコンパレータ１２によって制限を受ける。同図（Ｉ）は、集積回路１０のＩＳ端子に帰還される電圧信号ＶＩＳを示している。タイミングｔ３でこの電圧信号ＶＩＳがヒステリシスコンパレータ１２の第１の閾値ＶｒｅｆＨに達する。そこでコンパレータ１２の出力信号ＣＯＭＰがＬになり、これによりナンド回路１３ｂの出力がＨ、インバータ回路１３ｃの出力がＬになって第２のスイッチ回路ＳＷ２がオフし、ＭＯＳＦＥＴ６のゲート電圧Ｖｇの上昇が停止され、その後は一定電圧での放電が継続する。
【００３２】
ここで、図２（Ｊ）にはバルクコンデンサ４の電圧値の変化を示している。
図２（Ｅ）は、遅延時間設定タイマ１１ｂからのタイマ出力Ｔ＿Ｏを示している。遅延時間設定タイマ１１ｂは、タイミングｔ１でセットされてタイムアウト信号Ｔ＿ＯがＬレベルになる。その後、タイミングｔ４になって設定された時間が経過したとき、タイムアウト信号Ｔ＿ＯがＨレベルになり、ＲＳフリップフロップ回路１１ｃがリセットされる。これにより、状態検出部１１の出力信号はＬレベルになって、ＳＷ１がオフして放電制御部１３がＯＵＴ端子から切り離されるとともに、ドライブ回路１５がＯＵＴ端子に接続される。同図（Ｆ）には、第３のスイッチ回路ＳＷ３のオンオフ状態を示している。第１のスイッチ回路ＳＷ１がオフされ、ドライブ回路１５によってＯＵＴ端子の電圧が下げられるとともに、放電制御部１３の第３のスイッチ回路ＳＷ３がオンされる。これによりコンデンサＣ３が放電状態となって、放電制御部１３の出力電圧Ｖｏが低下する。
【００３３】
タイミングｔ５で電圧信号ＶＩＳがコンパレータ１２の低電圧側基準電圧ＶｒｅｆＬに達すると、コンパレータ１２の出力信号ＣＯＭＰがＨになる。
遅延時間設定タイマ１１ｂに設定された時間によりバルクコンデンサ４の放電に必要な時間が確保されているため、タイミングｔ５までにはバルクコンデンサ４の放電が終了していて、タイミングｔ５でＰＷＭ制御部１４を含むスイッチング電源制御用の集積回路１０が初期状態に復帰する。
【００３４】
本実施の形態では、過電流保護回路を構成する既存のコンパレータ１２を用いて、バルク放電中にＭＯＳＦＥＴ６のゲート電圧Ｖｇを制御してドレイン電流Ｉｄを制限することができる。したがって、少ない制御用部品でバルク放電機能を電源制御用ＩＣ内部に集積することが可能になる。
【００３５】
また、放電制御部１３では、バルクコンデンサ４の放電の際に定電流源１３ｄとコンデンサＣ３によりＭＯＳＦＥＴ６のゲート電圧Ｖｇを決める電圧ＶＯＵＴとしてランプ電圧を発生させている。このランプ電圧によって、ＭＯＳＦＥＴ６のゲート電圧を制御することで、ドレイン電流を制御しながらバルクコンデンサ４を放電できる。
【００３６】
さらに、集積回路１０に内蔵された遅延時間設定タイマ１１ｂで交流電源の遮断検出からそのリセットまでの時間を設定するようにしたので、バルクコンデンサ４の放電が完了した後で初期状態に戻ることができる。
【符号の説明】
【００３７】
１ 交流電源
２ 入力フィルタ回路
３ ブリッジ整流回路
４ バルクコンデンサ
５ フライバックトランス
６ スイッチング素子（ＭＯＳＦＥＴ）
７ 平滑回路
８ 波形整形回路
１０ スイッチング電源制御用の集積回路
１１ 状態検出部
１１ａ 交流入力検出回路
１１ｂ 遅延時間設定タイマ
１１ｃ ＲＳフリップフロップ回路
１２ コンパレータ
１３ 放電制御部
１３ａ，１３ｃ インバータ回路
１３ｂ ナンド（ＮＡＮＤ）回路
１３ｄ 定電流源
１４ ＰＷＭ制御部
１５ ドライブ回路
Ｃ１，Ｃ３ コンデンサ
Ｃ２ 平滑コンデンサ
ＣＮ１ 交流入力端子
ＣＮ２ 直流出力端子
Ｄ１〜Ｄ４ ダイオード
Ｌ１，Ｌ２ インダクタ
Ｒ１〜Ｒ５ 抵抗
Ｒｓ 電流検出抵抗
ＳＷ１〜ＳＷ３ スイッチ回路
【技術分野】
【０００１】
本発明は、フライバックトランスの１次巻線に接続されるスイッチング素子をオンオフすることにより、交流電源の交流電圧を所定の直流電圧に変換するスイッチング電源制御用の集積回路装置に関する。
【背景技術】
【０００２】
交流電源にブリッジ整流回路を介してフライバックトランスを接続し、フライバックトランスの１次巻線に接続されるスイッチング素子をオンオフすることにより所定の出力電圧を得るスイッチング電源装置では、軽負荷または無負荷状態で交流電源入力を遮断した場合、フライバックトランスの１次巻線に接続されたバルクコンデンサに残留した電荷が引き抜かれないで残留することにより、スイッチング電源装置に高電圧が残ることがあって、感電する危険性があった。そこで、安全面からバルクコンデンサの残留電荷を意図的に放電させて、その電圧値を下げる必要がある。
【０００３】
図３は、従来のスイッチング電源装置での放電回路を示すブロック図である。ここで、トランス２２２は、集積回路３７１に電源を供給するための補助コンバータも構成している。スイッチング素子３６３がオンオフするとトランス２２２の第三巻線からは、電源供給端子ＶＣ２を介してＰＷＭ用の集積回路３７１（破線により囲まれた部分）に電源が供給され、集積回路３７１はトランス２２２の第三巻線もしくは抵抗Ｒ３０３を介してバルクフィルタコンデンサ（バルクコンデンサ）から電源供給を受けて動作し、スイッチング素子３６３のゲートにＰＷＭ信号を供給している。なお、電源供給端子ＶＣ２は抵抗Ｒ３０３を介して、図３には示していないバルクフィルタコンデンサと接続されている（下記特許文献１参照）。
【０００４】
一旦、正常動作してからＡＣ電源が切れると、電源供給端子ＶＣ２の電位が低下を始め、この電圧が１２Ｖを切るとオペアンプ３１５の出力がＨとなって、フリップフロップ３３７のＱ出力がＨ（ハイ）になる。このとき、ＰＷＭ用の集積回路３７１では、ＡＣ電源が切れない限り電源供給端子ＶＣ２からの電源供給が１２Ｖまで低下しないから、ＡＣ電源が切れる以前にスイッチング電源装置が正常運転していれば、フリップフロップ３３９の出力もＨとなっていて、ナンド（ＮＡＮＤ）ゲート３４３の出力がＬ（ロウ）になる。このためダイオード３５３が殺されて、オペアンプ３５１の反転入力端子にはスイッチング素子３６３のソース側の電圧ＶＲｓがそのまま入力される。
【０００５】
オペアンプ３５１は、バルク放電制御用の専用オペアンプであって、ナンドゲート３４３の出力がＬのとき、その基準電源３４５とスイッチング素子３６３とでシリーズレギュレータを構成している。ここでは、スイッチング素子３６３は、そのソース側の電圧ＶＲｓが常に基準電源３４５の出力電圧と（ほぼ）等しくするように、そのドレイン電流の大きさが定電流に制御される。こうして、スイッチング素子３６３がオンされると、バルクフィルタコンデンサの残留電荷はトランス２２２の１次巻線を介して放電される。
【０００６】
なお、ナンドゲート３４３の出力がＨになると、ダイオード３５３を介してオペアンプ３５１の反転入力端子にＨが入力され、オペアンプ３５１の出力は常にＬとなる。その場合、ＰＷＭ制御回路３５７の出力が抵抗Ｒ３５５によりプルダウンされる形となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５９９９４２９号特許公報（第４〜第７コラム、図１〜図３等参照）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した従来のスイッチング電源装置では、バルク放電制御に専用のオペアンプ、例えばオペアンプ３５１が必要になる。
ここでは、オペアンプ３５１がパワーＭＯＳＦＥＴからなるスイッチング素子３６３のゲート電圧を制御することで、バルクコンデンサの放電時のドレイン電流を制御するように構成されていた。オペアンプはアナログ回路であり、ある程度大きなレイアウト面積を要するために、集積回路内でスイッチング素子３６３のゲート電圧制御に必要な回路部の面積が増えてしまうという問題がある。
【０００９】
本発明は上述した点に鑑みてなされたものであって、放電回路の回路規模の増加を抑制しつつ、交流入力のオフを検出してバルクコンデンサから残留電荷の放電を行うようにしたスイッチング電源制御用の集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記問題を解決するために、交流電源にブリッジ整流回路を介してトランスを接続し、前記トランスの１次巻線の一端に接続されたスイッチング素子をオンオフして、前記交流電源の交流電圧を所定の直流電圧に変換するスイッチング電源制御用の集積回路装置が提供される。
【００１１】
この集積回路装置は、前記トランスに対して前記交流電源の電圧が遮断された状態を検出する状態検出手段と、前記スイッチング素子に流れる電流が設定された基準値以上の場合に前記スイッチング素子をオフ状態に制御する過電流保護手段と、前記状態検出手段で前記交流電圧の遮断状態を検知したとき、前記スイッチング素子をオン状態に制御して前記トランスの１次巻線の他端に接続されたバルクコンデンサに残留する蓄積電荷を放電させる放電制御手段と、を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、少ない制御用部品だけでバルクコンデンサの放電のための放電制御機能をスイッチング電源制御用の集積回路装置の内部に構成できる。特に、既存製品の過電流保護（ＯＣＰ：Over Current Protection）用のコンパレータを兼用して、抵抗とコンデンサとを使用したＲＣ回路で構成でき、パワーＭＯＳＦＥＴ等で構成されたスイッチング素子による放電電流を制御することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係るスイッチング電源装置の構成を示す図である。
【図２】図１のスイッチング電源装置における放電動作を説明するための波形図である。
【図３】従来のスイッチング電源装置での放電回路を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明をスイッチング電源装置の実施の形態を示す図面を参照して説明する。図１は、本発明の実施の形態に係るスイッチング電源装置の構成を示す図である。
交流入力端子ＣＮ１には交流電源１が着脱自在に接続され、入力フィルタ回路２を介してブリッジ整流回路３に交流電源が供給される。ここで、入力フィルタ回路２は複数のインダクタＬ１，Ｌ２、抵抗Ｒ１，Ｒ２、コンデンサＣ１で構成されている。
【００１５】
また、ブリッジ整流回路３の出力側には、バルクコンデンサ４およびフライバックトランス５の１次巻線５Ｐが接続され、１次巻線５Ｐに直列接続されたスイッチング素子、例えばＮチャネル型のＭＯＳＦＥＴ６のソース端子は電流検出抵抗Ｒｓを介して接地されている。フライバックトランス５の２次巻線５Ｓには、ダイオードＤ４および平滑コンデンサＣ２からなる平滑回路７が接続され、平滑コンデンサＣ２の両端子が直流出力端子ＣＮ２に接続されている。この直流出力端子ＣＮ２には負荷が接続される。
【００１６】
スイッチング電源制御用の集積回路１０は、ＶＨ端子、ＶＣＣ端子、ＯＵＴ端子、およびＩＳ端子等を備えている。交流電源１の両極が接続されるＡＣラインには、ダイオードＤ１，Ｄ２のそれぞれアノードが接続され、カソードは互いに接続されて抵抗Ｒ３を介して集積回路１０のＶＨ端子と接続されている。
【００１７】
ＭＯＳＦＥＴ６のゲート端子は、ゲート駆動パルスを鈍らせるための波形整形回路８を介して集積回路１０のＯＵＴ端子と接続されている。波形整形回路８は、直列接続された抵抗Ｒ４，Ｒ５と、その一方の抵抗Ｒ４に対して並列接続されたダイオードＤ３とで構成されている。ＭＯＳＦＥＴ６のゲート端子にゲート電圧Ｖｇとして供給されるパルス信号波形は、この波形整形回路８によりその立ち上がり時間を立ち下がり時間より長くするように整形される。また、ＭＯＳＦＥＴ６のソース端子と電流検出抵抗Ｒｓとの接続点は、集積回路１０のＩＳ端子と接続されている。
【００１８】
集積回路１０は、フライバックトランス５に対して交流電圧が遮断された状態を検出する状態検出部１１、ＭＯＳＦＥＴ６に流れる電流が設定された基準値以上の場合にＭＯＳＦＥＴ６をオフ状態に制御する過電流保護回路のコンパレータ１２（コンパレータ１２の非反転入力端子に入力される基準電圧が、上記の設定された基準値に相当する。）、状態検出部１１が交流電圧の遮断状態を検知したとき、ＭＯＳＦＥＴ６をオン状態に制御してフライバックトランス５の１次巻線に接続されたバルクコンデンサ４に残留する蓄積電荷を放電させる放電制御部１３、ＭＯＳＦＥＴ６に対するＰＷＭ信号を発生するＰＷＭ制御部１４、ディセーブル端子ｄｓｂｌを有するＰＷＭ信号のドライブ回路１５、および第１のスイッチ回路ＳＷ１等によって構成されている。コンパレータ１２以外の過電流保護回路は本発明とは直接関係ないため、図示を省略している。コンパレータ１２はＭＯＳＦＥＴ６に流れる電流が設定された基準値以上であるか否かを判断するためのものであり、保護回路はコンパレータ１２が過電流を検出すると、図示しない回路によりＭＯＳＦＥＴ６をオフする。なお、状態検出部１１が交流電圧の遮断状態を検知すると、保護回路がＭＯＳＦＥＴ６を直接オフする動作は禁止される。
【００１９】
ＰＷＭ制御部１４は、ドライブ回路１５のコントロール端子ｃｔｒｌと接続され、ドライブ回路１５の出力端子はＯＵＴ端子から波形整形回路８を介してＭＯＳＦＥＴ６のゲート端子に接続されている。ドライブ回路１５は、そのディセーブル端子ｄｓｂｌに状態検出部１１の出力信号が供給され、交流電圧の遮断状態が検知されてディセーブル信号がＨレベルになると、その出力がハイインピーダンスとなってＰＷＭ信号を無効にする。なお、ドライブ回路１５はＶＣＣ端子と接続され、そこから電源供給されている。
【００２０】
また、第１のスイッチ回路ＳＷ１は、放電制御部１３をドライブ回路１５の出力端子とＯＵＴ端子との接続点に接続するように設けられている。このスイッチ回路ＳＷ１は、状態検出部１１の後述するＲＳフリップフロップ回路１１ｃによってオンオフ制御されるものであって、ＲＳフリップフロップ回路１１ｃのＱ出力信号がＨレベルのときにオンするように構成されている。
【００２１】
状態検出部１１は、交流入力検出回路１１ａ、遅延時間設定タイマ１１ｂ、およびＲＳフリップフロップ回路１１ｃを有している。このうち交流入力検出回路１１ａには、交流電源１が接続されている場合、入力フィルタ回路２のコンデンサＣ１の端子電圧として全波整流信号がＶＨ端子を介して入力される。交流入力検出回路１１ａでは、それを図示しない比較回路により基準信号レベルと比較して交流電源１が遮断されたかどうかを判断し、遅延時間設定タイマ１１ｂとＲＳフリップフロップ回路１１ｃのセット入力端子（Ｓ）とに検出信号ＡＣ＿ＤＥＴを出力している。すなわち、交流電源１が供給されている状態では、上記のようにＶＨ端子に交流電源１を全波整流した波形（厳密にいえばそれをレベルシフトした波形）が入力されるので、これを低電圧の上記基準信号レベルと比較することにより、交流入力検出回路１１ａの内部で上記比較回路の出力として交流電源１の周波数の２倍の周波数のパルス列を生成することができる。また、交流電源１が遮断されると、ＶＨ端子に入力される電圧はそのときのコンデンサＣ１の充電電圧に応じて定まってしまい、交流電源１の周波数で変化することがなくなるため、上記比較回路により上記パルス列が生成されることがない。交流入力検出回路１１ａはこれを利用して、上記パルス列のパルスが所定時間生成されない場合は交流電源１が遮断されたと判断してその出力である検出信号ＡＣ＿ＤＥＴをＨレベルの信号とし、それ以外の場合は交流電源１が接続されているとして検出信号ＡＣ＿ＤＥＴをＬレベルの信号とする。
【００２２】
また、遅延時間設定タイマ１１ｂでは、検出信号ＡＣ＿ＤＥＴがＨレベルであれば計時動作が開始され、そこで設定されている時間の経過後にＲＳフリップフロップ回路１１ｃのリセット入力端子（Ｒ）にタイムアウト信号Ｔ＿Ｏを出力する。検出信号ＡＣ＿ＤＥＴがＬレベルであれば、遅延時間設定タイマ１１ｂはリセットされる。
【００２３】
過電流保護回路を構成するコンパレータ１２はヒステリシスコンパレータであって、２つの基準電圧ＶｒｅｆＬ，ＶｒｅｆＨが設定されている。ここでは、集積回路１０のＩＳ端子から帰還される電圧信号ＶＩＳを基準電圧ＶｒｅｆＬ，ＶｒｅｆＨと比較して、スイッチング素子に流れる電流値から過電流状態を検出することができる。
【００２４】
放電制御部１３は、インバータ回路１３ａ、ナンド（ＮＡＮＤ）回路１３ｂ、インバータ回路１３ｃ、定電流源１３ｄ、第２のスイッチ回路ＳＷ２、第３のスイッチ回路ＳＷ３、およびコンデンサＣ３を有している。コンパレータ１２の出力信号ＣＯＭＰは、ナンド回路１３ｂの一方入力となる。ナンド回路１３ｂの他方入力には、ＲＳフリップフロップ回路１１ｃのＱ出力信号が供給されている。ナンド回路１３ｂの出力端子は、インバータ回路１３ｃを介して第２のスイッチ回路ＳＷ２と接続されている。定電流源１３ｄは、第２のスイッチ回路ＳＷ２を介してコンデンサＣ３と接続されていて、インバータ回路１３ｃの出力信号がＨレベルのときに、第２のスイッチ回路ＳＷ２がオンされることによりコンデンサＣ３に定電流を供給する。コンデンサＣ３の他端は接地されている。インバータ回路１３ａは、ＲＳフリップフロップ回路１１ｃのＱ出力端子と接続され、その出力信号によって第３のスイッチ回路ＳＷ３をオンオフ制御している。また、第３のスイッチ回路ＳＷ３はコンデンサＣ３と並列に接続されている。
【００２５】
放電制御部１３は、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３によりコンデンサＣ３の充放電のタイミングが決定され、インバータ回路１３ａの出力信号がＨレベルのときに第３のスイッチ回路ＳＷ３がオンされ、コンデンサＣ３の電荷を放電するように制御する。また、コンデンサＣ３は、第２のスイッチ回路ＳＷ２がオンかつ第３のスイッチ回路ＳＷ３がオフとなるタイミング（後述のｔ１）で、定電流源１３ｄから第３のスイッチ回路ＳＷ３がオフしている場合に充電される。この放電制御部１３は、コンデンサＣ３の充電電位によってその出力電圧Ｖｏが決定され、第１のスイッチ回路ＳＷ１を介して集積回路１０のＯＵＴ端子に供給されている。
【００２６】
一般にスイッチング電源装置では、負荷側に生じた不測の事故等の原因により過負荷状態になって、そのスイッチング用のトランジスタが熱的な損傷を受け、ないしは完全破壊してしまうことがある。過電流保護回路では、電圧信号ＶＩＳが帰還される過電流検出用のコンパレータ１２によって電流検出抵抗Ｒｓに流れるＭＯＳＦＥＴ６のドレイン電流Ｉｄが検出され、そこに設定された基準電圧信号Ｖｒｅｆと比較して、出力信号ＣＯＭＰを生成している。したがって、電圧信号ＶＩＳが基準電圧信号Ｖｒｅｆより大きくなるとこの出力信号ＣＯＭＰがＬレベルになり、過電流保護回路はドレイン電流Ｉｄが許容限度を超えたと判断して直ちにＭＯＳＦＥＴ６のＰＷＭ動作を停止してオフ状態とするものである。
【００２７】
つぎに、交流電源の遮断状態を検知してバルクコンデンサ４を放電する動作について説明する。
図２は、図１のスイッチング電源装置における放電動作を説明するための波形図である。
【００２８】
同図（Ａ）には、交流入力検出回路１１ａの検出信号ＡＣ＿ＤＥＴを示している。この交流入力検出回路１１ａの検出信号ＡＣ＿ＤＥＴは、交流電源の遮断タイミングｔ１でＨレベルとなって、電源遮断状態が検出されるものとする。
【００２９】
図２（Ｂ）は、過電流検出用のコンパレータ１２の出力信号ＣＯＭＰを示している。タイミングｔ１で検出信号ＡＣ＿ＤＥＴがＨレベルになると、ＲＳフリップフロップ回路１１ｃのＱ出力信号がＨレベルになる。このＨレベルとなったＱ出力信号は、状態検出部１１から第１のスイッチ回路ＳＷ１、放電制御部１３、およびドライブ回路１５に出力される。同図（Ｃ）には、第１のスイッチ回路ＳＷ１のオンオフ状態を示している（Ｈがオン、Ｌがオフを示す。後述のＳＷ２，ＳＷ３の状態を示す図も同様。）。ディセーブル端子ｄｓｂｌへの入力信号がＨになることによって、ドライブ回路１５はその出力電圧ＶＯＵＴがハイインピーダンスになり、ＰＷＭ制御部１４がＯＵＴ端子から切り離される。また、このときのＱ出力信号によって第１のスイッチ回路ＳＷ１がオンすることで、放電制御部１３とＯＵＴ端子とが接続される。
【００３０】
図２（Ｄ）には、第２のスイッチ回路ＳＷ２のオンオフ状態を示している。タイミングｔ１でナンド回路１３ｂの出力がＬ、インバータ回路１３ｃの出力がＨになることにより第２のスイッチ回路ＳＷ２がオンされ、定電流源１３ｄからの充電電流によるコンデンサＣ３の充電が開始される。これにより、ＭＯＳＦＥＴ６のゲート電圧Ｖｇを決める電圧ＶＯＵＴが一定の傾きで増加される。同図（Ｇ）には、ＯＵＴ端子でのゲート電圧ＶＯＵＴの変化を示している。ゲート電圧ＶＯＵＴがタイミングｔ２でＭＯＳＦＥＴ６の閾値電圧Ｖｔｈを超えると、ＭＯＳＦＥＴ６をオン状態にして電流検出抵抗Ｒｓにドレイン電流Ｉｄが流れ、バルクコンデンサ４の放電が開始されるようになる。こうして、タイミングｔ２以降にはバルクコンデンサ４から残留電荷が徐々に引き抜かれることになる。
【００３１】
図２（Ｈ）には、ドレイン電流Ｉｄの変化を示している。バルクコンデンサ４の放電中に電流検出抵抗Ｒｓを流れるドレイン電流Ｉｄは、ヒステリシスコンパレータ１２によって制限を受ける。同図（Ｉ）は、集積回路１０のＩＳ端子に帰還される電圧信号ＶＩＳを示している。タイミングｔ３でこの電圧信号ＶＩＳがヒステリシスコンパレータ１２の第１の閾値ＶｒｅｆＨに達する。そこでコンパレータ１２の出力信号ＣＯＭＰがＬになり、これによりナンド回路１３ｂの出力がＨ、インバータ回路１３ｃの出力がＬになって第２のスイッチ回路ＳＷ２がオフし、ＭＯＳＦＥＴ６のゲート電圧Ｖｇの上昇が停止され、その後は一定電圧での放電が継続する。
【００３２】
ここで、図２（Ｊ）にはバルクコンデンサ４の電圧値の変化を示している。
図２（Ｅ）は、遅延時間設定タイマ１１ｂからのタイマ出力Ｔ＿Ｏを示している。遅延時間設定タイマ１１ｂは、タイミングｔ１でセットされてタイムアウト信号Ｔ＿ＯがＬレベルになる。その後、タイミングｔ４になって設定された時間が経過したとき、タイムアウト信号Ｔ＿ＯがＨレベルになり、ＲＳフリップフロップ回路１１ｃがリセットされる。これにより、状態検出部１１の出力信号はＬレベルになって、ＳＷ１がオフして放電制御部１３がＯＵＴ端子から切り離されるとともに、ドライブ回路１５がＯＵＴ端子に接続される。同図（Ｆ）には、第３のスイッチ回路ＳＷ３のオンオフ状態を示している。第１のスイッチ回路ＳＷ１がオフされ、ドライブ回路１５によってＯＵＴ端子の電圧が下げられるとともに、放電制御部１３の第３のスイッチ回路ＳＷ３がオンされる。これによりコンデンサＣ３が放電状態となって、放電制御部１３の出力電圧Ｖｏが低下する。
【００３３】
タイミングｔ５で電圧信号ＶＩＳがコンパレータ１２の低電圧側基準電圧ＶｒｅｆＬに達すると、コンパレータ１２の出力信号ＣＯＭＰがＨになる。
遅延時間設定タイマ１１ｂに設定された時間によりバルクコンデンサ４の放電に必要な時間が確保されているため、タイミングｔ５までにはバルクコンデンサ４の放電が終了していて、タイミングｔ５でＰＷＭ制御部１４を含むスイッチング電源制御用の集積回路１０が初期状態に復帰する。
【００３４】
本実施の形態では、過電流保護回路を構成する既存のコンパレータ１２を用いて、バルク放電中にＭＯＳＦＥＴ６のゲート電圧Ｖｇを制御してドレイン電流Ｉｄを制限することができる。したがって、少ない制御用部品でバルク放電機能を電源制御用ＩＣ内部に集積することが可能になる。
【００３５】
また、放電制御部１３では、バルクコンデンサ４の放電の際に定電流源１３ｄとコンデンサＣ３によりＭＯＳＦＥＴ６のゲート電圧Ｖｇを決める電圧ＶＯＵＴとしてランプ電圧を発生させている。このランプ電圧によって、ＭＯＳＦＥＴ６のゲート電圧を制御することで、ドレイン電流を制御しながらバルクコンデンサ４を放電できる。
【００３６】
さらに、集積回路１０に内蔵された遅延時間設定タイマ１１ｂで交流電源の遮断検出からそのリセットまでの時間を設定するようにしたので、バルクコンデンサ４の放電が完了した後で初期状態に戻ることができる。
【符号の説明】
【００３７】
１ 交流電源
２ 入力フィルタ回路
３ ブリッジ整流回路
４ バルクコンデンサ
５ フライバックトランス
６ スイッチング素子（ＭＯＳＦＥＴ）
７ 平滑回路
８ 波形整形回路
１０ スイッチング電源制御用の集積回路
１１ 状態検出部
１１ａ 交流入力検出回路
１１ｂ 遅延時間設定タイマ
１１ｃ ＲＳフリップフロップ回路
１２ コンパレータ
１３ 放電制御部
１３ａ，１３ｃ インバータ回路
１３ｂ ナンド（ＮＡＮＤ）回路
１３ｄ 定電流源
１４ ＰＷＭ制御部
１５ ドライブ回路
Ｃ１，Ｃ３ コンデンサ
Ｃ２ 平滑コンデンサ
ＣＮ１ 交流入力端子
ＣＮ２ 直流出力端子
Ｄ１〜Ｄ４ ダイオード
Ｌ１，Ｌ２ インダクタ
Ｒ１〜Ｒ５ 抵抗
Ｒｓ 電流検出抵抗
ＳＷ１〜ＳＷ３ スイッチ回路
【特許請求の範囲】
【請求項１】
交流電源にブリッジ整流回路を介してトランスを接続し、前記トランスの１次巻線の一端に接続されたスイッチング素子をオンオフして、前記交流電源の交流電圧を所定の直流電圧に変換するスイッチング電源制御用の集積回路装置において、
前記トランスに対して前記交流電源の電圧が遮断された状態を検出する状態検出手段と、
前記スイッチング素子に流れる電流が設定された基準値以上の場合に前記スイッチング素子をオフ状態に制御する過電流保護手段と、
前記状態検出手段で前記交流電圧の遮断状態を検知したとき、前記スイッチング素子をオン状態に制御して前記トランスの１次巻線の他端に接続されたバルクコンデンサに残留する蓄積電荷を放電させる放電制御手段と、
を備えたことを特徴とするスイッチング電源制御用の集積回路装置。
【請求項２】
前記過電流保護手段では、前記過電流保護手段において設定された前記基準値を超えて前記バルクコンデンサの放電電流が前記スイッチング素子に流れた場合、前記放電電流の電流値を一定の大きさに制御することを特徴とする請求項１記載のスイッチング電源制御用の集積回路装置。
【請求項３】
前記過電流保護手段は、前記スイッチング素子に流れる電流値に比例する大きさで帰還する電圧信号を基準電圧値と比較する電流値比較回路を備えことを特徴とする請求項２記載のスイッチング電源制御用の集積回路装置。
【請求項４】
前記放電制御手段は、定電流源、前記定電流源により充電される容量素子、および前記状態検出手段の出力に応じて前記容量素子の充放電を制御するスイッチ回路を備え、前記容量素子の充電電圧により前記スイッチング素子を制御するようにしたことを特徴とする請求項１記載のスイッチング電源制御用の集積回路装置。
【請求項５】
前記状態検出手段は、前記交流電圧の遮断状態を所定時間計時するタイマ回路を備え、前記交流電圧が遮断されて前記バルクコンデンサに残留する蓄積電荷の放電を開始した後、前記所定時間経過後に前記放電制御手段をリセット状態に復帰するようにしたことを特徴とする請求項１記載のスイッチング電源制御用の集積回路装置。
【請求項６】
前記状態検出手段は、前記交流電源の出力を全波整流した電圧を表す信号を比較回路により基準信号レベルと比較し、前記比較回路から所定時間パルスが生成されないと前記交流電圧が遮断状態であると判断することを特徴とする請求項１または５に記載のスイッチング電源制御用の集積回路装置。
【請求項７】
前記所定時間が前記交流電源の周期より長いことを特徴とする請求項６記載のスイッチング電源制御用の集積回路装置。
【請求項１】
交流電源にブリッジ整流回路を介してトランスを接続し、前記トランスの１次巻線の一端に接続されたスイッチング素子をオンオフして、前記交流電源の交流電圧を所定の直流電圧に変換するスイッチング電源制御用の集積回路装置において、
前記トランスに対して前記交流電源の電圧が遮断された状態を検出する状態検出手段と、
前記スイッチング素子に流れる電流が設定された基準値以上の場合に前記スイッチング素子をオフ状態に制御する過電流保護手段と、
前記状態検出手段で前記交流電圧の遮断状態を検知したとき、前記スイッチング素子をオン状態に制御して前記トランスの１次巻線の他端に接続されたバルクコンデンサに残留する蓄積電荷を放電させる放電制御手段と、
を備えたことを特徴とするスイッチング電源制御用の集積回路装置。
【請求項２】
前記過電流保護手段では、前記過電流保護手段において設定された前記基準値を超えて前記バルクコンデンサの放電電流が前記スイッチング素子に流れた場合、前記放電電流の電流値を一定の大きさに制御することを特徴とする請求項１記載のスイッチング電源制御用の集積回路装置。
【請求項３】
前記過電流保護手段は、前記スイッチング素子に流れる電流値に比例する大きさで帰還する電圧信号を基準電圧値と比較する電流値比較回路を備えことを特徴とする請求項２記載のスイッチング電源制御用の集積回路装置。
【請求項４】
前記放電制御手段は、定電流源、前記定電流源により充電される容量素子、および前記状態検出手段の出力に応じて前記容量素子の充放電を制御するスイッチ回路を備え、前記容量素子の充電電圧により前記スイッチング素子を制御するようにしたことを特徴とする請求項１記載のスイッチング電源制御用の集積回路装置。
【請求項５】
前記状態検出手段は、前記交流電圧の遮断状態を所定時間計時するタイマ回路を備え、前記交流電圧が遮断されて前記バルクコンデンサに残留する蓄積電荷の放電を開始した後、前記所定時間経過後に前記放電制御手段をリセット状態に復帰するようにしたことを特徴とする請求項１記載のスイッチング電源制御用の集積回路装置。
【請求項６】
前記状態検出手段は、前記交流電源の出力を全波整流した電圧を表す信号を比較回路により基準信号レベルと比較し、前記比較回路から所定時間パルスが生成されないと前記交流電圧が遮断状態であると判断することを特徴とする請求項１または５に記載のスイッチング電源制御用の集積回路装置。
【請求項７】
前記所定時間が前記交流電源の周期より長いことを特徴とする請求項６記載のスイッチング電源制御用の集積回路装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−６０８１５（Ｐ２０１２−６０８１５Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０２９０２（Ｐ２０１０−２０２９０２）
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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