チャージポンプ回路
【課題】昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができるようにしたチャージポンプ回路を提供する。
【解決手段】第２のドライバ回路７５用の電源回路８０を設け、電源回路８０の構成を、第２のドライバ回路７５に電圧（ＶＯＵＴ−｜Ｖthp１０１｜)を供給するだけでなく、入力電圧ＶＩＮの投入後、ポンピング開始前に、電圧入力端子５１から電源回路８０内のＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションを通して昇圧電圧出力端子５２に電荷を供給することができる構成とする。
【解決手段】第２のドライバ回路７５用の電源回路８０を設け、電源回路８０の構成を、第２のドライバ回路７５に電圧（ＶＯＵＴ−｜Ｖthp１０１｜)を供給するだけでなく、入力電圧ＶＩＮの投入後、ポンピング開始前に、電圧入力端子５１から電源回路８０内のＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションを通して昇圧電圧出力端子５２に電荷を供給することができる構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷転送素子（電流整流素子）にＭＯＳトランジスタを使用してなるディクソン（Dickson）型のチャージポンプ回路に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）においては、ロジック回路の電源電圧は低くなりつつある。これに対して、ＦeＲＡＭ（強誘電体メモリ）などの不揮発性メモリでは、データの書き換えを行う為、ロジック回路よりも高い電源電圧が必要とされている。
【０００３】
そこで、ロジック回路と不揮発性メモリとを混載してなるＬＳＩにおいては、外部から供給する電源電圧は、高い電源電圧を必要とする不揮発性メモリに合わせ、低い電源電圧で足りるロジック回路には、外部から供給する電源電圧を降圧回路で降圧した降圧電圧を供給するか、あるいは、外部から供給する電源電圧は、低い電源電圧で足りるロジック回路に合わせ、高い電源電圧を必要とする不揮発性メモリには、外部から供給する電源電圧をチャージポンプ回路で昇圧した昇圧電圧を供給するということが行われる。
【０００４】
ここで、例えば、非特許文献１には、電荷転送素子を全てＮＭＯＳトランジスタで構成したディクソン型のチャージポンプ回路が開示されている。このチャージポンプ回路は、電荷転送素子をなすＮＭＯＳトランジスタをダイオード接続している為、これら電荷転送素子をなすＮＭＯＳトランジスタでは、そのしきい値Ｖthn分のドロップが発生し、多段昇圧を行う構成にすると、このＶthnドロップが顕著に効いて来るようになり、効率が悪いという問題点を有していた。
【０００５】
また、非特許文献１に記載のチャージポンプ回路では、電荷転送素子をなすＮＭＯＳトランジスタの電荷出力側の電位が上昇すると、バックゲート効果により、電荷転送素子をなすＮＭＯＳトランジスタのしきい値Ｖthnが高くなることから、昇圧段数を増やしていくと、電荷転送素子をなすＮＭＯＳトランジスタのしきい値Ｖthnが入力側の電位を超えてしまい、昇圧が不可能になってしまうという問題点もあった。
【０００６】
そこで、また、従来、非特許文献１に記載のチャージポンプ回路が有する問題点を解消するために、電荷転送素子をなすＮＭＯＳトランジスタの一部或は全部をＰＭＯＳトランジスタで置き換えてなるチャージポンプ回路が提案されている（例えば、特許文献１〜４参照）。
【０００７】
図１２は従来のチャージポンプ回路の一例を示す回路図である。図１２中、１は外部から供給される入力電圧ＶＩＮを入力するための電圧入力端子、２は昇圧電圧ＶＯＵＴを出力するための昇圧電圧出力端子、３はクロック信号ＣＬＫを入力するためのクロック信号入力端子、４は昇圧ストップ信号ＳＴＯＰを入力するための昇圧ストップ信号入力端子である。
【０００８】
５は１段目の電荷転送素子をなすＮＭＯＳトランジスタ、６は２段目の電荷転送素子をなすＰＭＯＳトランジスタ、７は３段目の電荷転送素子をなすＰＭＯＳトランジスタ、８〜１２はポンピング用のキャパシタ、１３はＮＭＯＳトランジスタ５のゲートに電荷を供給するＮＭＯＳトランジスタ、１４はＰＭＯＳトランジスタ６のゲートに電荷を供給するＮＭＯＳトランジスタ、１５はＰＭＯＳトランジスタ７のゲートに電荷を供給するＮＭＯＳトランジスタ、１６はノードｎ０２に電荷を供給するＮＭＯＳトランジスタである。
【０００９】
１７はキャパシタ８、９、１１、１２を駆動する第１のドライバ回路であり、１８はクロック信号ＣＬＫと昇圧ストップ信号ＳＴＯＰとをＮＯＲ処理するＮＯＲ回路、１９〜２３はインバータである。昇圧ストップ信号ＳＴＯＰは、キャパシタ８〜１２の非駆動時にはＨレベルとされ、キャパシタ８〜１２の駆動時にはＬレベルとされる。
【００１０】
クロック信号ＣＬＫは、最大値をＶＩＮ、最小値を０Ｖとするものであり、昇圧ストップ信号ＳＴＯＰがＬレベルのときは、インバータ２０、２２からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと逆相とするクロック信号ＩＣＬＫＸ、ＩＣＬＫＸＸが出力され、インバータ２１、２３からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと同相とするクロック信号ＩＣＬＫＺ、ＩＣＬＫＺｈが出力される。
【００１１】
２４はキャパシタ１０を駆動する第２のドライバ回路であり、２５は電源電圧入力端子、２６はクロック信号入力端子、２７はクロック信号出力端子である。本例では、電源電圧入力端子２５には入力電圧ＶＩＮが与えられ、クロック信号入力端子２６にはインバータ２１が出力するクロック信号ＩＣＬＫＺが与えられ、クロック信号出力端子２７からは、最大値を入力電圧ＶＩＮよりも高い電圧、最小値を０Ｖとし、位相をクロック信号ＩＣＬＫＺと逆相とするクロック信号ＩＣＬＫＸｈが出力される。
【００１２】
図１３は第２のドライバ回路２４の構成を示す回路図である。図１３中、３０〜３３はインバータであり、３４〜３７はＰＭＯＳトランジスタ、３８〜４１はＮＭＯＳトランジスタである。また、４２、４３はクロスカップルされたＮＭＯＳトランジスタ、４４、４５はキャパシタである。
【００１３】
第２のドライバ回路２４の基本構成はレベルシフタである。通常のレベルシフタでは、昇圧電源が必要となるが、第２のドライバ回路２４は、クロスカップルされたＮＭＯＳトランジスタ４２、４３のソース側に叩き上げ用のキャパシタ４４、４５を設けることで、クロック信号出力端子２７に、最大値を入力電圧ＶＩＮよりも高い電圧とするクロック信号ＩＣＬＫＸｈを得るとするものである。
【００１４】
しかしながら、第２のドライバ回路２４においては、一般的なレベルシフタの場合と異なり、クロスカップル部分にＰＭＯＳトランジスタではなく、ＮＭＯＳトランジスタ４２、４３が用いられているので、このＮＭＯＳトランジスタ４２、４３の耐圧が厳しくなっている。
【００１５】
図１４は図１２に示す従来のチャージポンプ回路における入力電圧ＶＩＮの投入後、クロック信号ＣＬＫの入力前の入力電圧ＶＩＮ、クロック信号ＩＣＬＫＸｈ、ノードｎ０２及び昇圧電圧ＶＯＵＴのレベル変化を示す波形図、図１５は図１２に示す従来のチャージポンプ回路が出力する昇圧電圧ＶＯＵＴの立ち上がり変化を示す波形図である。
【００１６】
但し、図１４及び図１５は、入力電圧ＶＩＮの投入後、５０μｓ経過時からクロック信号ＣＬＫを入力し、かつ、昇圧電圧ＶＯＵＴのレベル制御を行わないことを条件として、シミュレータでシミュレーションした結果を示している。なお、通常、昇圧電圧ＶＯＵＴは、例えば、３.３Ｖにレベル制御される。
【００１７】
図１２に示す従来のチャージポンプ回路においては、入力電圧ＶＩＮが投入され、かつ、昇圧ストップ信号ＳＴＯＰ＝Ｈレベル、あるいは、昇圧ストップ信号ＳＴＯＰ＝Ｌレベルでクロック信号ＣＬＫが入力されていないとき、ダイオード接続されたＮＭＯＳトランジスタ１６によってノードｎ０２の電位が上昇する。ノードｎ０２の電位が上昇すると、ダイオード接続されたＮＭＯＳトランジスタ１４によってノードｎ１２の電位が上昇する。
【００１８】
また、ダイオード接続されたＮＭＯＳトランジスタ１３によってノードｎ１１の電位が上昇する。ノードｎ１１の電位が上昇すると、ＮＭＯＳトランジスタ５がＯＮとなり、電圧入力端子１からノードｎ０１に電荷が供給される。この電荷の供給は、「ノードｎ０１の電位＜ＶＩＮ−Ｖthn１３（ＮＭＯＳトランジスタ１３のしきい値）−Ｖthn５（ＮＭＯＳトランジスタ５のしきい値）」という条件を満たしている期間である。
【００１９】
次に、昇圧ストップ信号ＳＴＯＰ＝Ｌレベルとされ、クロック信号ＣＬＫが入力されると、インバータ２０が出力するクロック信号ＩＣＬＫＸが立ち上がるごとに、キャパシタ８が叩き上げられるので、ＮＭＯＳトランジスタ５のゲート電位がＶＩＮ＋Ｖthn５以上となり、電圧入力端子１からノードｎ０１に電荷が供給され、ノードｎ０１はＶＩＮレベルまで上昇することになる。
【００２０】
次に、インバータ２１が出力するクロック信号ＩＣＬＫＺが立ち上がると、キャパシタ９が叩き上げられるが、このとき、第２のドライバ回路２４が出力するクロック信号ＩＣＬＫＸｈが立ち下がるので、ＰＭＯＳトランジスタ６のゲート電位が下がり、この結果、ＰＭＯＳトランジスタ６はＯＮとなり、ノードｎ０１からノードｎ０２に電荷が供給され、ノードｎ０２の電位が上昇する。
【００２１】
次に、インバータ２２が出力するクロック信号ＩＣＬＫＸＸが立ち上がると、キャパシタ１１が叩き上げられるが、このとき、インバータ２３が出力するクロック信号ＩＣＬＫＺｈが立ち下がるので、ＰＭＯＳトランジスタ７のゲート電位が下がり、ＰＭＯＳトランジスタ７はＯＮとなるので、ノードｎ０２から昇圧電圧出力端子２に電荷が供給され、昇圧電圧出力端子２の電位が上昇する。以上の動作が繰り返されて、昇圧電圧ＶＯＵＴは、目標電位に向かって上昇する。
【非特許文献１】J.F.Dickson, "On-Chip High-Voltage Generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier technique", IEEE J.Solid-State Circuits, vol.11, pp.374-378(June 1976)
【特許文献１】特開２００２−３０５８７１号公報
【特許文献２】特開２００１−２８６１２５号公報
【特許文献３】特開２００１−１３６７３３号公報
【特許文献４】特開２００７−１５９３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
非特許文献１や特許文献１〜４に記載のチャージポンプ回路では、ポンピング開始時には、電荷転送路の中間ノード（電荷転送素子をなすＭＯＳトランジスタ間のノード）の電位及び昇圧電圧ＶＯＵＴは０Ｖにあるため、昇圧電圧ＶＯＵＴは、ポンピング開始後、暫くしてから立ち上がることになり、その分、昇圧電圧ＶＯＵＴの立ち上がりは遅いという問題点があった。
【００２３】
これに対して、図１２に示す従来のチャージポンプ回路では、入力電圧ＶＩＮの投入後、ポンピング開始前に、電荷転送路の中間ノードであるノードｎ０２に電圧入力端子１から、ダイオード接続したＮＭＯＳトランジスタ１６を通して電荷を供給し、ノードｎ０２の電位を上昇させるようにしているが、このＮＭＯＳトランジスタ１６も、ノードｎ０２のレベルが「ＶＩＮ−Ｖthn１６（ＮＭＯＳトランジスタ１６のしきい値）」まで上昇するとカットオフしてしまい、昇圧電圧ＶＯＵＴの立ち上がりには、あまり寄与していないという問題点があった。
【００２４】
また、図１２に示す従来のチャージポンプ回路では、ブートストラップ方式により電荷転送素子をなすＮＭＯＳトランジスタ５及びＰＭＯＳトランジスタ６、７のゲート電位を制御しているが、２段目のポンピング用のキャパシタ１０により叩き上げられるノードｎ１２の電位は入力電圧ＶＩＮよりもかなり高くなる。そして、ノードｎ０２の電位もかなり高くなるが、ノードｎ１２に電荷を供給しているＮＭＯＳトランジスタ１４は、バックゲートを接地しているので、ゲートには、ノードｎ０２とバックゲートとの電圧差がそのまま加わることになり、ゲート酸化膜耐圧が厳しいという問題点もあった。
【００２５】
このゲート酸化膜耐圧の問題は、ＮＭＯＳトランジスタ１４として高耐圧トランジスタを用いれば、解決する問題であるが、高耐圧トランジスタは、レイアウトサイズが大きくなること、及び、通常のプロセスに加えて高耐圧トランジスタを作り込む工程が必要となり、コスト高になることから、高耐圧トランジスタを用いないで済む回路方式の開発が期待されている。
【００２６】
本発明は、かかる点に鑑み、昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができるようにしたチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本出願で開示するチャージポンプ回路は、入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、Ｐ形領域を前記電圧入力端子に接続し、Ｎ形領域を前記昇圧電圧出力端子に接続したＰＮジャンクション（ＰＮ接合）を有するものである。
【発明の効果】
【００２８】
開示したチャージポンプ回路によれば、入力電圧の投入後、ポンピング開始前に、前記電圧入力端子から前記ＰＮジャンクションを介して前記昇圧電圧出力端子に電荷を供給することができるので、入力電圧により昇圧電圧そのものを入力電圧よりも低い電圧であるが、ある程度の電圧にまで立ち上がらせることができる。これに対して、入力電圧により昇圧電圧をある程度の電圧まで立ち上げることなく、同じ効果をポンピングにより得ようとすると、入力電圧を使用する場合よりも多くの消費電力を必要とする。したがって、開示したチャージポンプ回路によれば、昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができる。
【発明を実施するための最良の形態】
【００２９】
図１は本発明の一実施形態を示す回路図である。図１中、５１は外部から供給される入力電圧ＶＩＮを入力するための電圧入力端子、５２は昇圧電圧ＶＯＵＴを出力するための昇圧電圧出力端子、５３はクロック信号ＣＬＫを入力するためのクロック信号入力端子、５４は昇圧ストップ信号ＳＴＯＰを入力するための昇圧ストップ信号入力端子、５５は１段目の電荷転送素子をなすＮＭＯＳトランジスタ、５６は２段目の電荷転送素子をなすＰＭＯＳトランジスタ、５７は３段目の電荷転送素子をなすＰＭＯＳトランジスタである。
【００３０】
ＮＭＯＳトランジスタ５５は、ドレインを電圧入力端子５１に接続し、ソースをノードｎ０１に接続し、ゲートをノードｎ１１に接続し、バックゲートを接地している。ＰＭＯＳトランジスタ５６は、ソースをノードｎ０１に接続し、ドレイン及びバックゲートをノードｎ０２に接続し、ゲートをノードｎ１２に接続している。ＰＭＯＳトランジスタ５７は、ソースをノードｎ０２に接続し、ドレイン及びバックゲートを昇圧電圧出力端子５２に接続し、ゲートをノードｎ１３に接続している。
【００３１】
５８〜６２はポンピング用のキャパシタであり、キャパシタ５８は、第１の電極をノードｎ１１に接続し、キャパシタ５９は、第１の電極をノードｎ０１に接続し、キャパシタ６０は、第１の電極をノードｎ１２に接続し、キャパシタ６１は、第１の電極をノードｎ０２に接続し、キャパシタ６２は、第１の電極をノードｎ１３に接続している。
【００３２】
６３はＮＭＯＳトランジスタ５５のゲートに電荷を供給するＮＭＯＳトランジスタ、６４はＰＭＯＳトランジスタ５６のゲートに電荷を供給するＮＭＯＳトランジスタ、６５はＰＭＯＳトランジスタ５７のゲートに電荷を供給するＮＭＯＳトランジスタ、６６はＮＭＯＳトランジスタ６４、６５のバックゲートに供給するバックゲート電位Ｖｂｇを生成するバックゲート電位生成回路である。なお、バックゲート電位Ｖｂｇは、ノードｎ０２の電位と接地電位との間の電位である。
【００３３】
ＮＭＯＳトランジスタ６３は、ドレイン及びゲートを電圧入力端子５１に接続し、ソースをノードｎ１１に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ６４は、ドレイン及びゲートをノードｎ０２に接続し、ソースをノードｎ１２に接続し、バックゲートをバックゲート電位生成回路６６のバックゲート電位出力端子６７に接続している。ＮＭＯＳトランジスタ６５は、ドレイン及びゲートを昇圧電圧出力端子５２に接続し、ソースをノードｎ１３に接続し、バックゲートをバックゲート電位生成回路６６のバックゲート電位出力端子６７に接続している。
【００３４】
６８はキャパシタ５８、５９、６１、６２を駆動する第１のドライバ回路であり、６９はＮＯＲ回路、７０〜７４はインバータである。ＮＯＲ回路６９及びインバータ７０〜７４は、高電位側の電源電圧として入力電圧ＶＩＮが供給され、低電位側の電源電圧として接地電圧が供給される。
【００３５】
また、ＮＯＲ回路６９及びインバータ７０〜７４は、縦列接続され、ＮＯＲ回路６９の第１の入力端子は、クロック信号入力端子５３に接続され、ＮＯＲ回路６９の第２の入力端子は、昇圧ストップ信号入力端子５４に接続され、インバータ７１の出力端子は、キャパシタ５８の第２の電極に接続され、インバータ７２の出力端子は、キャパシタ５９の第２の電極に接続され、インバータ７３の出力端子は、キャパシタ６１の第２の電極に接続され、インバータ７４の出力端子はキャパシタ６２の第２の電極に接続されている。
【００３６】
昇圧ストップ信号ＳＴＯＰは、キャパシタ５８〜６２の非駆動時にはＨレベル、キャパシタ５８〜６２の駆動時にはＬレベルとされる。クロック信号ＣＬＫは、最大値をＶＩＮ、最小値を０Ｖとするものであり、昇圧ストップ信号ＳＴＯＰがＬレベルのときは、インバータ７１、７３からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと逆相とするクロック信号ＩＣＬＫＸ、ＩＣＬＫＸＸが出力され、インバータ７２、７４からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと同相とするクロック信号ＩＣＬＫＺ、ＩＣＬＫＺｈが出力される。
【００３７】
７５はキャパシタ６０を駆動する第２のドライバ回路であり、７６は第１の電源電圧入力端子、７７は第２の電源電圧入力端子、７８はクロック信号入力端子、７９はクロック信号出力端子である。８０は第２のドライバ回路７５用の電源回路であり、８１は電源電圧出力端子である。
【００３８】
第２のドライバ回路７５は、第１の電源電圧入力端子７６を電源回路８０の電源電圧出力端子８１に接続し、第２の電源電圧入力端子７７を電圧入力端子５１に接続し、クロック信号入力端子７８をインバータ７２の出力端子に接続し、クロック信号出力端子７９をキャパシタ６０の第２の電極に接続している。この第２のドライバ回路７５は、クロック信号出力端子７９に、最大値を昇圧電圧ＶＯＵＴと同一電圧、最小値を０Ｖとし、位相をクロック信号ＩＣＬＫＺと逆相とするクロック信号ＩＣＬＫＸｈが得られるように構成される。
【００３９】
図２はバックゲート電位生成回路６６の第１構成例を示す回路図である。バックゲート電位生成回路６６の第１構成例は、電圧入力端子５１と接地との間にｎ個の抵抗素子８４−１〜８４−ｎ（但し、抵抗素子８４−４〜８４−（ｎ−１）は図示を省略している。）を直列接続し、抵抗素子８４−１と抵抗素子８４−２との接続点をバックゲート電位出力端子６７としたものである。なお、消費電流を少なくするためには、抵抗素子８４−１〜８４−ｎは高抵抗値とすることが必要である。
【００４０】
図３はバックゲート電位生成回路６６の第２構成例を示す回路図である。バックゲート電位生成回路６６の第２構成例は、ＰＭＯＳトランジスタ８６と、安定化用のキャパシタ８７と、微小リーク用の高抵抗値の抵抗素子８８とを備えている。ＰＭＯＳトランジスタ８６は、ソースを電圧入力端子５１に接続し、ゲートをドレインに接続し、ドレインをバックゲート電位出力端子６７に接続している。キャパシタ８７と抵抗素子８８は、バックゲート電位出力端子６７と接地との間に並列接続されている。
【００４１】
このバックゲート電位生成回路６６の第２構成例は、ダイオード接続したＰＭＯＳトランジスタ８６を用いることで、バックゲート電位生成回路６６の第１構成例が備える高抵抗値の抵抗素子８４−１〜８４−ｎを用いなくとも済むようにし、レイアウト面積の縮小化を図ることができるようにしたものである。
【００４２】
また、安定化用のキャパシタ８７は、ポンピング時に発生するカップリングノイズ（例えば、ＮＭＯＳトランジスタ６４、６５のゲート、ソース及びドレインの対Ｐウェル容量によるノイズ）によってＮＭＯＳトランジスタ６４、６５のバックゲート電位が揺らぐことを緩和するためのものである。
【００４３】
ここで、ポンピング時に、ＮＭＯＳトランジスタ６４、６５のバックゲート電位がカップリングノイズによって揺らいで低下すると、電圧入力端子５１からＰＭＯＳトランジスタ８６を通してＮＭＯＳトランジスタ６４、６５のバックゲートに電荷が供給されることになるが、ＮＭＯＳトランジスタ６４、６５のバックゲートには、電荷を抜くパスが存在しないので、ＮＭＯＳトランジスタ６４、６５のバックゲート電位は上昇する傾向を示すことになる。
【００４４】
この不具合を避けるために、微小リーク用の高抵抗値の抵抗素子８８を設け、この抵抗素子８８によりＮＭＯＳトランジスタ６４、６５のバックゲートから接地へのリークパスを形成し、ＮＭＯＳトランジスタ６４、６５のバックゲートの上昇をもたらす電荷を接地に引き抜き、ＮＭＯＳトランジスタ６４、６５のバックゲート電位の上昇を避けるようにしている。
【００４５】
図４はＮＭＯＳトランジスタ６４の構造を示す概略的構成図であり、ＮＭＯＳトランジスタ６５も同様の構造とされる。ＮＭＯＳトランジスタ６４、６５はトリプルウェル構造とされており、図４中、９１はＰ形基板、９２はＰ形基板９１に形成されたＮウェル、９３はＮウェル９２内に形成されたＰウェル、９４はＰウェル９３内に形成されたドレインをなすＮ形領域、９５はＰウェル９３内に形成されたソースをなすＮ形領域、９６はゲートである。なお、Ｎウェル９２に入力電圧ＶＩＮが印加され、Ｐウェル９３にバックゲート電圧Ｖｂｇが印加される。
【００４６】
このように、本発明の一実施形態では、ＮＭＯＳトランジスタ６４、６５は、トリプルウェル構造とされ、ＮＭＯＳトランジスタ６４、６５のバックゲートにはバックゲート電位生成回路６６から、ノードｎ０２の電位と接地電位との中間の電位であるバックゲート電位Ｖｂｇが印加されるので、ポンピング時のＮＭＯＳトランジスタ６４、６５のゲートとバックゲートとの間の電圧差を小さくし、ＮＭＯＳトランジスタ６４、６５のゲート酸化膜の破壊を回避することができ、ノードｎ０１からＰＭＯＳトランジスタ５６を通してのノードｎ０２への電荷供給、及び、ノードｎ０２からＰＭＯＳトランジスタ５７を通しての昇圧電圧出力端子５２への電荷供給が保障される。
【００４７】
図５は電源回路８０の構成を示す回路図である。電源回路８０は、ＰＭＯＳトランジスタ１００、１０１を備えている。ＰＭＯＳトランジスタ１００は、ソースを電圧入力端子５１に接続し、ゲート及びバックゲートを昇圧電圧出力端子５２に接続し、ドレインを電源電圧出力端子８１に接続している。ＰＭＯＳトランジスタ１０１は、ソース及びバックゲートを昇圧電圧出力端子５２に接続し、ゲートをドレインに接続し、ドレインを電源電圧出力端子８１に接続している。
【００４８】
このように構成された電源回路８０においては、本発明の一実施形態に入力電圧ＶＩＮが投入されると、電圧入力端子５１の電位は上昇するが、入力電圧ＶＩＮが投入された時点では、昇圧電圧ＶＯＵＴは立ち上がっていないので、ＰＭＯＳトランジスタ１００、１０１のバックゲートはほぼ接地電位になっている。
【００４９】
その結果、ＰＭＯＳトランジスタ１００のソース（Ｐ形領域）と、ＰＭＯＳトランジスタ１００のソース（Ｐ形領域）及びドレイン（Ｐ形領域）が接続しているＮウェルとの間のＰＮジャンクションが順方向となり、入力電圧ＶＩＮがＰＮジャンクションのビルトイン電圧（約０.７Ｖ）を超えると、このＰＮジャンクションを経由して、電圧入力端子５１から昇圧電圧出力端子５２に電流が流れ込み、その後、電圧入力端子５１と昇圧電圧出力端子５２との差電位がＰＮジャンクションのビルトイン電圧まで縮むと、電圧入力端子５１から昇圧電圧出力端子５２への電流の流れ込みが停止する。
【００５０】
次に、クロック信号ＣＬＫが入力され、ポンピングが開始されると、入力電圧ＶＩＮ＜昇圧電圧ＶＯＵＴとなり、ＰＭＯＳトランジスタ１００はカットオフし、昇圧電圧出力端子５２から電圧入力端子５１に電流が逆流することはない。
【００５１】
また、ＰＭＯＳトランジスタ１０１をダイオード接続し、電源電圧出力端子８１に出力電圧として、ＶＯＵＴ−｜Ｖthp１０１（ＰＭＯＳトランジスタ１０１のしきい値）｜を得るようにしているが、これは、第２のドライバ回路７５に供給する電源電圧として昇圧電圧ＶＯＵＴまでの高電位が必要ないからである。したがって、昇圧動作を実現するだけであれば、ＰＭＯＳトランジスタ１０１は無くても良く、昇圧電圧出力端子５２を直接、電源電圧出力端子８１に接続しても良い。
【００５２】
このように、本発明の一実施形態では、第２のドライバ回路７５用の電源回路８０を設けているが、この電源回路８０は、入力電圧ＶＩＮを投入すると、クロック信号ＣＬＫの入力前に、即ち、キャパシタ５８〜６２を駆動してポンピング動作を開始する前に、予め、昇圧電圧ＶＯＵＴを入力電圧ＶＩＮよりは低いが、ある程度まで立ち上がらせることができる構成とされている。
【００５３】
図６は第２のドライバ回路７５の第１構成例を示す回路図である。第２のドライバ回路７５の第１構成例は、図１３に示す第２のドライバ回路２４のように、キャパシタ４４、４５を用いた複雑な構成とはせずに、一般的なレベルシフタで構成したものである。図６中、１０４はレベルシフタ、１０５はインバータからなる反転バッファである。また、レベルシフタ１０４において、１０６はインバータであり、１０７は入力端子、１０８はＰＭＯＳトランジスタ、１０９はＮＭＯＳトランジスタ、１１０は出力端子である。
【００５４】
インバータ１０６は、入力端子１０７をクロック信号入力端子７８に接続している。ＰＭＯＳトランジスタ１０８は、ソース及びバックゲートを第２の電源電圧入力端子７７に接続し、ゲートをインバータ１０６の入力端子１０７に接続し、ドレインをインバータ１０６の出力端子１１０に接続している。ＮＭＯＳトランジスタ１０９は、ソース及びバックゲートを接地し、ゲートをインバータ１０６の入力端子１０７に接続し、ドレインをインバータ１０６の出力端子１１０に接続している。
【００５５】
１１１は差動アンプであり、１１２、１１３はＰＭＯＳトランジスタ、１１４、１１５はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１１２は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートをＰＭＯＳトランジスタ１１３のドレインに接続し、ドレインをＮＭＯＳトランジスタ１１４のドレインに接続している。ＰＭＯＳトランジスタ１１３は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートをＰＭＯＳトランジスタ１１２のドレインに接続し、ドレインを差動アンプ１１１の出力端子１１６に接続している。
【００５６】
ＮＭＯＳトランジスタ１１４は、ゲートを差動アンプ１１１の第２の入力端子としてインバータ１０６の出力端子１１０に接続し、ソース及びバックゲートを接地している。ＮＭＯＳトランジスタ１１５は、ドレインを差動アンプ１１１の出力端子１１６に接続し、ゲートを差動アンプ１１１の第１の入力端子としてクロック信号入力端子７８に接続し、ソース及びバックゲートを接地している。
【００５７】
１１７はインバータであり、１１８は入力端子、１１９はＰＭＯＳトランジスタ、１２０はＮＭＯＳトランジスタ、１２１は出力端子である。インバータ１１７は、入力端子１１８を差動アンプ１１１の出力端子１１６に接続している。ＰＭＯＳトランジスタ１１９は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートをインバータ１１７の入力端子１１８に接続し、ドレインをインバータ１１７の出力端子１２１に接続している。ＮＭＯＳトランジスタ１２０は、ソース及びバックゲートを接地し、ゲートをインバータ１１７の入力端子１１８に接続し、ドレインをインバータ１１７の出力端子１２１に接続している。
【００５８】
反転バッファ１０５において、１２２は入力端子、１２３はＰＭＯＳトランジスタ、１２４はＮＭＯＳトランジスタ、１２５は出力端子である。反転バッファ１０５は、入力端子１２２をインバータ１１７の出力端子１２１に接続し、出力端子１２５をクロック信号出力端子７９に接続している。
【００５９】
ＰＭＯＳトランジスタ１２３は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートを反転バッファ１０５の入力端子１２２に接続し、ドレインを反転バッファ１０５の出力端子１２５に接続している。ＮＭＯＳトランジスタ１２４は、ソース及びバックゲートを接地し、ゲートを反転バッファ１０５の入力端子１２２に接続し、ドレインを反転バッファ１０５の出力端子１２５に接続している。
【００６０】
本発明の一実施形態では、第２のドライバ回路７５用の電源回路８０を設け、その出力電圧（ＶＯＵＴ−｜Ｖthp１０１｜）を第２のドライバ回路７５に供給するようにしているので、第２のドライバ回路７５として、図１３に示すようなＮＭＯＳトランジスタ４２、４３とキャパシタ４４、４５とを設けてなるレベルシフタを用いなくとも、通常のレベルシフタを使用することができる。したがって、図１３に示す第２のドライバ回路２４を使用する場合に考慮しなければならないＮＭＯＳトランジスタ４２、４３のゲート酸化膜の耐圧については、全く、これを考慮する必要がない。
【００６１】
図７は第２のドライバ回路７５の第２構成例を示す回路図である。第２のドライバ回路７５の第２構成例は、そのクロック信号出力端子７９に出力させるクロック信号ＩＣＬＫＸｈを入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとの２段構成で駆動する方式を採用したものである。
【００６２】
図７中、１２８はレベルシフタであり、図６に示すレベルシフタ１０４と同一構成のものである。１３０はＰＭＯＳトランジスタ、１３１はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１３０は、ソースを昇圧電圧出力端子５２に接続し、ゲートをレベルシフタ１２８の出力端子１３２に接続し、ドレインをクロック信号出力端子７９に接続している。ＮＭＯＳトランジスタ１３１は、ドレインをクロック信号出力端子７９に接続し、ゲートをクロック信号入力端子７８に接続し、ソース及びバックゲートを接地している。
【００６３】
１３３はインバータであり、１３４は入力端子、１３５はＰＭＯＳトランジスタ、１３６はＮＭＯＳトランジスタ、１３７は出力端子である。インバータ１３３は、入力端子１３４をクロック信号入力端子７８に接続している。ＰＭＯＳトランジスタ１３５は、ソース及びバックゲートを電圧入力端子５１に接続し、ゲートをインバータ１３３の入力端子１３４に接続し、ドレインをインバータ１３３の出力端子１３７に接続している。ＮＭＯＳトランジスタ１３６は、ソース及びバックゲートを接地し、ゲートをインバータ１３３の入力端子１３４に接続し、ドレインをインバータ１３３の出力端子１３７に接続している。
【００６４】
１３８はＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタ１３８は、ゲートをドレインに接続し、ドレインをインバータ１３３の出力端子１３７に接続し、ソースをクロック信号出力端子７９に接続し、バックゲートを接地している。
【００６５】
図８は図７に示す第２のドライバ回路７５の第２構成例の動作を説明するための波形図である。図８中、Ａ１はクロック信号入力端子５３から入力されるクロック信号ＣＬＫ、Ａ２はレベルシフタ１２８が出力するクロック信号ＰＣＬＫ、Ａ３は第２のドライバ回路７５の第２構成例が出力するクロック信号ＩＣＬＫＸｈ、Ａ４は電源回路８０を設けず、第１の電源電圧入力端子７６に昇圧電圧ＶＯＵＴを印加するようにした場合に第２のドライバ回路７５の第２構成例が出力するクロック信号ＩＣＬＫＸｈを示している。
【００６６】
ここで、クロック信号ＣＬＫが立ち下がり、インバータ７２が出力するクロック信号ＩＣＬＫＺが立ち下がると、インバータ１３３の出力信号がＬレベルからＨレベルに遷移する。この結果、クロック信号ＰＣＬＫがＨレベルからＬレベルへ遷移しなくても、クロック信号ＩＣＬＫＸｈは、インバータ１３３のＨレベル出力であるＶＩＮからＮＭＯＳトランジスタ１３８のしきい値Vthn１３８を差し引いた電位（ＶＩＮ−Ｖthn１３８）に向けて上昇する。図８において、矢印線Ｑ１は、インバータ１３３及びＮＭＯＳトランジスタ１３８によるパスＰ１によりクロック信号ＩＣＬＫＸｈが立ち上がる期間を示している。
【００６７】
続いて、レベルシフタ１２８が出力するクロック信号ＰＣＬＫがクロック信号ＩＣＬＫＺに対して一定の遅延を持って同じくＨレベルからＬレベルに遷移し、ＰＭＯＳトランジスタ１３０がＯＮになると、クロック信号ＩＣＬＫＸｈは、昇圧電圧ＶＯＵＴによって更に駆動され、昇圧電圧ＶＯＵＴに向けて更に上昇する。この時、インバータ１３３の後段にはダイオード接続されたＮＭＯＳトランジスタ１３８が設けられているので、入力電圧ＶＩＮよりも高電位になったクロック信号出力端子７９側から電流がＰＭＯＳトランジスタ１３５を経由して電圧入力端子５１側に逆流することはない。図８において、矢印線Ｑ２は、ＰＭＯＳトランジスタ１３０によるパスＰ２によりクロック信号ＩＣＬＫＸｈが立ち上がる期間の一部を示している。
【００６８】
次に、クロック信号ＣＬＫが立ち上がり、インバータ７２が出力するクロック信号ＩＣＬＫＺが立ち上がると、レベルシフタ１２８が出力するクロック信号ＰＣＬＫは、ＬレベルからＨレベルに遷移し、ＰＭＯＳトランジスタ１３０はＯＦＦとなる。また、ＮＭＯＳトランジスタ１３１がＯＮとなり、クロック信号ＩＣＬＫＸｈは、ＨレベルからＬレベルに戻る。
【００６９】
このように、第２のドライバ回路７５の第２構成例は、レベルシフタ１２８が出力するクロック信号ＰＣＬＫの使用を、昇圧電圧ＶＯＵＴを電源電圧とするＰＭＯＳトランジスタ１３０のＯＮ、ＯＦＦ制御に限定し、インバータ７２が出力するクロック信号ＩＣＬＫＺを、レベルシフタ１２８を経由させずに、入力電圧ＶＩＮを電源電圧とするインバータ１３３に入力することで、第２のドライバ回路７５の第２構成例が出力するクロック信号ＩＣＬＫＸｈを入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとの双方で駆動することができるようにしたものである。
【００７０】
なお、図８に破線Ａ４で示しているように、電源回路８０を設けず、クロック信号ＩＣＬＫＸｈを昇圧電圧ＶＯＵＴのみで接地電位からＶＯＵＴ電位まで駆動しようとすると、クロック信号ＰＣＬＫも昇圧電圧ＶＯＵＴで駆動することになるため、ＰＭＯＳトランジスタ１３０のＯＦＦからＯＮへの動作が遅延し、クロック信号ＩＣＬＫＸｈは、第２のドライバ回路７５の第２構成例の場合に比較して遅延してしまう。
【００７１】
これに対して、第２のドライバ回路７５の第２構成例のように、入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとを組み合わせてクロック信号ＩＣＬＫＸｈを駆動すると、入力電圧ＶＩＮによってクロック信号ＩＣＬＫＸｈを中間レベルまで駆動することができるので、クロック信号ＩＣＬＫＸｈの立ち上がりの高速化による電荷転送素子をなすＰＭＯＳトランジスタ５６の動作マージンの拡大を実現することができる。なお、入力電圧ＶＩＮでクロック信号ＩＣＬＫＸｈをどの程度の電位まで駆動するかは、レベルシフタ１２８による遅延量で決まる。
【００７２】
また、入力電圧ＶＩＮによってクロック信号ＩＣＬＫＸｈをある程度の電圧まで立ち上げることなく、クロック信号ＩＣＬＫＸｈの立ち上がりの高速化の効果をＰＭＯＳトランジスタ１３０のみで得ようとすると、入力電圧ＶＩＮを使用する場合よりも多くの消費電力を必要とする。したがって、第２のドライバ回路７５として第２構成例を使用する場合には、消費電力のコストダウンを図ることができる。
【００７３】
図９は第２のドライバ回路７５の第３構成例を示す回路図である。図９中、１４１はレベルシフタである。レベルシフタ１４１は、インバータ１０６が出力するクロック信号ＩＣＬＫＶＩＮを出力するためのクロック信号出力端子１４２を設け、その他については、図７に示すレベルシフタ１２８と同様に構成したものである。
【００７４】
第２のドライバ回路７５の第３構成例は、第２のドライバ回路７５の第２構成例からインバータ１３３を削除し、ＮＭＯＳトランジスタ１３８のドレインをレベルシフタ１４１のクロック信号出力端子１４２に接続し、その他については、第２のドライバ回路７５の第２構成例と同様に構成したものである。
【００７５】
ここで、第２のドライバ回路７５の第２構成例において、インバータ１０６が出力するクロック信号と、インバータ１３３が出力するクロック信号とは、電圧振幅を同一とし、位相を同相とするものであるから、第２のドライバ回路７５の第３構成例は、第２のドライバ回路７４の第２構成例と同様の動作を行う。
【００７６】
図１０は本発明の一実施形態における入力電圧ＶＩＮの投入後、クロック信号ＣＬＫの入力前の入力電圧ＶＩＮ、クロック信号ＩＣＬＫＸｈ、ノードｎ０２及び昇圧電圧ＶＯＵＴのレベル変化を図１２に示す従来例の場合と比較して示す波形図である。但し、第２のドライバ回路７５として第２構成例を使用した場合を例にしている。第２のドライバ回路７５として第３構成例を使用した場合も同様の結果を得ることができる。
【００７７】
Ｂ１は本発明の一実施形態の場合のノードｎ０２のレベル変化、Ｂ２は本発明の一実施形態の場合のクロック信号ＩＣＬＫＸｈ、Ｂ３は本発明の一実施形態の場合の昇圧電圧ＶＯＵＴ、Ｃ１は図１２に示す従来例の場合のノードｎ０２のレベル変化、Ｃ２は図１２に示す従来例の場合のクロック信号ＩＣＬＫＸｈ、Ｃ３は図１２に示す従来例の場合の昇圧電圧ＶＯＵＴを示している。
【００７８】
本発明の一実施形態においては、電源回路８０を設けているので、入力電圧ＶＩＮの投入時には、電圧入力端子５１と昇圧電圧出力端子５２とは、電源回路８０のＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションを通した電流パスで接続されるので、昇圧電圧ＶＯＵＴが早い段階で立ち上がる。これに対して、図１２に示す従来例の場合には、昇圧電圧ＶＯＵＴは、ほとんど立ち上がっていない。
【００７９】
なお、図１０に示すシミュレーション結果では、昇圧電圧ＶＯＵＴは、入力電圧ＶＩＮの投入後、５μｓ辺りから立ち上がり始めているが、これは、入力電圧ＶＩＮの電位がＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションの差電位がビルトイン電圧（約０.７Ｖ）を超えないと、ＰＮジャンクションに電流が流れ始めないことによる。
【００８０】
ここで、昇圧電圧ＶＯＵＴは、基本的にはポンピング動作で生成されることから、昇圧電圧ＶＯＵＴの負荷が大きくなる程、このような昇圧電圧ＶＯＵＴの立ち上がりの違い、即ち、クロック信号ＣＬＫが入力される前（ポンピングを開始する前）に昇圧電圧ＶＯＵＴが立ち上がっているか否かの違いが大きく作用し、必要となる初期電力に大きな違いを生むことになる。
【００８１】
また、本発明の一実施形態、図１２に示す従来例ともに、入力電圧ＶＩＮの投入後、５μｓまでは、ノードｎ０２の電位は同じように立ち上がるが、本発明の一実施形態では、昇圧電圧ＶＯＵＴが立ち上がり始めると、これを受けてノードｎ０２の電位も上昇する。本発明の一実施形態における昇圧電圧ＶＯＵＴが立ち上がる前のノードｎ０２の電位の上昇は、バックゲート電位生成回路６６からＮＭＯＳトランジスタ６４のＰウェルとドレイン（Ｎ形領域）とのＰＮジャンクションを通して電荷が供給されることにより行われる。なお、昇圧電圧ＶＯＵＴが立ち上がる前のノードｎ１１の電位は、バックゲート電位生成回路６６からＮＭＯＳトランジスタ６４のＰウェルとソース（Ｎ形領域）とのＰＮジャンクションを通して電荷が供給されることによって上昇する。
【００８２】
また、図１２に示す従来例が備える第２のドライバ回路２４が出力するクロック信号ＩＣＬＫＸｈは、入力電圧ＶＩＮよりも低めに留まっているが、本発明の一実施形態が備える第２のドライバ回路７５が出力するクロック信号ＩＣＬＫＸｈは、早い段階で入力電圧ＶＩＮのレベルに達している。これは、本発明の一実施形態が備える第２のドライバ回路７５の第２構成例では、クロック信号ＩＣＬＫＸｈを入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとの２段構成で駆動しているからである。
【００８３】
前述のように、本発明の一実施形態においては、入力電圧ＶＩＮが投入されると、昇圧ストップ信号ＳＴＯＰのレベルに依らず、ノードｎ０２の電位は、バックゲート電位生成回路６６からＮＭＯＳトランジスタ６４のＰウェルとドレイン（Ｎ形領域）とのＰＮジャンクションを通して電荷が供給されることによって上昇する。
【００８４】
また、ダイオード接続されたＮＭＯＳトランジスタ６３によってノードｎ１１の電位が上昇する。ノードｎ１１の電位が上昇すると、ＮＭＯＳトランジスタ５５がＯＮとなり、電圧入力端子５１からノードｎ０１に電荷が供給される。この電荷の供給は、「ノードｎ０１の電位＜ＶＩＮ−Ｖthn６３（ＮＭＯＳトランジスタ６３のしきい値）−Ｖthn５５（ＮＭＯＳトランジスタ５５のしきい値）」という条件を満たしている期間である。
【００８５】
次に、昇圧ストップ信号ＳＴＯＰ＝Ｌレベルとすると、クロック信号ＣＬＫが入力され、インバータ７１が出力するクロック信号ＩＣＬＫＸが立ち上がるごとに、キャパシタ５８が叩き上げられるので、ＮＭＯＳトランジスタ５５のゲートレベルがＶＩＮ＋Ｖthn５５以上となり、電圧入力端子５１からノードｎ０１に電荷が供給され、ノードｎ０１はＶＩＮレベルまで上昇することになる。
【００８６】
次に、インバータ７２が出力するクロック信号ＩＣＬＫＺが立ち上がると、キャパシタ５９が叩き上げられるが、このとき、第２のドライバ回路７５が出力するクロック信号ＩＣＬＫＸｈが立ち下がるので、ＰＭＯＳトランジスタ５６のゲート電位が下がり、この結果、ＰＭＯＳトランジスタ５６はＯＮとなり、ノードｎ０１からノードｎ０２に電荷が供給され、ノードｎ０２の電位が上昇する。
【００８７】
次に、インバータ７３が出力するクロック信号ＩＣＬＫＸＸが立ち上がると、キャパシタ６１が叩き上げられるが、このとき、インバータ７４が出力するクロック信号ＩＣＬＫＺｈが立ち下がるので、ＰＭＯＳトランジスタ５７のゲート電位が下がり、ＰＭＯＳトランジスタ５７はＯＮとなるので、ノードｎ０２から昇圧電圧出力端子５２に電荷が供給され、昇圧電圧出力端子５２の電位が上昇する。以上の動作が繰り返されて、昇圧電圧ＶＯＵＴは目標電位に向かって上昇する。
【００８８】
図１１は第２のドライバ回路７５の第２構成例を使用した場合の本発明の一実施形態が出力する昇圧電圧ＶＯＵＴの立ち上がり変化を図１２に示す従来例の場合と比較して示す波形図である。但し、入力電圧ＶＩＮの投入後、５０μｓ経過時からクロック信号ＣＬＫを入力し、かつ、昇圧電圧ＶＯＵＴのレベル制御を行わないことを条件としてシミュレータでシミュレーションした結果を示しており、Ｂ３は前述したように本発明の一実施形態の場合の昇圧電圧ＶＯＵＴ、Ｃ３は前述したように図１２に示す従来例の場合の昇圧電圧ＶＯＵＴを示している。第２のドライバ回路７５の第３構成例を使用した場合も同様の結果を得ることができる。
【００８９】
本発明の一実施形態においては、ポンピングが開始される前から昇圧電圧ＶＯＵＴがある程度立ち上がっていることから、クロック信号ＣＬＫが入力された後の昇圧電圧ＶＯＵＴの立ち上がりが早くなる。例えば、昇圧電圧ＶＯＵＴの電位を３.３Ｖとした場合、本発明の一実施形態の場合には、ポンピングにより昇圧電圧ＶＯＵＴがその電位に達する時間は、図１２に示す従来例の場合に比較して約８％短縮されていることが判る。
【００９０】
以上のように、本発明の一実施形態によれば、電源回路８０を設け、入力電圧ＶＩＮの投入後、ポンピング開始前に、電圧入力端子５１から電源回路８０内のＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションを介して昇圧電圧出力端子５２に電荷を供給することができるので、消費電力のコストダウンを図ることができる入力電圧ＶＩＮにより昇圧電圧ＶＯＵＴそのものを入力電圧ＶＩＮよりも低い電圧であるが、ある程度の電圧に立ち上がらせることができる。したがって、昇圧電圧ＶＯＵＴを目標電位に立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができる。この効果は、第２のドライバ回路７５として、第１構成例、第２構成例及び第３構成例のどの構成例を使用した場合にも得ることができる。
【００９１】
また、本発明の一実施形態によれば、ＮＭＯＳトランジスタ６４、６５は、トリプルウェル構造とされ、ＮＭＯＳトランジスタ６４、６５のバックゲートにはバックゲート電位生成回路６６から、ノードｎ０２の電位と接地電位との中間の電位であるバックゲート電位Ｖｂｇが印加されるので、ポンピング時のＮＭＯＳトランジスタ６４、６５のゲートとバックゲートとの間の電圧差を小さくし、ＮＭＯＳトランジスタ６４、６５のゲート酸化膜の破壊を回避することができる。この効果も、第２のドライバ回路７５として、第１構成例、第２構成例及び第３構成例のどの構成例を使用した場合にも得ることができる。
【００９２】
また、第２のドライバ回路７５として、第２構成例及び第３構成例を使用する場合には、消費電力のコストダウンを図ることができる入力電圧ＶＩＮによってクロック信号ＩＣＬＫＸｈを中間レベルまで駆動することができるので、消費電力のコストダウンと、クロック信号ＩＣＬＫＸｈの立ち上がりの高速化による電荷転送素子をなすＰＭＯＳトランジスタ５６の動作マージンの拡大を実現することができる。特に、第３構成例を使用する場合には、回路構成を簡略化し、レイアウト面積の縮小化を図ることができる。
【００９３】
また、電源回路８０を設け、その出力電圧（ＶＯＵＴ−｜Ｖthp１０１｜）を第２のドライバ回路７５に供給するようにしているので、第２のドライバ回路７５内に、図１３に示すようなＮＭＯＳトランジスタ４２、４３とキャパシタ４４、４５とを設けてなるレベルシフタを用いなくとも、通常のレベルシフタを使用することができるので、図１３に示す第２のドライバ回路２４を使用する場合に考慮する必要があるＮＭＯＳトランジスタ４２、４３のゲート酸化膜の耐圧について、全く、これを考慮する必要がない。
【００９４】
なお、本発明の一実施形態においては、本発明を３段昇圧型のチャージポンプ回路に適用した場合について説明したが、本発明は、２段昇圧型や４段以上の昇圧型のチャージポンプにも適用することができる。
【００９５】
ここで、本発明のチャージポンプ回路を整理すると、本発明のチャージポンプ回路には、少なくとも、以下のチャージポンプ回路が含まれる。
【００９６】
（付記１）入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
Ｐ形領域を前記電圧入力端子に接続し、Ｎ形領域を前記昇圧電圧出力端子に接続したＰＮジャンクションを有することを特徴とするチャージポンプ回路。
【００９７】
（付記２）所定の電源回路を備え、
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第１のＰＭＯＳトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第２のＰＭＯＳトランジスタを介して接続して構成され、
前記Ｐ形領域は、前記第１のＰＭＯＳトランジスタのソース、前記Ｎ形領域は、前記第１のＰＭＯＳトランジスタのソース及びドレインが接続されたＮウェルであることを特徴とする付記１に記載のチャージポンプ回路。
【００９８】
（付記３）２段目の電荷転送素子として第３のＰＭＯＳトランジスタを備え、かつ、第１の電極を前記第３のＰＭＯＳトランジスタのゲートに接続したキャパシタを備えると共に、第１のクロック信号と、前記入力電圧と、前記電源回路の出力電圧とを入力し、前記第１のクロック信号の振幅を増幅した第２のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備えることを特徴とする付記２に記載のチャージポンプ回路。
【００９９】
（付記４）前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第３のインバータと、
ゲート及びドレインを前記第３のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする付記３に記載のチャージポンプ回路。
【０１００】
（付記５）前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
ゲート及びドレインを前記第１のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする付記３に記載のチャージポンプ回路。
【０１０１】
（付記６）トリプルウェル構造とされ、ドレイン及びゲートを前記第３のＰＭＯＳトランジスタのドレインに接続し、ソースを前記第３のＰＭＯＳトランジスタのゲートに接続した第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのバックゲートに正の電位を与えるバックゲート電位生成回路と
を備えることを特徴とする付記３、４又は５に記載のチャージポンプ回路。
【０１０２】
（付記７）前記バックゲート電位生成回路は、
ソースを前記電圧入力端子に接続し、ゲート及びドレインを前記バックゲート電位生成回路の出力端子に接続した第５のＰＭＯＳトランジスタと、
前記バックゲート電位生成回路の出力端子と接地との間に並列接続されたキャパシタ及び抵抗素子を備える
ことを特徴とする付記６に記載のチャージポンプ回路。
【図面の簡単な説明】
【０１０３】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の一実施形態が備えるバックゲート電位生成回路の第１構成例を示す回路図である。
【図３】本発明の一実施形態が備えるバックゲート電位生成回路の第２構成例を示す回路図である。
【図４】本発明の一実施形態が備える電荷転送素子をなすＰＭＯＳトランジスタのゲートに電荷を供給するダイオード接続されたＮＭＯＳトランジスタの構造を示す概略的構成図である。
【図５】本発明の一実施形態が備える第２のドライバ回路用の電源回路の構成を示す回路図である。
【図６】本発明の一実施形態が備える第２のドライバ回路の第１構成例を示す回路図である。
【図７】本発明の一実施形態が備える第２のドライバ回路の第２構成例を示す回路図である。
【図８】本発明の一実施形態が備える第２のドライバ回路の第２構成例の動作を説明するための波形図である。
【図９】本発明の一実施形態が備える第２のドライバ回路の第３構成例を示す回路図である。
【図１０】本発明の一実施形態における入力電圧の投入後、クロック信号の入力前の入力電圧、第２のドライバ回路が出力するクロック信号、所定のノード及び昇圧電圧のレベル変化を図１２に示す従来例の場合と比較して示す波形図である。
【図１１】本発明の一実施形態が出力する昇圧電圧の立ち上がり変化を図１２に示す従来例の場合と比較して示す波形図である。
【図１２】従来のチャージポンプ回路の一例を示す回路図である。
【図１３】図１２に示す従来のチャージポンプ回路が備える第２のドライバ回路の構成を示す回路図である。
【図１４】図１２に示す従来のチャージポンプ回路における入力電圧の投入後、クロック信号の入力前の入力電圧、第２のドライバ回路が出力するクロック信号、所定のノード及び昇圧電圧のレベル変化を示す波形図である。
【図１５】図１２に示す従来のチャージポンプ回路が出力する昇圧電圧の立ち上がり変化を示す波形図である。
【符号の説明】
【０１０４】
１…電圧入力端子
２…昇圧電圧出力端子
３…クロック信号入力端子
４…昇圧ストップ信号入力端子
５…ＮＭＯＳトランジスタ
６、７…ＰＭＯＳトランジスタ
８〜１２…キャパシタ
１３〜１６…ＮＭＯＳトランジスタ
１７…第１のドライバ回路
１８…ＮＯＲ回路
１９〜２３…インバータ
２４…第２のドライバ回路
２５…電源電圧入力端子
２６…クロック信号入力端子
２７…クロック信号出力端子
３０〜３３…インバータ
３４〜３７…ＰＭＯＳトランジスタ
３８〜４３…ＮＭＯＳトランジスタ
４４、４５…キャパシタ
５１…電圧入力端子
５２…昇圧電圧出力端子
５３…クロック信号入力端子
５４…昇圧ストップ信号入力端子
５５…ＮＭＯＳトランジスタ
５６、５７…ＰＭＯＳトランジスタ
５８〜６２…キャパシタ
６３〜６５…ＮＭＯＳトランジスタ
６６…バックゲート電位生成回路
６７…バックゲート電位出力端子
６８…第１のドライバ回路
６９…ＮＯＲ回路
７０〜７４…インバータ
７５…第２のドライバ回路
７６…第１の電源電圧入力端子
７７…第２の電源電圧入力端子
７８…クロック信号入力端子
７９…クロック信号出力端子
８０…電源回路
８１…電源電圧出力端子
８４−ｉ…抵抗素子
８６…ＰＭＯＳトランジスタ
８７…キャパシタ
８８…抵抗素子
９１…Ｐ形基板
９２…Ｎウェル
９３…Ｐウェル
９４、９５…Ｎ形領域
９６…ゲート
１００、１０１…ＰＭＯＳトランジスタ
１０４…レベルシフタ
１０５…反転バッファ
１０６…インバータ
１０７…入力端子
１０８…ＰＭＯＳトランジスタ
１０９…ＮＭＯＳトランジスタ
１１０…出力端子
１１１…差動アンプ
１１２、１１３…ＰＭＯＳトランジスタ
１１４、１１５…ＮＭＯＳトランジスタ
１１６…出力端子
１１７…インバータ
１１８…入力端子
１１９…ＰＭＯＳトランジスタ
１２０…ＮＭＯＳトランジスタ
１２１…出力端子
１２２…入力端子
１２３…ＰＭＯＳトランジスタ
１２４…ＮＭＯＳトランジスタ
１２５…出力端子
１２８…レベルシフタ
１３０…ＰＭＯＳトランジスタ
１３１…ＮＭＯＳトランジスタ
１３２…出力端子
１３３…インバータ
１３４…入力端子
１３５…ＰＭＯＳトランジスタ
１３６…ＮＭＯＳトランジスタ
１３７…出力端子
１３８…ＮＭＯＳトランジスタ
１４１…レベルシフタ
１４２…クロック信号出力端子
【技術分野】
【０００１】
本発明は、電荷転送素子（電流整流素子）にＭＯＳトランジスタを使用してなるディクソン（Dickson）型のチャージポンプ回路に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）においては、ロジック回路の電源電圧は低くなりつつある。これに対して、ＦeＲＡＭ（強誘電体メモリ）などの不揮発性メモリでは、データの書き換えを行う為、ロジック回路よりも高い電源電圧が必要とされている。
【０００３】
そこで、ロジック回路と不揮発性メモリとを混載してなるＬＳＩにおいては、外部から供給する電源電圧は、高い電源電圧を必要とする不揮発性メモリに合わせ、低い電源電圧で足りるロジック回路には、外部から供給する電源電圧を降圧回路で降圧した降圧電圧を供給するか、あるいは、外部から供給する電源電圧は、低い電源電圧で足りるロジック回路に合わせ、高い電源電圧を必要とする不揮発性メモリには、外部から供給する電源電圧をチャージポンプ回路で昇圧した昇圧電圧を供給するということが行われる。
【０００４】
ここで、例えば、非特許文献１には、電荷転送素子を全てＮＭＯＳトランジスタで構成したディクソン型のチャージポンプ回路が開示されている。このチャージポンプ回路は、電荷転送素子をなすＮＭＯＳトランジスタをダイオード接続している為、これら電荷転送素子をなすＮＭＯＳトランジスタでは、そのしきい値Ｖthn分のドロップが発生し、多段昇圧を行う構成にすると、このＶthnドロップが顕著に効いて来るようになり、効率が悪いという問題点を有していた。
【０００５】
また、非特許文献１に記載のチャージポンプ回路では、電荷転送素子をなすＮＭＯＳトランジスタの電荷出力側の電位が上昇すると、バックゲート効果により、電荷転送素子をなすＮＭＯＳトランジスタのしきい値Ｖthnが高くなることから、昇圧段数を増やしていくと、電荷転送素子をなすＮＭＯＳトランジスタのしきい値Ｖthnが入力側の電位を超えてしまい、昇圧が不可能になってしまうという問題点もあった。
【０００６】
そこで、また、従来、非特許文献１に記載のチャージポンプ回路が有する問題点を解消するために、電荷転送素子をなすＮＭＯＳトランジスタの一部或は全部をＰＭＯＳトランジスタで置き換えてなるチャージポンプ回路が提案されている（例えば、特許文献１〜４参照）。
【０００７】
図１２は従来のチャージポンプ回路の一例を示す回路図である。図１２中、１は外部から供給される入力電圧ＶＩＮを入力するための電圧入力端子、２は昇圧電圧ＶＯＵＴを出力するための昇圧電圧出力端子、３はクロック信号ＣＬＫを入力するためのクロック信号入力端子、４は昇圧ストップ信号ＳＴＯＰを入力するための昇圧ストップ信号入力端子である。
【０００８】
５は１段目の電荷転送素子をなすＮＭＯＳトランジスタ、６は２段目の電荷転送素子をなすＰＭＯＳトランジスタ、７は３段目の電荷転送素子をなすＰＭＯＳトランジスタ、８〜１２はポンピング用のキャパシタ、１３はＮＭＯＳトランジスタ５のゲートに電荷を供給するＮＭＯＳトランジスタ、１４はＰＭＯＳトランジスタ６のゲートに電荷を供給するＮＭＯＳトランジスタ、１５はＰＭＯＳトランジスタ７のゲートに電荷を供給するＮＭＯＳトランジスタ、１６はノードｎ０２に電荷を供給するＮＭＯＳトランジスタである。
【０００９】
１７はキャパシタ８、９、１１、１２を駆動する第１のドライバ回路であり、１８はクロック信号ＣＬＫと昇圧ストップ信号ＳＴＯＰとをＮＯＲ処理するＮＯＲ回路、１９〜２３はインバータである。昇圧ストップ信号ＳＴＯＰは、キャパシタ８〜１２の非駆動時にはＨレベルとされ、キャパシタ８〜１２の駆動時にはＬレベルとされる。
【００１０】
クロック信号ＣＬＫは、最大値をＶＩＮ、最小値を０Ｖとするものであり、昇圧ストップ信号ＳＴＯＰがＬレベルのときは、インバータ２０、２２からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと逆相とするクロック信号ＩＣＬＫＸ、ＩＣＬＫＸＸが出力され、インバータ２１、２３からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと同相とするクロック信号ＩＣＬＫＺ、ＩＣＬＫＺｈが出力される。
【００１１】
２４はキャパシタ１０を駆動する第２のドライバ回路であり、２５は電源電圧入力端子、２６はクロック信号入力端子、２７はクロック信号出力端子である。本例では、電源電圧入力端子２５には入力電圧ＶＩＮが与えられ、クロック信号入力端子２６にはインバータ２１が出力するクロック信号ＩＣＬＫＺが与えられ、クロック信号出力端子２７からは、最大値を入力電圧ＶＩＮよりも高い電圧、最小値を０Ｖとし、位相をクロック信号ＩＣＬＫＺと逆相とするクロック信号ＩＣＬＫＸｈが出力される。
【００１２】
図１３は第２のドライバ回路２４の構成を示す回路図である。図１３中、３０〜３３はインバータであり、３４〜３７はＰＭＯＳトランジスタ、３８〜４１はＮＭＯＳトランジスタである。また、４２、４３はクロスカップルされたＮＭＯＳトランジスタ、４４、４５はキャパシタである。
【００１３】
第２のドライバ回路２４の基本構成はレベルシフタである。通常のレベルシフタでは、昇圧電源が必要となるが、第２のドライバ回路２４は、クロスカップルされたＮＭＯＳトランジスタ４２、４３のソース側に叩き上げ用のキャパシタ４４、４５を設けることで、クロック信号出力端子２７に、最大値を入力電圧ＶＩＮよりも高い電圧とするクロック信号ＩＣＬＫＸｈを得るとするものである。
【００１４】
しかしながら、第２のドライバ回路２４においては、一般的なレベルシフタの場合と異なり、クロスカップル部分にＰＭＯＳトランジスタではなく、ＮＭＯＳトランジスタ４２、４３が用いられているので、このＮＭＯＳトランジスタ４２、４３の耐圧が厳しくなっている。
【００１５】
図１４は図１２に示す従来のチャージポンプ回路における入力電圧ＶＩＮの投入後、クロック信号ＣＬＫの入力前の入力電圧ＶＩＮ、クロック信号ＩＣＬＫＸｈ、ノードｎ０２及び昇圧電圧ＶＯＵＴのレベル変化を示す波形図、図１５は図１２に示す従来のチャージポンプ回路が出力する昇圧電圧ＶＯＵＴの立ち上がり変化を示す波形図である。
【００１６】
但し、図１４及び図１５は、入力電圧ＶＩＮの投入後、５０μｓ経過時からクロック信号ＣＬＫを入力し、かつ、昇圧電圧ＶＯＵＴのレベル制御を行わないことを条件として、シミュレータでシミュレーションした結果を示している。なお、通常、昇圧電圧ＶＯＵＴは、例えば、３.３Ｖにレベル制御される。
【００１７】
図１２に示す従来のチャージポンプ回路においては、入力電圧ＶＩＮが投入され、かつ、昇圧ストップ信号ＳＴＯＰ＝Ｈレベル、あるいは、昇圧ストップ信号ＳＴＯＰ＝Ｌレベルでクロック信号ＣＬＫが入力されていないとき、ダイオード接続されたＮＭＯＳトランジスタ１６によってノードｎ０２の電位が上昇する。ノードｎ０２の電位が上昇すると、ダイオード接続されたＮＭＯＳトランジスタ１４によってノードｎ１２の電位が上昇する。
【００１８】
また、ダイオード接続されたＮＭＯＳトランジスタ１３によってノードｎ１１の電位が上昇する。ノードｎ１１の電位が上昇すると、ＮＭＯＳトランジスタ５がＯＮとなり、電圧入力端子１からノードｎ０１に電荷が供給される。この電荷の供給は、「ノードｎ０１の電位＜ＶＩＮ−Ｖthn１３（ＮＭＯＳトランジスタ１３のしきい値）−Ｖthn５（ＮＭＯＳトランジスタ５のしきい値）」という条件を満たしている期間である。
【００１９】
次に、昇圧ストップ信号ＳＴＯＰ＝Ｌレベルとされ、クロック信号ＣＬＫが入力されると、インバータ２０が出力するクロック信号ＩＣＬＫＸが立ち上がるごとに、キャパシタ８が叩き上げられるので、ＮＭＯＳトランジスタ５のゲート電位がＶＩＮ＋Ｖthn５以上となり、電圧入力端子１からノードｎ０１に電荷が供給され、ノードｎ０１はＶＩＮレベルまで上昇することになる。
【００２０】
次に、インバータ２１が出力するクロック信号ＩＣＬＫＺが立ち上がると、キャパシタ９が叩き上げられるが、このとき、第２のドライバ回路２４が出力するクロック信号ＩＣＬＫＸｈが立ち下がるので、ＰＭＯＳトランジスタ６のゲート電位が下がり、この結果、ＰＭＯＳトランジスタ６はＯＮとなり、ノードｎ０１からノードｎ０２に電荷が供給され、ノードｎ０２の電位が上昇する。
【００２１】
次に、インバータ２２が出力するクロック信号ＩＣＬＫＸＸが立ち上がると、キャパシタ１１が叩き上げられるが、このとき、インバータ２３が出力するクロック信号ＩＣＬＫＺｈが立ち下がるので、ＰＭＯＳトランジスタ７のゲート電位が下がり、ＰＭＯＳトランジスタ７はＯＮとなるので、ノードｎ０２から昇圧電圧出力端子２に電荷が供給され、昇圧電圧出力端子２の電位が上昇する。以上の動作が繰り返されて、昇圧電圧ＶＯＵＴは、目標電位に向かって上昇する。
【非特許文献１】J.F.Dickson, "On-Chip High-Voltage Generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier technique", IEEE J.Solid-State Circuits, vol.11, pp.374-378(June 1976)
【特許文献１】特開２００２−３０５８７１号公報
【特許文献２】特開２００１−２８６１２５号公報
【特許文献３】特開２００１−１３６７３３号公報
【特許文献４】特開２００７−１５９３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
非特許文献１や特許文献１〜４に記載のチャージポンプ回路では、ポンピング開始時には、電荷転送路の中間ノード（電荷転送素子をなすＭＯＳトランジスタ間のノード）の電位及び昇圧電圧ＶＯＵＴは０Ｖにあるため、昇圧電圧ＶＯＵＴは、ポンピング開始後、暫くしてから立ち上がることになり、その分、昇圧電圧ＶＯＵＴの立ち上がりは遅いという問題点があった。
【００２３】
これに対して、図１２に示す従来のチャージポンプ回路では、入力電圧ＶＩＮの投入後、ポンピング開始前に、電荷転送路の中間ノードであるノードｎ０２に電圧入力端子１から、ダイオード接続したＮＭＯＳトランジスタ１６を通して電荷を供給し、ノードｎ０２の電位を上昇させるようにしているが、このＮＭＯＳトランジスタ１６も、ノードｎ０２のレベルが「ＶＩＮ−Ｖthn１６（ＮＭＯＳトランジスタ１６のしきい値）」まで上昇するとカットオフしてしまい、昇圧電圧ＶＯＵＴの立ち上がりには、あまり寄与していないという問題点があった。
【００２４】
また、図１２に示す従来のチャージポンプ回路では、ブートストラップ方式により電荷転送素子をなすＮＭＯＳトランジスタ５及びＰＭＯＳトランジスタ６、７のゲート電位を制御しているが、２段目のポンピング用のキャパシタ１０により叩き上げられるノードｎ１２の電位は入力電圧ＶＩＮよりもかなり高くなる。そして、ノードｎ０２の電位もかなり高くなるが、ノードｎ１２に電荷を供給しているＮＭＯＳトランジスタ１４は、バックゲートを接地しているので、ゲートには、ノードｎ０２とバックゲートとの電圧差がそのまま加わることになり、ゲート酸化膜耐圧が厳しいという問題点もあった。
【００２５】
このゲート酸化膜耐圧の問題は、ＮＭＯＳトランジスタ１４として高耐圧トランジスタを用いれば、解決する問題であるが、高耐圧トランジスタは、レイアウトサイズが大きくなること、及び、通常のプロセスに加えて高耐圧トランジスタを作り込む工程が必要となり、コスト高になることから、高耐圧トランジスタを用いないで済む回路方式の開発が期待されている。
【００２６】
本発明は、かかる点に鑑み、昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができるようにしたチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本出願で開示するチャージポンプ回路は、入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、Ｐ形領域を前記電圧入力端子に接続し、Ｎ形領域を前記昇圧電圧出力端子に接続したＰＮジャンクション（ＰＮ接合）を有するものである。
【発明の効果】
【００２８】
開示したチャージポンプ回路によれば、入力電圧の投入後、ポンピング開始前に、前記電圧入力端子から前記ＰＮジャンクションを介して前記昇圧電圧出力端子に電荷を供給することができるので、入力電圧により昇圧電圧そのものを入力電圧よりも低い電圧であるが、ある程度の電圧にまで立ち上がらせることができる。これに対して、入力電圧により昇圧電圧をある程度の電圧まで立ち上げることなく、同じ効果をポンピングにより得ようとすると、入力電圧を使用する場合よりも多くの消費電力を必要とする。したがって、開示したチャージポンプ回路によれば、昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができる。
【発明を実施するための最良の形態】
【００２９】
図１は本発明の一実施形態を示す回路図である。図１中、５１は外部から供給される入力電圧ＶＩＮを入力するための電圧入力端子、５２は昇圧電圧ＶＯＵＴを出力するための昇圧電圧出力端子、５３はクロック信号ＣＬＫを入力するためのクロック信号入力端子、５４は昇圧ストップ信号ＳＴＯＰを入力するための昇圧ストップ信号入力端子、５５は１段目の電荷転送素子をなすＮＭＯＳトランジスタ、５６は２段目の電荷転送素子をなすＰＭＯＳトランジスタ、５７は３段目の電荷転送素子をなすＰＭＯＳトランジスタである。
【００３０】
ＮＭＯＳトランジスタ５５は、ドレインを電圧入力端子５１に接続し、ソースをノードｎ０１に接続し、ゲートをノードｎ１１に接続し、バックゲートを接地している。ＰＭＯＳトランジスタ５６は、ソースをノードｎ０１に接続し、ドレイン及びバックゲートをノードｎ０２に接続し、ゲートをノードｎ１２に接続している。ＰＭＯＳトランジスタ５７は、ソースをノードｎ０２に接続し、ドレイン及びバックゲートを昇圧電圧出力端子５２に接続し、ゲートをノードｎ１３に接続している。
【００３１】
５８〜６２はポンピング用のキャパシタであり、キャパシタ５８は、第１の電極をノードｎ１１に接続し、キャパシタ５９は、第１の電極をノードｎ０１に接続し、キャパシタ６０は、第１の電極をノードｎ１２に接続し、キャパシタ６１は、第１の電極をノードｎ０２に接続し、キャパシタ６２は、第１の電極をノードｎ１３に接続している。
【００３２】
６３はＮＭＯＳトランジスタ５５のゲートに電荷を供給するＮＭＯＳトランジスタ、６４はＰＭＯＳトランジスタ５６のゲートに電荷を供給するＮＭＯＳトランジスタ、６５はＰＭＯＳトランジスタ５７のゲートに電荷を供給するＮＭＯＳトランジスタ、６６はＮＭＯＳトランジスタ６４、６５のバックゲートに供給するバックゲート電位Ｖｂｇを生成するバックゲート電位生成回路である。なお、バックゲート電位Ｖｂｇは、ノードｎ０２の電位と接地電位との間の電位である。
【００３３】
ＮＭＯＳトランジスタ６３は、ドレイン及びゲートを電圧入力端子５１に接続し、ソースをノードｎ１１に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ６４は、ドレイン及びゲートをノードｎ０２に接続し、ソースをノードｎ１２に接続し、バックゲートをバックゲート電位生成回路６６のバックゲート電位出力端子６７に接続している。ＮＭＯＳトランジスタ６５は、ドレイン及びゲートを昇圧電圧出力端子５２に接続し、ソースをノードｎ１３に接続し、バックゲートをバックゲート電位生成回路６６のバックゲート電位出力端子６７に接続している。
【００３４】
６８はキャパシタ５８、５９、６１、６２を駆動する第１のドライバ回路であり、６９はＮＯＲ回路、７０〜７４はインバータである。ＮＯＲ回路６９及びインバータ７０〜７４は、高電位側の電源電圧として入力電圧ＶＩＮが供給され、低電位側の電源電圧として接地電圧が供給される。
【００３５】
また、ＮＯＲ回路６９及びインバータ７０〜７４は、縦列接続され、ＮＯＲ回路６９の第１の入力端子は、クロック信号入力端子５３に接続され、ＮＯＲ回路６９の第２の入力端子は、昇圧ストップ信号入力端子５４に接続され、インバータ７１の出力端子は、キャパシタ５８の第２の電極に接続され、インバータ７２の出力端子は、キャパシタ５９の第２の電極に接続され、インバータ７３の出力端子は、キャパシタ６１の第２の電極に接続され、インバータ７４の出力端子はキャパシタ６２の第２の電極に接続されている。
【００３６】
昇圧ストップ信号ＳＴＯＰは、キャパシタ５８〜６２の非駆動時にはＨレベル、キャパシタ５８〜６２の駆動時にはＬレベルとされる。クロック信号ＣＬＫは、最大値をＶＩＮ、最小値を０Ｖとするものであり、昇圧ストップ信号ＳＴＯＰがＬレベルのときは、インバータ７１、７３からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと逆相とするクロック信号ＩＣＬＫＸ、ＩＣＬＫＸＸが出力され、インバータ７２、７４からは、振幅をクロック信号ＣＬＫと同一とし、位相をクロック信号ＣＬＫと同相とするクロック信号ＩＣＬＫＺ、ＩＣＬＫＺｈが出力される。
【００３７】
７５はキャパシタ６０を駆動する第２のドライバ回路であり、７６は第１の電源電圧入力端子、７７は第２の電源電圧入力端子、７８はクロック信号入力端子、７９はクロック信号出力端子である。８０は第２のドライバ回路７５用の電源回路であり、８１は電源電圧出力端子である。
【００３８】
第２のドライバ回路７５は、第１の電源電圧入力端子７６を電源回路８０の電源電圧出力端子８１に接続し、第２の電源電圧入力端子７７を電圧入力端子５１に接続し、クロック信号入力端子７８をインバータ７２の出力端子に接続し、クロック信号出力端子７９をキャパシタ６０の第２の電極に接続している。この第２のドライバ回路７５は、クロック信号出力端子７９に、最大値を昇圧電圧ＶＯＵＴと同一電圧、最小値を０Ｖとし、位相をクロック信号ＩＣＬＫＺと逆相とするクロック信号ＩＣＬＫＸｈが得られるように構成される。
【００３９】
図２はバックゲート電位生成回路６６の第１構成例を示す回路図である。バックゲート電位生成回路６６の第１構成例は、電圧入力端子５１と接地との間にｎ個の抵抗素子８４−１〜８４−ｎ（但し、抵抗素子８４−４〜８４−（ｎ−１）は図示を省略している。）を直列接続し、抵抗素子８４−１と抵抗素子８４−２との接続点をバックゲート電位出力端子６７としたものである。なお、消費電流を少なくするためには、抵抗素子８４−１〜８４−ｎは高抵抗値とすることが必要である。
【００４０】
図３はバックゲート電位生成回路６６の第２構成例を示す回路図である。バックゲート電位生成回路６６の第２構成例は、ＰＭＯＳトランジスタ８６と、安定化用のキャパシタ８７と、微小リーク用の高抵抗値の抵抗素子８８とを備えている。ＰＭＯＳトランジスタ８６は、ソースを電圧入力端子５１に接続し、ゲートをドレインに接続し、ドレインをバックゲート電位出力端子６７に接続している。キャパシタ８７と抵抗素子８８は、バックゲート電位出力端子６７と接地との間に並列接続されている。
【００４１】
このバックゲート電位生成回路６６の第２構成例は、ダイオード接続したＰＭＯＳトランジスタ８６を用いることで、バックゲート電位生成回路６６の第１構成例が備える高抵抗値の抵抗素子８４−１〜８４−ｎを用いなくとも済むようにし、レイアウト面積の縮小化を図ることができるようにしたものである。
【００４２】
また、安定化用のキャパシタ８７は、ポンピング時に発生するカップリングノイズ（例えば、ＮＭＯＳトランジスタ６４、６５のゲート、ソース及びドレインの対Ｐウェル容量によるノイズ）によってＮＭＯＳトランジスタ６４、６５のバックゲート電位が揺らぐことを緩和するためのものである。
【００４３】
ここで、ポンピング時に、ＮＭＯＳトランジスタ６４、６５のバックゲート電位がカップリングノイズによって揺らいで低下すると、電圧入力端子５１からＰＭＯＳトランジスタ８６を通してＮＭＯＳトランジスタ６４、６５のバックゲートに電荷が供給されることになるが、ＮＭＯＳトランジスタ６４、６５のバックゲートには、電荷を抜くパスが存在しないので、ＮＭＯＳトランジスタ６４、６５のバックゲート電位は上昇する傾向を示すことになる。
【００４４】
この不具合を避けるために、微小リーク用の高抵抗値の抵抗素子８８を設け、この抵抗素子８８によりＮＭＯＳトランジスタ６４、６５のバックゲートから接地へのリークパスを形成し、ＮＭＯＳトランジスタ６４、６５のバックゲートの上昇をもたらす電荷を接地に引き抜き、ＮＭＯＳトランジスタ６４、６５のバックゲート電位の上昇を避けるようにしている。
【００４５】
図４はＮＭＯＳトランジスタ６４の構造を示す概略的構成図であり、ＮＭＯＳトランジスタ６５も同様の構造とされる。ＮＭＯＳトランジスタ６４、６５はトリプルウェル構造とされており、図４中、９１はＰ形基板、９２はＰ形基板９１に形成されたＮウェル、９３はＮウェル９２内に形成されたＰウェル、９４はＰウェル９３内に形成されたドレインをなすＮ形領域、９５はＰウェル９３内に形成されたソースをなすＮ形領域、９６はゲートである。なお、Ｎウェル９２に入力電圧ＶＩＮが印加され、Ｐウェル９３にバックゲート電圧Ｖｂｇが印加される。
【００４６】
このように、本発明の一実施形態では、ＮＭＯＳトランジスタ６４、６５は、トリプルウェル構造とされ、ＮＭＯＳトランジスタ６４、６５のバックゲートにはバックゲート電位生成回路６６から、ノードｎ０２の電位と接地電位との中間の電位であるバックゲート電位Ｖｂｇが印加されるので、ポンピング時のＮＭＯＳトランジスタ６４、６５のゲートとバックゲートとの間の電圧差を小さくし、ＮＭＯＳトランジスタ６４、６５のゲート酸化膜の破壊を回避することができ、ノードｎ０１からＰＭＯＳトランジスタ５６を通してのノードｎ０２への電荷供給、及び、ノードｎ０２からＰＭＯＳトランジスタ５７を通しての昇圧電圧出力端子５２への電荷供給が保障される。
【００４７】
図５は電源回路８０の構成を示す回路図である。電源回路８０は、ＰＭＯＳトランジスタ１００、１０１を備えている。ＰＭＯＳトランジスタ１００は、ソースを電圧入力端子５１に接続し、ゲート及びバックゲートを昇圧電圧出力端子５２に接続し、ドレインを電源電圧出力端子８１に接続している。ＰＭＯＳトランジスタ１０１は、ソース及びバックゲートを昇圧電圧出力端子５２に接続し、ゲートをドレインに接続し、ドレインを電源電圧出力端子８１に接続している。
【００４８】
このように構成された電源回路８０においては、本発明の一実施形態に入力電圧ＶＩＮが投入されると、電圧入力端子５１の電位は上昇するが、入力電圧ＶＩＮが投入された時点では、昇圧電圧ＶＯＵＴは立ち上がっていないので、ＰＭＯＳトランジスタ１００、１０１のバックゲートはほぼ接地電位になっている。
【００４９】
その結果、ＰＭＯＳトランジスタ１００のソース（Ｐ形領域）と、ＰＭＯＳトランジスタ１００のソース（Ｐ形領域）及びドレイン（Ｐ形領域）が接続しているＮウェルとの間のＰＮジャンクションが順方向となり、入力電圧ＶＩＮがＰＮジャンクションのビルトイン電圧（約０.７Ｖ）を超えると、このＰＮジャンクションを経由して、電圧入力端子５１から昇圧電圧出力端子５２に電流が流れ込み、その後、電圧入力端子５１と昇圧電圧出力端子５２との差電位がＰＮジャンクションのビルトイン電圧まで縮むと、電圧入力端子５１から昇圧電圧出力端子５２への電流の流れ込みが停止する。
【００５０】
次に、クロック信号ＣＬＫが入力され、ポンピングが開始されると、入力電圧ＶＩＮ＜昇圧電圧ＶＯＵＴとなり、ＰＭＯＳトランジスタ１００はカットオフし、昇圧電圧出力端子５２から電圧入力端子５１に電流が逆流することはない。
【００５１】
また、ＰＭＯＳトランジスタ１０１をダイオード接続し、電源電圧出力端子８１に出力電圧として、ＶＯＵＴ−｜Ｖthp１０１（ＰＭＯＳトランジスタ１０１のしきい値）｜を得るようにしているが、これは、第２のドライバ回路７５に供給する電源電圧として昇圧電圧ＶＯＵＴまでの高電位が必要ないからである。したがって、昇圧動作を実現するだけであれば、ＰＭＯＳトランジスタ１０１は無くても良く、昇圧電圧出力端子５２を直接、電源電圧出力端子８１に接続しても良い。
【００５２】
このように、本発明の一実施形態では、第２のドライバ回路７５用の電源回路８０を設けているが、この電源回路８０は、入力電圧ＶＩＮを投入すると、クロック信号ＣＬＫの入力前に、即ち、キャパシタ５８〜６２を駆動してポンピング動作を開始する前に、予め、昇圧電圧ＶＯＵＴを入力電圧ＶＩＮよりは低いが、ある程度まで立ち上がらせることができる構成とされている。
【００５３】
図６は第２のドライバ回路７５の第１構成例を示す回路図である。第２のドライバ回路７５の第１構成例は、図１３に示す第２のドライバ回路２４のように、キャパシタ４４、４５を用いた複雑な構成とはせずに、一般的なレベルシフタで構成したものである。図６中、１０４はレベルシフタ、１０５はインバータからなる反転バッファである。また、レベルシフタ１０４において、１０６はインバータであり、１０７は入力端子、１０８はＰＭＯＳトランジスタ、１０９はＮＭＯＳトランジスタ、１１０は出力端子である。
【００５４】
インバータ１０６は、入力端子１０７をクロック信号入力端子７８に接続している。ＰＭＯＳトランジスタ１０８は、ソース及びバックゲートを第２の電源電圧入力端子７７に接続し、ゲートをインバータ１０６の入力端子１０７に接続し、ドレインをインバータ１０６の出力端子１１０に接続している。ＮＭＯＳトランジスタ１０９は、ソース及びバックゲートを接地し、ゲートをインバータ１０６の入力端子１０７に接続し、ドレインをインバータ１０６の出力端子１１０に接続している。
【００５５】
１１１は差動アンプであり、１１２、１１３はＰＭＯＳトランジスタ、１１４、１１５はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１１２は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートをＰＭＯＳトランジスタ１１３のドレインに接続し、ドレインをＮＭＯＳトランジスタ１１４のドレインに接続している。ＰＭＯＳトランジスタ１１３は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートをＰＭＯＳトランジスタ１１２のドレインに接続し、ドレインを差動アンプ１１１の出力端子１１６に接続している。
【００５６】
ＮＭＯＳトランジスタ１１４は、ゲートを差動アンプ１１１の第２の入力端子としてインバータ１０６の出力端子１１０に接続し、ソース及びバックゲートを接地している。ＮＭＯＳトランジスタ１１５は、ドレインを差動アンプ１１１の出力端子１１６に接続し、ゲートを差動アンプ１１１の第１の入力端子としてクロック信号入力端子７８に接続し、ソース及びバックゲートを接地している。
【００５７】
１１７はインバータであり、１１８は入力端子、１１９はＰＭＯＳトランジスタ、１２０はＮＭＯＳトランジスタ、１２１は出力端子である。インバータ１１７は、入力端子１１８を差動アンプ１１１の出力端子１１６に接続している。ＰＭＯＳトランジスタ１１９は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートをインバータ１１７の入力端子１１８に接続し、ドレインをインバータ１１７の出力端子１２１に接続している。ＮＭＯＳトランジスタ１２０は、ソース及びバックゲートを接地し、ゲートをインバータ１１７の入力端子１１８に接続し、ドレインをインバータ１１７の出力端子１２１に接続している。
【００５８】
反転バッファ１０５において、１２２は入力端子、１２３はＰＭＯＳトランジスタ、１２４はＮＭＯＳトランジスタ、１２５は出力端子である。反転バッファ１０５は、入力端子１２２をインバータ１１７の出力端子１２１に接続し、出力端子１２５をクロック信号出力端子７９に接続している。
【００５９】
ＰＭＯＳトランジスタ１２３は、ソース及びバックゲートを第１の電源電圧入力端子７６に接続し、ゲートを反転バッファ１０５の入力端子１２２に接続し、ドレインを反転バッファ１０５の出力端子１２５に接続している。ＮＭＯＳトランジスタ１２４は、ソース及びバックゲートを接地し、ゲートを反転バッファ１０５の入力端子１２２に接続し、ドレインを反転バッファ１０５の出力端子１２５に接続している。
【００６０】
本発明の一実施形態では、第２のドライバ回路７５用の電源回路８０を設け、その出力電圧（ＶＯＵＴ−｜Ｖthp１０１｜）を第２のドライバ回路７５に供給するようにしているので、第２のドライバ回路７５として、図１３に示すようなＮＭＯＳトランジスタ４２、４３とキャパシタ４４、４５とを設けてなるレベルシフタを用いなくとも、通常のレベルシフタを使用することができる。したがって、図１３に示す第２のドライバ回路２４を使用する場合に考慮しなければならないＮＭＯＳトランジスタ４２、４３のゲート酸化膜の耐圧については、全く、これを考慮する必要がない。
【００６１】
図７は第２のドライバ回路７５の第２構成例を示す回路図である。第２のドライバ回路７５の第２構成例は、そのクロック信号出力端子７９に出力させるクロック信号ＩＣＬＫＸｈを入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとの２段構成で駆動する方式を採用したものである。
【００６２】
図７中、１２８はレベルシフタであり、図６に示すレベルシフタ１０４と同一構成のものである。１３０はＰＭＯＳトランジスタ、１３１はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１３０は、ソースを昇圧電圧出力端子５２に接続し、ゲートをレベルシフタ１２８の出力端子１３２に接続し、ドレインをクロック信号出力端子７９に接続している。ＮＭＯＳトランジスタ１３１は、ドレインをクロック信号出力端子７９に接続し、ゲートをクロック信号入力端子７８に接続し、ソース及びバックゲートを接地している。
【００６３】
１３３はインバータであり、１３４は入力端子、１３５はＰＭＯＳトランジスタ、１３６はＮＭＯＳトランジスタ、１３７は出力端子である。インバータ１３３は、入力端子１３４をクロック信号入力端子７８に接続している。ＰＭＯＳトランジスタ１３５は、ソース及びバックゲートを電圧入力端子５１に接続し、ゲートをインバータ１３３の入力端子１３４に接続し、ドレインをインバータ１３３の出力端子１３７に接続している。ＮＭＯＳトランジスタ１３６は、ソース及びバックゲートを接地し、ゲートをインバータ１３３の入力端子１３４に接続し、ドレインをインバータ１３３の出力端子１３７に接続している。
【００６４】
１３８はＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタ１３８は、ゲートをドレインに接続し、ドレインをインバータ１３３の出力端子１３７に接続し、ソースをクロック信号出力端子７９に接続し、バックゲートを接地している。
【００６５】
図８は図７に示す第２のドライバ回路７５の第２構成例の動作を説明するための波形図である。図８中、Ａ１はクロック信号入力端子５３から入力されるクロック信号ＣＬＫ、Ａ２はレベルシフタ１２８が出力するクロック信号ＰＣＬＫ、Ａ３は第２のドライバ回路７５の第２構成例が出力するクロック信号ＩＣＬＫＸｈ、Ａ４は電源回路８０を設けず、第１の電源電圧入力端子７６に昇圧電圧ＶＯＵＴを印加するようにした場合に第２のドライバ回路７５の第２構成例が出力するクロック信号ＩＣＬＫＸｈを示している。
【００６６】
ここで、クロック信号ＣＬＫが立ち下がり、インバータ７２が出力するクロック信号ＩＣＬＫＺが立ち下がると、インバータ１３３の出力信号がＬレベルからＨレベルに遷移する。この結果、クロック信号ＰＣＬＫがＨレベルからＬレベルへ遷移しなくても、クロック信号ＩＣＬＫＸｈは、インバータ１３３のＨレベル出力であるＶＩＮからＮＭＯＳトランジスタ１３８のしきい値Vthn１３８を差し引いた電位（ＶＩＮ−Ｖthn１３８）に向けて上昇する。図８において、矢印線Ｑ１は、インバータ１３３及びＮＭＯＳトランジスタ１３８によるパスＰ１によりクロック信号ＩＣＬＫＸｈが立ち上がる期間を示している。
【００６７】
続いて、レベルシフタ１２８が出力するクロック信号ＰＣＬＫがクロック信号ＩＣＬＫＺに対して一定の遅延を持って同じくＨレベルからＬレベルに遷移し、ＰＭＯＳトランジスタ１３０がＯＮになると、クロック信号ＩＣＬＫＸｈは、昇圧電圧ＶＯＵＴによって更に駆動され、昇圧電圧ＶＯＵＴに向けて更に上昇する。この時、インバータ１３３の後段にはダイオード接続されたＮＭＯＳトランジスタ１３８が設けられているので、入力電圧ＶＩＮよりも高電位になったクロック信号出力端子７９側から電流がＰＭＯＳトランジスタ１３５を経由して電圧入力端子５１側に逆流することはない。図８において、矢印線Ｑ２は、ＰＭＯＳトランジスタ１３０によるパスＰ２によりクロック信号ＩＣＬＫＸｈが立ち上がる期間の一部を示している。
【００６８】
次に、クロック信号ＣＬＫが立ち上がり、インバータ７２が出力するクロック信号ＩＣＬＫＺが立ち上がると、レベルシフタ１２８が出力するクロック信号ＰＣＬＫは、ＬレベルからＨレベルに遷移し、ＰＭＯＳトランジスタ１３０はＯＦＦとなる。また、ＮＭＯＳトランジスタ１３１がＯＮとなり、クロック信号ＩＣＬＫＸｈは、ＨレベルからＬレベルに戻る。
【００６９】
このように、第２のドライバ回路７５の第２構成例は、レベルシフタ１２８が出力するクロック信号ＰＣＬＫの使用を、昇圧電圧ＶＯＵＴを電源電圧とするＰＭＯＳトランジスタ１３０のＯＮ、ＯＦＦ制御に限定し、インバータ７２が出力するクロック信号ＩＣＬＫＺを、レベルシフタ１２８を経由させずに、入力電圧ＶＩＮを電源電圧とするインバータ１３３に入力することで、第２のドライバ回路７５の第２構成例が出力するクロック信号ＩＣＬＫＸｈを入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとの双方で駆動することができるようにしたものである。
【００７０】
なお、図８に破線Ａ４で示しているように、電源回路８０を設けず、クロック信号ＩＣＬＫＸｈを昇圧電圧ＶＯＵＴのみで接地電位からＶＯＵＴ電位まで駆動しようとすると、クロック信号ＰＣＬＫも昇圧電圧ＶＯＵＴで駆動することになるため、ＰＭＯＳトランジスタ１３０のＯＦＦからＯＮへの動作が遅延し、クロック信号ＩＣＬＫＸｈは、第２のドライバ回路７５の第２構成例の場合に比較して遅延してしまう。
【００７１】
これに対して、第２のドライバ回路７５の第２構成例のように、入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとを組み合わせてクロック信号ＩＣＬＫＸｈを駆動すると、入力電圧ＶＩＮによってクロック信号ＩＣＬＫＸｈを中間レベルまで駆動することができるので、クロック信号ＩＣＬＫＸｈの立ち上がりの高速化による電荷転送素子をなすＰＭＯＳトランジスタ５６の動作マージンの拡大を実現することができる。なお、入力電圧ＶＩＮでクロック信号ＩＣＬＫＸｈをどの程度の電位まで駆動するかは、レベルシフタ１２８による遅延量で決まる。
【００７２】
また、入力電圧ＶＩＮによってクロック信号ＩＣＬＫＸｈをある程度の電圧まで立ち上げることなく、クロック信号ＩＣＬＫＸｈの立ち上がりの高速化の効果をＰＭＯＳトランジスタ１３０のみで得ようとすると、入力電圧ＶＩＮを使用する場合よりも多くの消費電力を必要とする。したがって、第２のドライバ回路７５として第２構成例を使用する場合には、消費電力のコストダウンを図ることができる。
【００７３】
図９は第２のドライバ回路７５の第３構成例を示す回路図である。図９中、１４１はレベルシフタである。レベルシフタ１４１は、インバータ１０６が出力するクロック信号ＩＣＬＫＶＩＮを出力するためのクロック信号出力端子１４２を設け、その他については、図７に示すレベルシフタ１２８と同様に構成したものである。
【００７４】
第２のドライバ回路７５の第３構成例は、第２のドライバ回路７５の第２構成例からインバータ１３３を削除し、ＮＭＯＳトランジスタ１３８のドレインをレベルシフタ１４１のクロック信号出力端子１４２に接続し、その他については、第２のドライバ回路７５の第２構成例と同様に構成したものである。
【００７５】
ここで、第２のドライバ回路７５の第２構成例において、インバータ１０６が出力するクロック信号と、インバータ１３３が出力するクロック信号とは、電圧振幅を同一とし、位相を同相とするものであるから、第２のドライバ回路７５の第３構成例は、第２のドライバ回路７４の第２構成例と同様の動作を行う。
【００７６】
図１０は本発明の一実施形態における入力電圧ＶＩＮの投入後、クロック信号ＣＬＫの入力前の入力電圧ＶＩＮ、クロック信号ＩＣＬＫＸｈ、ノードｎ０２及び昇圧電圧ＶＯＵＴのレベル変化を図１２に示す従来例の場合と比較して示す波形図である。但し、第２のドライバ回路７５として第２構成例を使用した場合を例にしている。第２のドライバ回路７５として第３構成例を使用した場合も同様の結果を得ることができる。
【００７７】
Ｂ１は本発明の一実施形態の場合のノードｎ０２のレベル変化、Ｂ２は本発明の一実施形態の場合のクロック信号ＩＣＬＫＸｈ、Ｂ３は本発明の一実施形態の場合の昇圧電圧ＶＯＵＴ、Ｃ１は図１２に示す従来例の場合のノードｎ０２のレベル変化、Ｃ２は図１２に示す従来例の場合のクロック信号ＩＣＬＫＸｈ、Ｃ３は図１２に示す従来例の場合の昇圧電圧ＶＯＵＴを示している。
【００７８】
本発明の一実施形態においては、電源回路８０を設けているので、入力電圧ＶＩＮの投入時には、電圧入力端子５１と昇圧電圧出力端子５２とは、電源回路８０のＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションを通した電流パスで接続されるので、昇圧電圧ＶＯＵＴが早い段階で立ち上がる。これに対して、図１２に示す従来例の場合には、昇圧電圧ＶＯＵＴは、ほとんど立ち上がっていない。
【００７９】
なお、図１０に示すシミュレーション結果では、昇圧電圧ＶＯＵＴは、入力電圧ＶＩＮの投入後、５μｓ辺りから立ち上がり始めているが、これは、入力電圧ＶＩＮの電位がＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションの差電位がビルトイン電圧（約０.７Ｖ）を超えないと、ＰＮジャンクションに電流が流れ始めないことによる。
【００８０】
ここで、昇圧電圧ＶＯＵＴは、基本的にはポンピング動作で生成されることから、昇圧電圧ＶＯＵＴの負荷が大きくなる程、このような昇圧電圧ＶＯＵＴの立ち上がりの違い、即ち、クロック信号ＣＬＫが入力される前（ポンピングを開始する前）に昇圧電圧ＶＯＵＴが立ち上がっているか否かの違いが大きく作用し、必要となる初期電力に大きな違いを生むことになる。
【００８１】
また、本発明の一実施形態、図１２に示す従来例ともに、入力電圧ＶＩＮの投入後、５μｓまでは、ノードｎ０２の電位は同じように立ち上がるが、本発明の一実施形態では、昇圧電圧ＶＯＵＴが立ち上がり始めると、これを受けてノードｎ０２の電位も上昇する。本発明の一実施形態における昇圧電圧ＶＯＵＴが立ち上がる前のノードｎ０２の電位の上昇は、バックゲート電位生成回路６６からＮＭＯＳトランジスタ６４のＰウェルとドレイン（Ｎ形領域）とのＰＮジャンクションを通して電荷が供給されることにより行われる。なお、昇圧電圧ＶＯＵＴが立ち上がる前のノードｎ１１の電位は、バックゲート電位生成回路６６からＮＭＯＳトランジスタ６４のＰウェルとソース（Ｎ形領域）とのＰＮジャンクションを通して電荷が供給されることによって上昇する。
【００８２】
また、図１２に示す従来例が備える第２のドライバ回路２４が出力するクロック信号ＩＣＬＫＸｈは、入力電圧ＶＩＮよりも低めに留まっているが、本発明の一実施形態が備える第２のドライバ回路７５が出力するクロック信号ＩＣＬＫＸｈは、早い段階で入力電圧ＶＩＮのレベルに達している。これは、本発明の一実施形態が備える第２のドライバ回路７５の第２構成例では、クロック信号ＩＣＬＫＸｈを入力電圧ＶＩＮと昇圧電圧ＶＯＵＴとの２段構成で駆動しているからである。
【００８３】
前述のように、本発明の一実施形態においては、入力電圧ＶＩＮが投入されると、昇圧ストップ信号ＳＴＯＰのレベルに依らず、ノードｎ０２の電位は、バックゲート電位生成回路６６からＮＭＯＳトランジスタ６４のＰウェルとドレイン（Ｎ形領域）とのＰＮジャンクションを通して電荷が供給されることによって上昇する。
【００８４】
また、ダイオード接続されたＮＭＯＳトランジスタ６３によってノードｎ１１の電位が上昇する。ノードｎ１１の電位が上昇すると、ＮＭＯＳトランジスタ５５がＯＮとなり、電圧入力端子５１からノードｎ０１に電荷が供給される。この電荷の供給は、「ノードｎ０１の電位＜ＶＩＮ−Ｖthn６３（ＮＭＯＳトランジスタ６３のしきい値）−Ｖthn５５（ＮＭＯＳトランジスタ５５のしきい値）」という条件を満たしている期間である。
【００８５】
次に、昇圧ストップ信号ＳＴＯＰ＝Ｌレベルとすると、クロック信号ＣＬＫが入力され、インバータ７１が出力するクロック信号ＩＣＬＫＸが立ち上がるごとに、キャパシタ５８が叩き上げられるので、ＮＭＯＳトランジスタ５５のゲートレベルがＶＩＮ＋Ｖthn５５以上となり、電圧入力端子５１からノードｎ０１に電荷が供給され、ノードｎ０１はＶＩＮレベルまで上昇することになる。
【００８６】
次に、インバータ７２が出力するクロック信号ＩＣＬＫＺが立ち上がると、キャパシタ５９が叩き上げられるが、このとき、第２のドライバ回路７５が出力するクロック信号ＩＣＬＫＸｈが立ち下がるので、ＰＭＯＳトランジスタ５６のゲート電位が下がり、この結果、ＰＭＯＳトランジスタ５６はＯＮとなり、ノードｎ０１からノードｎ０２に電荷が供給され、ノードｎ０２の電位が上昇する。
【００８７】
次に、インバータ７３が出力するクロック信号ＩＣＬＫＸＸが立ち上がると、キャパシタ６１が叩き上げられるが、このとき、インバータ７４が出力するクロック信号ＩＣＬＫＺｈが立ち下がるので、ＰＭＯＳトランジスタ５７のゲート電位が下がり、ＰＭＯＳトランジスタ５７はＯＮとなるので、ノードｎ０２から昇圧電圧出力端子５２に電荷が供給され、昇圧電圧出力端子５２の電位が上昇する。以上の動作が繰り返されて、昇圧電圧ＶＯＵＴは目標電位に向かって上昇する。
【００８８】
図１１は第２のドライバ回路７５の第２構成例を使用した場合の本発明の一実施形態が出力する昇圧電圧ＶＯＵＴの立ち上がり変化を図１２に示す従来例の場合と比較して示す波形図である。但し、入力電圧ＶＩＮの投入後、５０μｓ経過時からクロック信号ＣＬＫを入力し、かつ、昇圧電圧ＶＯＵＴのレベル制御を行わないことを条件としてシミュレータでシミュレーションした結果を示しており、Ｂ３は前述したように本発明の一実施形態の場合の昇圧電圧ＶＯＵＴ、Ｃ３は前述したように図１２に示す従来例の場合の昇圧電圧ＶＯＵＴを示している。第２のドライバ回路７５の第３構成例を使用した場合も同様の結果を得ることができる。
【００８９】
本発明の一実施形態においては、ポンピングが開始される前から昇圧電圧ＶＯＵＴがある程度立ち上がっていることから、クロック信号ＣＬＫが入力された後の昇圧電圧ＶＯＵＴの立ち上がりが早くなる。例えば、昇圧電圧ＶＯＵＴの電位を３.３Ｖとした場合、本発明の一実施形態の場合には、ポンピングにより昇圧電圧ＶＯＵＴがその電位に達する時間は、図１２に示す従来例の場合に比較して約８％短縮されていることが判る。
【００９０】
以上のように、本発明の一実施形態によれば、電源回路８０を設け、入力電圧ＶＩＮの投入後、ポンピング開始前に、電圧入力端子５１から電源回路８０内のＰＭＯＳトランジスタ１００のソースとＮウェルとのＰＮジャンクションを介して昇圧電圧出力端子５２に電荷を供給することができるので、消費電力のコストダウンを図ることができる入力電圧ＶＩＮにより昇圧電圧ＶＯＵＴそのものを入力電圧ＶＩＮよりも低い電圧であるが、ある程度の電圧に立ち上がらせることができる。したがって、昇圧電圧ＶＯＵＴを目標電位に立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができる。この効果は、第２のドライバ回路７５として、第１構成例、第２構成例及び第３構成例のどの構成例を使用した場合にも得ることができる。
【００９１】
また、本発明の一実施形態によれば、ＮＭＯＳトランジスタ６４、６５は、トリプルウェル構造とされ、ＮＭＯＳトランジスタ６４、６５のバックゲートにはバックゲート電位生成回路６６から、ノードｎ０２の電位と接地電位との中間の電位であるバックゲート電位Ｖｂｇが印加されるので、ポンピング時のＮＭＯＳトランジスタ６４、６５のゲートとバックゲートとの間の電圧差を小さくし、ＮＭＯＳトランジスタ６４、６５のゲート酸化膜の破壊を回避することができる。この効果も、第２のドライバ回路７５として、第１構成例、第２構成例及び第３構成例のどの構成例を使用した場合にも得ることができる。
【００９２】
また、第２のドライバ回路７５として、第２構成例及び第３構成例を使用する場合には、消費電力のコストダウンを図ることができる入力電圧ＶＩＮによってクロック信号ＩＣＬＫＸｈを中間レベルまで駆動することができるので、消費電力のコストダウンと、クロック信号ＩＣＬＫＸｈの立ち上がりの高速化による電荷転送素子をなすＰＭＯＳトランジスタ５６の動作マージンの拡大を実現することができる。特に、第３構成例を使用する場合には、回路構成を簡略化し、レイアウト面積の縮小化を図ることができる。
【００９３】
また、電源回路８０を設け、その出力電圧（ＶＯＵＴ−｜Ｖthp１０１｜）を第２のドライバ回路７５に供給するようにしているので、第２のドライバ回路７５内に、図１３に示すようなＮＭＯＳトランジスタ４２、４３とキャパシタ４４、４５とを設けてなるレベルシフタを用いなくとも、通常のレベルシフタを使用することができるので、図１３に示す第２のドライバ回路２４を使用する場合に考慮する必要があるＮＭＯＳトランジスタ４２、４３のゲート酸化膜の耐圧について、全く、これを考慮する必要がない。
【００９４】
なお、本発明の一実施形態においては、本発明を３段昇圧型のチャージポンプ回路に適用した場合について説明したが、本発明は、２段昇圧型や４段以上の昇圧型のチャージポンプにも適用することができる。
【００９５】
ここで、本発明のチャージポンプ回路を整理すると、本発明のチャージポンプ回路には、少なくとも、以下のチャージポンプ回路が含まれる。
【００９６】
（付記１）入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
Ｐ形領域を前記電圧入力端子に接続し、Ｎ形領域を前記昇圧電圧出力端子に接続したＰＮジャンクションを有することを特徴とするチャージポンプ回路。
【００９７】
（付記２）所定の電源回路を備え、
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第１のＰＭＯＳトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第２のＰＭＯＳトランジスタを介して接続して構成され、
前記Ｐ形領域は、前記第１のＰＭＯＳトランジスタのソース、前記Ｎ形領域は、前記第１のＰＭＯＳトランジスタのソース及びドレインが接続されたＮウェルであることを特徴とする付記１に記載のチャージポンプ回路。
【００９８】
（付記３）２段目の電荷転送素子として第３のＰＭＯＳトランジスタを備え、かつ、第１の電極を前記第３のＰＭＯＳトランジスタのゲートに接続したキャパシタを備えると共に、第１のクロック信号と、前記入力電圧と、前記電源回路の出力電圧とを入力し、前記第１のクロック信号の振幅を増幅した第２のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備えることを特徴とする付記２に記載のチャージポンプ回路。
【００９９】
（付記４）前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第３のインバータと、
ゲート及びドレインを前記第３のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする付記３に記載のチャージポンプ回路。
【０１００】
（付記５）前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
ゲート及びドレインを前記第１のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする付記３に記載のチャージポンプ回路。
【０１０１】
（付記６）トリプルウェル構造とされ、ドレイン及びゲートを前記第３のＰＭＯＳトランジスタのドレインに接続し、ソースを前記第３のＰＭＯＳトランジスタのゲートに接続した第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのバックゲートに正の電位を与えるバックゲート電位生成回路と
を備えることを特徴とする付記３、４又は５に記載のチャージポンプ回路。
【０１０２】
（付記７）前記バックゲート電位生成回路は、
ソースを前記電圧入力端子に接続し、ゲート及びドレインを前記バックゲート電位生成回路の出力端子に接続した第５のＰＭＯＳトランジスタと、
前記バックゲート電位生成回路の出力端子と接地との間に並列接続されたキャパシタ及び抵抗素子を備える
ことを特徴とする付記６に記載のチャージポンプ回路。
【図面の簡単な説明】
【０１０３】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の一実施形態が備えるバックゲート電位生成回路の第１構成例を示す回路図である。
【図３】本発明の一実施形態が備えるバックゲート電位生成回路の第２構成例を示す回路図である。
【図４】本発明の一実施形態が備える電荷転送素子をなすＰＭＯＳトランジスタのゲートに電荷を供給するダイオード接続されたＮＭＯＳトランジスタの構造を示す概略的構成図である。
【図５】本発明の一実施形態が備える第２のドライバ回路用の電源回路の構成を示す回路図である。
【図６】本発明の一実施形態が備える第２のドライバ回路の第１構成例を示す回路図である。
【図７】本発明の一実施形態が備える第２のドライバ回路の第２構成例を示す回路図である。
【図８】本発明の一実施形態が備える第２のドライバ回路の第２構成例の動作を説明するための波形図である。
【図９】本発明の一実施形態が備える第２のドライバ回路の第３構成例を示す回路図である。
【図１０】本発明の一実施形態における入力電圧の投入後、クロック信号の入力前の入力電圧、第２のドライバ回路が出力するクロック信号、所定のノード及び昇圧電圧のレベル変化を図１２に示す従来例の場合と比較して示す波形図である。
【図１１】本発明の一実施形態が出力する昇圧電圧の立ち上がり変化を図１２に示す従来例の場合と比較して示す波形図である。
【図１２】従来のチャージポンプ回路の一例を示す回路図である。
【図１３】図１２に示す従来のチャージポンプ回路が備える第２のドライバ回路の構成を示す回路図である。
【図１４】図１２に示す従来のチャージポンプ回路における入力電圧の投入後、クロック信号の入力前の入力電圧、第２のドライバ回路が出力するクロック信号、所定のノード及び昇圧電圧のレベル変化を示す波形図である。
【図１５】図１２に示す従来のチャージポンプ回路が出力する昇圧電圧の立ち上がり変化を示す波形図である。
【符号の説明】
【０１０４】
１…電圧入力端子
２…昇圧電圧出力端子
３…クロック信号入力端子
４…昇圧ストップ信号入力端子
５…ＮＭＯＳトランジスタ
６、７…ＰＭＯＳトランジスタ
８〜１２…キャパシタ
１３〜１６…ＮＭＯＳトランジスタ
１７…第１のドライバ回路
１８…ＮＯＲ回路
１９〜２３…インバータ
２４…第２のドライバ回路
２５…電源電圧入力端子
２６…クロック信号入力端子
２７…クロック信号出力端子
３０〜３３…インバータ
３４〜３７…ＰＭＯＳトランジスタ
３８〜４３…ＮＭＯＳトランジスタ
４４、４５…キャパシタ
５１…電圧入力端子
５２…昇圧電圧出力端子
５３…クロック信号入力端子
５４…昇圧ストップ信号入力端子
５５…ＮＭＯＳトランジスタ
５６、５７…ＰＭＯＳトランジスタ
５８〜６２…キャパシタ
６３〜６５…ＮＭＯＳトランジスタ
６６…バックゲート電位生成回路
６７…バックゲート電位出力端子
６８…第１のドライバ回路
６９…ＮＯＲ回路
７０〜７４…インバータ
７５…第２のドライバ回路
７６…第１の電源電圧入力端子
７７…第２の電源電圧入力端子
７８…クロック信号入力端子
７９…クロック信号出力端子
８０…電源回路
８１…電源電圧出力端子
８４−ｉ…抵抗素子
８６…ＰＭＯＳトランジスタ
８７…キャパシタ
８８…抵抗素子
９１…Ｐ形基板
９２…Ｎウェル
９３…Ｐウェル
９４、９５…Ｎ形領域
９６…ゲート
１００、１０１…ＰＭＯＳトランジスタ
１０４…レベルシフタ
１０５…反転バッファ
１０６…インバータ
１０７…入力端子
１０８…ＰＭＯＳトランジスタ
１０９…ＮＭＯＳトランジスタ
１１０…出力端子
１１１…差動アンプ
１１２、１１３…ＰＭＯＳトランジスタ
１１４、１１５…ＮＭＯＳトランジスタ
１１６…出力端子
１１７…インバータ
１１８…入力端子
１１９…ＰＭＯＳトランジスタ
１２０…ＮＭＯＳトランジスタ
１２１…出力端子
１２２…入力端子
１２３…ＰＭＯＳトランジスタ
１２４…ＮＭＯＳトランジスタ
１２５…出力端子
１２８…レベルシフタ
１３０…ＰＭＯＳトランジスタ
１３１…ＮＭＯＳトランジスタ
１３２…出力端子
１３３…インバータ
１３４…入力端子
１３５…ＰＭＯＳトランジスタ
１３６…ＮＭＯＳトランジスタ
１３７…出力端子
１３８…ＮＭＯＳトランジスタ
１４１…レベルシフタ
１４２…クロック信号出力端子
【特許請求の範囲】
【請求項１】
入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
Ｐ形領域を前記電圧入力端子に接続し、Ｎ形領域を前記昇圧電圧出力端子に接続したＰＮジャンクションを有することを特徴とするチャージポンプ回路。
【請求項２】
所定の電源回路を備え、
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第１のＰＭＯＳトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第２のＰＭＯＳトランジスタを介して接続して構成され、
前記Ｐ形領域は、前記第１のＰＭＯＳトランジスタのソース、前記Ｎ形領域は、前記第１のＰＭＯＳトランジスタのソース及びドレインが接続されたＮウェルである
ことを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
２段目の電荷転送素子として第３のＰＭＯＳトランジスタを備え、かつ、第１の電極を前記第３のＰＭＯＳトランジスタのゲートに接続したキャパシタを備えると共に、
第１のクロック信号と、前記入力電圧と、前記電源回路の出力電圧とを入力し、前記第１のクロック信号の振幅を増幅した第２のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備える
ことを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第３のインバータと、
ゲート及びドレインを前記第３のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載のチャージポンプ回路。
【請求項５】
前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
ゲート及びドレインを前記第１のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載のチャージポンプ回路。
【請求項１】
入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
Ｐ形領域を前記電圧入力端子に接続し、Ｎ形領域を前記昇圧電圧出力端子に接続したＰＮジャンクションを有することを特徴とするチャージポンプ回路。
【請求項２】
所定の電源回路を備え、
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第１のＰＭＯＳトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第２のＰＭＯＳトランジスタを介して接続して構成され、
前記Ｐ形領域は、前記第１のＰＭＯＳトランジスタのソース、前記Ｎ形領域は、前記第１のＰＭＯＳトランジスタのソース及びドレインが接続されたＮウェルである
ことを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
２段目の電荷転送素子として第３のＰＭＯＳトランジスタを備え、かつ、第１の電極を前記第３のＰＭＯＳトランジスタのゲートに接続したキャパシタを備えると共に、
第１のクロック信号と、前記入力電圧と、前記電源回路の出力電圧とを入力し、前記第１のクロック信号の振幅を増幅した第２のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備える
ことを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第３のインバータと、
ゲート及びドレインを前記第３のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載のチャージポンプ回路。
【請求項５】
前記ドライバ回路は、
入力端子を前記第１のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第１のインバータと、
第１の入力端子を前記クロック信号入力端子に接続し、第２の入力端子を前記第１のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第１のクロック信号と逆相の第３のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第２のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第２のクロック信号用のクロック信号出力端子に接続した第４のＰＭＯＳトランジスタと、
ゲート及びドレインを前記第１のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第１のＮＭＯＳトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第２のＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載のチャージポンプ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１７１６９２（Ｐ２００９−１７１６９２Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−５２０７（Ｐ２００８−５２０７）
【出願日】平成２０年１月１５日（２００８．１．１５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１５日（２００８．１．１５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]