テスト信号の自動検出及び経路指定
回路テストアプローチは、テスト信号を自動的に検出し、複数のテスト回路経路（240、242、244）に沿って経路指定する設定可能なスイッチ制御を有する。本発明の実施例によれば、マイクロコントローラ（205）は、テスト信号（即ち、デジタル及び／又はJTAGのテスト信号）を自動的に検出する割り込みルーチンを用いて入力ノードを監視するようにプログラムされる。テスト信号を検出すると、マイクロコントローラは、テスト回路経路の一つに沿ってテストデータを経路指定するように制御可能スイッチ（220）を制御する。このアプローチと共に、テスト信号を経路指定する手動の切り替えは、必要とされず、切り替えのための回路経路へのアクセスが困難又は不可能である用途において有用であると考えられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、集積回路（IC）のテストに関し、更に具体的に述べると、IEEEのJTAG（ジョイント・テスト・アクセス・グループ）規格、並びにデジタルテスト信号及びデジタル信号プロトコルを有する他のものと共に使用されるようなICテスト方法及び配置に関する。
【背景技術】
【０００２】
電子産業は、更に小型の面積で更に高性能の素子を実現する半導体技術での進歩に依存し続ける。多くの用途に対して、更に高性能の素子の実現は、多数の電子素子を単一のシリコンウェハーに組み込むことを必要とする。シリコンウェハーの所定の面積毎の電子素子の数は増加し、製造及びテストの過程は、更に難しくなる。
【０００３】
多種多様の技術が、集積回路（IC）素子において、集積回路が製造されると、それらの意図された設計及び実施の規格に従って十分に動作することを確実にするために使用されてきた。更に複雑なIC設計の多くは、ICアクセスピンを介して回路内でのテストを可能にする回路を有する。IEEE規格1149.1のJTAG提言は、例えば、このようなIC内部で使用されるテスト回路の基本設計概念を提供する。この基本設計概念は、このようなICへのアクセスを供給し、このようなIC内に設計された様々な標準的機能を制御するように、ICのピンに結合されたテストアクセスポート（TAP）を有する。これら機能の幾つかは、内部走査、境界走査、組み込みテスト、及びエミュレーションである。
【０００４】
様々な実施のために、異なる回路経路が、実行されるテストの形式に従って、JTAG提言を用いてテストされる。一般的に、機械的な接続（即ちジャンパ）は、JTAG形式のテストに対して非常に望ましい回路経路を選択するために使用される。しかし、一般的に、機械的な接続の配置は、配置された接続へのアクセスを必要とする。例えば、回路モジュール（例えば、不変及び／又は再利用可能であるブロック及びIC）は、お互いの表面に重ねられうる。故に、ジャンパ配置の際に、回路モジュールは解体されなければならない。ジャンパ配置の際に失敗が成される場合、モジュールを解体し、ジャンパを配置する過程は、繰り返されなければならない。この機械的接続配置の実施は、挑戦的である。例えば、接続のためにモジュールを解体することは、コネクタ、基板及び／又はそれらと共に含まれる他の回路を損傷する危険を有する。
【０００５】
更に、多数のチップ設計に対して、特注生産されたチップは、ベリログ（Verilog）又はVHDLのようなハードウェア記述言語（HDL）を用いてそれらの機能を記述することによって成される。ハードウェア記述は、一連の機能性マクロに関して設計の特性を示すようにしばしば書かれる。設計は、カスタム設計基準が満足されることを確実にするように計算機シミュレーションされる。非常に複雑なカスタムチップ設計のために、上記の過程は、厄介で、費用もかかる。このようなチップの高集積構造は、信号タイミング、ノイズ結合及び信号レベル問題のような予期しない問題をもたらす。その結果、このような複雑なカスタムチップ設計は、広範囲に渡る検証を必要とする。一般的に、この検証は、ベリログ（Verilog）又はVHDLのシミュレータを用いて異なる段階で実行される。この段階で検証されると、ベリログ（Verilog）又はVHDLのHDL符号は、例えば“概要（シノプシス）”を用いて、試作製造のためのASIC（特定用途向け集積回路）ファウンドリに供給されるネットリストに合成される。次に、ASIC試作は、シリコン内でテストされる。ベリログ（Verilog）又はVHDLシミュレータを用いるこのような検証の後ですら、予期しない問題がよくある。これら問題の解決は、シミュレーション及び試作の両段階での試験及び検証と共に、上記の過程の更なる繰り返しを必要とする。このような繰り返しは、この方法が今日の時間依存の市場ではしばしば耐え難い程に、設計の時間及び費用を著しく増大させる。
【０００６】
これら及び他の困難が、様々な用途のための設計及びテストに対する挑戦に存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の様々な様相は、メモリ回路及び他のものを有するような様々な集積回路に対するテストアプローチを有する。本発明は、多数の実施及び用途において実証され、それらの幾つかは、以下で要約される。
【課題を解決するための手段】
【０００８】
本発明の一つの実施例によれば、制御可能スイッチは、選択された回路経路を介してテスト信号を結合するように動作し、該スイッチは、入力ノードで検出された該テスト信号に応じて制御される。このアプローチと共に、テストデータの経路指定に対する切り替えは、ジャンパを使用するような手動の切り替えアプローチを必ずしも必要とせずに、自動的に達成される。
【０００９】
本発明の更に具体的な実施例において、マイクロコントローラは、信号をテストするテストデータ入力（TDI）を自動的に監視するようにプログラムされる。テスト信号が検出されると、マイクロコントローラは、該テスト信号が経路指定される特定の回路経路を識別し、TDIと該回路経路との間で該テスト信号を経路指定するようにスイッチを制御する。更に具体的な実施では、マイクロコントローラは、該テスト信号への応答をテストデータ出力（TDO）に経路指定するスイッチを制御するように、更にプログラムされる。
【００１０】
本発明の他の実施例において、相互接続回路基板は、複数の回路経路、及び、該回路経路の少なくとも一つと通信ノードとの間でテストデータを経路指定するように構成された制御可能スイッチを有する。マイクロコントローラは、該通信ノードで監視された信号に応じて、制御可能スイッチを制御するようにプログラムされる。該通信ノードでのテスト信号の検出に応じて、マイクロコントローラは、テスト信号が経路指定されるべきである回路経路の特定の一つを識別するようにプログラムされる。次に、マイクロコントローラは、通信ノードと回路経路との間に信号経路を結合するように制御可能スイッチを制御する。このアプローチと共に、相互接続回路基板へのアクセスは、例えば回路切り替えに対してジャンパ線を接続するために、必要とされない。このアプローチはまた、相互接続回路基板が、相互接続回路基板への物理的アクセスが困難または不可能であるように、他の配置に接続される時に有用であると考えられる。
【００１１】
他の実施例において、上述された一つ又はそれ以上の回路経路は、相互接続回路基板と他の相互接続回路基板との間でテストデータを経路指定する経路を有する。マイクロコントローラは、監視された信号に応じて他の相互接続回路基板の存在を検出し、他の相互接続回路基板へのデータ及び他の相互接続回路基板からのデータを経路指定するように、制御可能スイッチを制御する。
【００１２】
本発明に関する上記の説明は、夫々の実施例又は本発明の全ての実施を記述することを意図しない。本発明に関する上記の説明は、夫々の図解された実施例又は本発明の全ての実施を記述することを意図しない。図及び以下の詳細な記述は、更に具体的にこれら実施例を実証する。
【図面の簡単な説明】
【００１３】
【図１】
【図２】
【図３】
【技術分野】
【０００１】
本発明は、一般的に、集積回路（IC）のテストに関し、更に具体的に述べると、IEEEのJTAG（ジョイント・テスト・アクセス・グループ）規格、並びにデジタルテスト信号及びデジタル信号プロトコルを有する他のものと共に使用されるようなICテスト方法及び配置に関する。
【背景技術】
【０００２】
電子産業は、更に小型の面積で更に高性能の素子を実現する半導体技術での進歩に依存し続ける。多くの用途に対して、更に高性能の素子の実現は、多数の電子素子を単一のシリコンウェハーに組み込むことを必要とする。シリコンウェハーの所定の面積毎の電子素子の数は増加し、製造及びテストの過程は、更に難しくなる。
【０００３】
多種多様の技術が、集積回路（IC）素子において、集積回路が製造されると、それらの意図された設計及び実施の規格に従って十分に動作することを確実にするために使用されてきた。更に複雑なIC設計の多くは、ICアクセスピンを介して回路内でのテストを可能にする回路を有する。IEEE規格1149.1のJTAG提言は、例えば、このようなIC内部で使用されるテスト回路の基本設計概念を提供する。この基本設計概念は、このようなICへのアクセスを供給し、このようなIC内に設計された様々な標準的機能を制御するように、ICのピンに結合されたテストアクセスポート（TAP）を有する。これら機能の幾つかは、内部走査、境界走査、組み込みテスト、及びエミュレーションである。
【０００４】
様々な実施のために、異なる回路経路が、実行されるテストの形式に従って、JTAG提言を用いてテストされる。一般的に、機械的な接続（即ちジャンパ）は、JTAG形式のテストに対して非常に望ましい回路経路を選択するために使用される。しかし、一般的に、機械的な接続の配置は、配置された接続へのアクセスを必要とする。例えば、回路モジュール（例えば、不変及び／又は再利用可能であるブロック及びIC）は、お互いの表面に重ねられうる。故に、ジャンパ配置の際に、回路モジュールは解体されなければならない。ジャンパ配置の際に失敗が成される場合、モジュールを解体し、ジャンパを配置する過程は、繰り返されなければならない。この機械的接続配置の実施は、挑戦的である。例えば、接続のためにモジュールを解体することは、コネクタ、基板及び／又はそれらと共に含まれる他の回路を損傷する危険を有する。
【０００５】
更に、多数のチップ設計に対して、特注生産されたチップは、ベリログ（Verilog）又はVHDLのようなハードウェア記述言語（HDL）を用いてそれらの機能を記述することによって成される。ハードウェア記述は、一連の機能性マクロに関して設計の特性を示すようにしばしば書かれる。設計は、カスタム設計基準が満足されることを確実にするように計算機シミュレーションされる。非常に複雑なカスタムチップ設計のために、上記の過程は、厄介で、費用もかかる。このようなチップの高集積構造は、信号タイミング、ノイズ結合及び信号レベル問題のような予期しない問題をもたらす。その結果、このような複雑なカスタムチップ設計は、広範囲に渡る検証を必要とする。一般的に、この検証は、ベリログ（Verilog）又はVHDLのシミュレータを用いて異なる段階で実行される。この段階で検証されると、ベリログ（Verilog）又はVHDLのHDL符号は、例えば“概要（シノプシス）”を用いて、試作製造のためのASIC（特定用途向け集積回路）ファウンドリに供給されるネットリストに合成される。次に、ASIC試作は、シリコン内でテストされる。ベリログ（Verilog）又はVHDLシミュレータを用いるこのような検証の後ですら、予期しない問題がよくある。これら問題の解決は、シミュレーション及び試作の両段階での試験及び検証と共に、上記の過程の更なる繰り返しを必要とする。このような繰り返しは、この方法が今日の時間依存の市場ではしばしば耐え難い程に、設計の時間及び費用を著しく増大させる。
【０００６】
これら及び他の困難が、様々な用途のための設計及びテストに対する挑戦に存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の様々な様相は、メモリ回路及び他のものを有するような様々な集積回路に対するテストアプローチを有する。本発明は、多数の実施及び用途において実証され、それらの幾つかは、以下で要約される。
【課題を解決するための手段】
【０００８】
本発明の一つの実施例によれば、制御可能スイッチは、選択された回路経路を介してテスト信号を結合するように動作し、該スイッチは、入力ノードで検出された該テスト信号に応じて制御される。このアプローチと共に、テストデータの経路指定に対する切り替えは、ジャンパを使用するような手動の切り替えアプローチを必ずしも必要とせずに、自動的に達成される。
【０００９】
本発明の更に具体的な実施例において、マイクロコントローラは、信号をテストするテストデータ入力（TDI）を自動的に監視するようにプログラムされる。テスト信号が検出されると、マイクロコントローラは、該テスト信号が経路指定される特定の回路経路を識別し、TDIと該回路経路との間で該テスト信号を経路指定するようにスイッチを制御する。更に具体的な実施では、マイクロコントローラは、該テスト信号への応答をテストデータ出力（TDO）に経路指定するスイッチを制御するように、更にプログラムされる。
【００１０】
本発明の他の実施例において、相互接続回路基板は、複数の回路経路、及び、該回路経路の少なくとも一つと通信ノードとの間でテストデータを経路指定するように構成された制御可能スイッチを有する。マイクロコントローラは、該通信ノードで監視された信号に応じて、制御可能スイッチを制御するようにプログラムされる。該通信ノードでのテスト信号の検出に応じて、マイクロコントローラは、テスト信号が経路指定されるべきである回路経路の特定の一つを識別するようにプログラムされる。次に、マイクロコントローラは、通信ノードと回路経路との間に信号経路を結合するように制御可能スイッチを制御する。このアプローチと共に、相互接続回路基板へのアクセスは、例えば回路切り替えに対してジャンパ線を接続するために、必要とされない。このアプローチはまた、相互接続回路基板が、相互接続回路基板への物理的アクセスが困難または不可能であるように、他の配置に接続される時に有用であると考えられる。
【００１１】
他の実施例において、上述された一つ又はそれ以上の回路経路は、相互接続回路基板と他の相互接続回路基板との間でテストデータを経路指定する経路を有する。マイクロコントローラは、監視された信号に応じて他の相互接続回路基板の存在を検出し、他の相互接続回路基板へのデータ及び他の相互接続回路基板からのデータを経路指定するように、制御可能スイッチを制御する。
【００１２】
本発明に関する上記の説明は、夫々の実施例又は本発明の全ての実施を記述することを意図しない。本発明に関する上記の説明は、夫々の図解された実施例又は本発明の全ての実施を記述することを意図しない。図及び以下の詳細な記述は、更に具体的にこれら実施例を実証する。
【図面の簡単な説明】
【００１３】
【図１】
【図２】
【図３】
【特許請求の範囲】
【請求項１】
JTAGテストノードに通信可能なように結合されたマイクロコンピュータの配置であって、
該JTAGテストノードと少なくとも二つのJTAG信号経路との間に通信可能なように結合された制御可能スイッチの配置と、JTAGテストノードに通信可能なように結合され、且つ、該JTAGテストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該JTAGテストノードの少なくとも一つと該JTAG信号経路の少なくとも一つとの間でデータを経路指定する該制御可能スイッチの配置を制御するようにプログラムされたマイクロコントローラとを有するマイクロコンピュータの配置。
【請求項２】
該マイクロコントローラは、特定の素子でJTAGテストを実行するために該JTAGテストノードと該JTAG信号経路の一つに沿う該特定の素子との間でデータを経路指定する該制御可能スイッチ配置を制御するようにプログラムされることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項３】
該マイクロコントローラは、自動的に検出された該テスト信号に対する割り込みルーチンを用いて該JTAGテストノードを監視するようにプログラムされることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項４】
該マイクロコントローラは、複数の割り込みルーチンを用いて該JTAGテストノードを監視するようにプログラムされ、該複数の割り込みルーチンの夫々は、該JTAGテストノードの一つでテスト信号を検出するように該JTAGテストノードの一つを監視するように構成され、該マイクロコントローラは、該監視されたJTAGテストノードでテスト信号を検出する該割り込みルーチンに応じて、該監視されたJTAGテストノードと前記JTAG信号経路の少なくとも一つとの間で前記データを経路指定するように構成されることを特徴とする、請求項３記載のマイクロコンピュータの配置。
【請求項５】
夫々の割り込みルーチンは、単一のJTAGテストノードに割り当てられ、該マイクロコントローラは、テスト信号を検出する該特定の割り込みルーチンの割り当ての関数として特定のJTAGテストノードとJTAG信号経路の一つとの間でデータを経路指定する該制御可能スイッチを制御するようにプログラムされることを特徴とする、請求項４記載のマイクロコンピュータの配置。
【請求項６】
前記制御可能スイッチの配置は、前記マイクロコントローラに応じて、第一のJTAGテストノードから第二のJTAGテストノードまでのJTAG信号経路に沿ってデータを経路指定するように構成されることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項７】
該制御可能スイッチの配置は、第一のJTAGテストノードからデータに応答する素子までのJTAG信号経路に沿って該データを経路指定し、該素子の応答をJTAGテスト出力ノードに経路指定するように構成されることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項８】
該素子は、FPGA素子、FPGAプラグイン基板、拡張基板、及び前記マイクロコントローラに通信可能なように結合された外部回路のうちの少なくとも一つを有することを特徴とする、請求項７記載のマイクロコンピュータの配置。
【請求項９】
他の相互接続回路基板に接続するように構成され、配置された相互接続回路基板を更に有し、前記制御可能スイッチの配置及び前記少なくとも二つのJTAG信号経路は、該相互接続回路基板上に配置されることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項１０】
該相互接続回路基板は、該制御可能スイッチの配置への物理的アクセスが妨げられるように、他の相互接続回路基板に結合するように構成され、配置されることを特徴とする、請求項９記載のマイクロコンピュータの配置。
【請求項１１】
該制御可能スイッチの配置は、該相互接続回路基板と該他の相互接続回路基板との間で信号経路を有するJTAG信号経路に沿って前記データを経路指定するように構成されることを特徴とする、請求項１０記載のマイクロコンピュータの配置。
【請求項１２】
夫々が、少なくとも一つのデータ経路指定スイッチの配置、JTAGテストノード及び少なくとも二つのJTAG回路経路を有する、相互接続回路配置の試作配置での使用に対して、
少なくとも一つのデータ経路指定スイッチの配置、及び該相互接続回路配置の第一の一つでのJTAGテストノードに結合されたマイクロコントローラを有し、該マイクロコントローラは、該JTAGテストノードの少なくとも一つから検出された信号に応じて、該データ経路指定スイッチの配置を自動的に制御するようにプログラムされ、該データ経路指定スイッチの配置は、該相互接続回路配置の該第一の一つでの該少なくとも二つのJTAG回路経路の一つに沿ってJTAGテスト信号を経路指定するように制御されることを特徴とする回路制御器。
【請求項１３】
該マイクロコントローラは、該相互接続回路配置の二つの間でJTAGテスト信号を経路指定する該データ経路指定スイッチの配置を制御するようにプログラムされることを特徴とする、請求項１２記載の回路制御器。
【請求項１４】
該マイクロコントローラは、複数のテストノードの少なくとも一つから前記信号を検出するように割り込みルーチンを実行するようにプログラムされることを特徴とする、請求項１２記載の回路制御器。
【請求項１５】
該マイクロコントローラは、前記相互接続回路配置の前記第一の一つに配置されることを特徴とする、請求項１２記載の回路制御器。
【請求項１６】
該相互接続回路配置は、少なくとも一つのJTAG入力テストノード及び少なくとも一つのJTAG出力テストノードを有し、該相互接続回路配置の該第一の一つの該JTAG出力テストノードは、該相互接続回路配置の第二の一つの該JTAG入力テストノードに結合されることを特徴とする、請求項１２記載の回路制御器。
【請求項１７】
該相互接続回路配置は、少なくとも一つの回路素子を有し、前記マイクロコントローラは、該JTAGテストノードの少なくとも一つから該回路素子にテストデータを経路指定する前記データ経路指定スイッチの配置を制御するようにプログラムされることを特徴とする、請求項１２記載の回路制御器。
【請求項１８】
該回路素子は、FPGA素子、FPGAプラグイン基板、拡張基板、及び該回路制御器に通信可能なように結合された外部回路のうちの少なくとも一つを有することを特徴とする、請求項１７記載の回路制御器。
【請求項１９】
前記相互接続回路配置の前記第一の一つは、前記データ経路指定スイッチの配置への物理的アクセスが妨げられるように、該相互接続回路配置の他の一つに結合されるように構成され、配置されることを特徴とする、請求項１２記載の回路制御器。
【請求項２０】
前記マイクロコントローラは、前記相互接続回路配置の第二の一つからの信号を検出し、それに応じて、該相互接続回路配置の前記第一の一つと該相互接続回路配置の該第二の一つとの間でテストデータを経路指定する前記データ経路指定スイッチの配置を制御するように構成されることを特徴とする、請求項１２記載の回路制御器。
【請求項２１】
JTAGテストノードと少なくとも二つのJTAG信号経路との間に通信可能なように結合された切り替え手段と、該JTAGテストノードに通信可能なように結合され、且つ、該JTAGテストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該JTAGテストノードの少なくとも一つと該JTAG信号経路の少なくとも一つとの間でデータを経路指定する該切り替え手段を制御するようにプログラムされた制御手段とを有することを特徴とする、該JTAGテストノードに通信可能なように結合されたマイクロコンピュータの配置。
【請求項２２】
デジタル信号テストノードと少なくとも二つのデジタル信号経路との間に通信可能なように結合された制御可能スイッチの配置と、該デジタル信号テストノードに通信可能なように結合され、且つ、該デジタル信号テストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該デジタル信号テストノードの少なくとも一つと該デジタル信号経路の少なくとも一つとの間でデータを経路指定する該制御可能スイッチの配置を制御するようにプログラムされたマイクロコントローラとを有することを特徴とする、該デジタル信号テストノードに通信可能なように結合されたマイクロコンピュータの配置。
【請求項２３】
プログラム制御が可能であり、JTAGテストノードと少なくとも二つのJTAG信号経路との間に通信可能なように結合された制御可能スイッチの配置と、該JTAGテストノードに通信可能なように結合され、且つ、該JTAGテストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該JTAGテストノードの少なくとも一つと該JTAG信号経路の少なくとも一つとの間でデータを経路指定する該制御可能スイッチの配置を制御するようにプログラムされたマイクロコントローラとを有するハードウェア再設定回路；及び複数の機能ブロックマクロ；を有する、解体及び拡張可能なリファレンス・チップ開発プラットフォームと、
少なくとも一つは、該解体及び拡張可能なリファレンス・チップ開発プラットフォームから得られる機能ブロックマクロの収集と、
該解体及び拡張可能なリファレンス・チップ開発プラットフォームを拡張するように構成及び配置を成され、複数の外部素子を該リファレンス・チップ開発プラットフォームに通信可能なように結合し、それに、ハードウェア及びソフトウェアの共同開発及び共調検証を可能にする拡張された解体及び拡張可能なリファレンス・チップ開発プラットフォームを供給するように構成された二方向バッファ配置及び論理回路を有するインターフェース回路と、
該ハードウェア再設定回路の構成として表わされるべき該機能ブロックマクロの該少なくとも一つを生ずるように構成された合成器とを有し、
該拡張された解体及び拡張可能なリファレンス・チップ開発プラットフォームは、該拡張された解体及び拡張可能なリファレンス・チップ開発プラットフォーム内の該ハードウェア再設定回路での構成を有効にするように構成されることを特徴とする半導体素子の設計システム。
【請求項１】
JTAGテストノードに通信可能なように結合されたマイクロコンピュータの配置であって、
該JTAGテストノードと少なくとも二つのJTAG信号経路との間に通信可能なように結合された制御可能スイッチの配置と、JTAGテストノードに通信可能なように結合され、且つ、該JTAGテストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該JTAGテストノードの少なくとも一つと該JTAG信号経路の少なくとも一つとの間でデータを経路指定する該制御可能スイッチの配置を制御するようにプログラムされたマイクロコントローラとを有するマイクロコンピュータの配置。
【請求項２】
該マイクロコントローラは、特定の素子でJTAGテストを実行するために該JTAGテストノードと該JTAG信号経路の一つに沿う該特定の素子との間でデータを経路指定する該制御可能スイッチ配置を制御するようにプログラムされることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項３】
該マイクロコントローラは、自動的に検出された該テスト信号に対する割り込みルーチンを用いて該JTAGテストノードを監視するようにプログラムされることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項４】
該マイクロコントローラは、複数の割り込みルーチンを用いて該JTAGテストノードを監視するようにプログラムされ、該複数の割り込みルーチンの夫々は、該JTAGテストノードの一つでテスト信号を検出するように該JTAGテストノードの一つを監視するように構成され、該マイクロコントローラは、該監視されたJTAGテストノードでテスト信号を検出する該割り込みルーチンに応じて、該監視されたJTAGテストノードと前記JTAG信号経路の少なくとも一つとの間で前記データを経路指定するように構成されることを特徴とする、請求項３記載のマイクロコンピュータの配置。
【請求項５】
夫々の割り込みルーチンは、単一のJTAGテストノードに割り当てられ、該マイクロコントローラは、テスト信号を検出する該特定の割り込みルーチンの割り当ての関数として特定のJTAGテストノードとJTAG信号経路の一つとの間でデータを経路指定する該制御可能スイッチを制御するようにプログラムされることを特徴とする、請求項４記載のマイクロコンピュータの配置。
【請求項６】
前記制御可能スイッチの配置は、前記マイクロコントローラに応じて、第一のJTAGテストノードから第二のJTAGテストノードまでのJTAG信号経路に沿ってデータを経路指定するように構成されることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項７】
該制御可能スイッチの配置は、第一のJTAGテストノードからデータに応答する素子までのJTAG信号経路に沿って該データを経路指定し、該素子の応答をJTAGテスト出力ノードに経路指定するように構成されることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項８】
該素子は、FPGA素子、FPGAプラグイン基板、拡張基板、及び前記マイクロコントローラに通信可能なように結合された外部回路のうちの少なくとも一つを有することを特徴とする、請求項７記載のマイクロコンピュータの配置。
【請求項９】
他の相互接続回路基板に接続するように構成され、配置された相互接続回路基板を更に有し、前記制御可能スイッチの配置及び前記少なくとも二つのJTAG信号経路は、該相互接続回路基板上に配置されることを特徴とする、請求項１記載のマイクロコンピュータの配置。
【請求項１０】
該相互接続回路基板は、該制御可能スイッチの配置への物理的アクセスが妨げられるように、他の相互接続回路基板に結合するように構成され、配置されることを特徴とする、請求項９記載のマイクロコンピュータの配置。
【請求項１１】
該制御可能スイッチの配置は、該相互接続回路基板と該他の相互接続回路基板との間で信号経路を有するJTAG信号経路に沿って前記データを経路指定するように構成されることを特徴とする、請求項１０記載のマイクロコンピュータの配置。
【請求項１２】
夫々が、少なくとも一つのデータ経路指定スイッチの配置、JTAGテストノード及び少なくとも二つのJTAG回路経路を有する、相互接続回路配置の試作配置での使用に対して、
少なくとも一つのデータ経路指定スイッチの配置、及び該相互接続回路配置の第一の一つでのJTAGテストノードに結合されたマイクロコントローラを有し、該マイクロコントローラは、該JTAGテストノードの少なくとも一つから検出された信号に応じて、該データ経路指定スイッチの配置を自動的に制御するようにプログラムされ、該データ経路指定スイッチの配置は、該相互接続回路配置の該第一の一つでの該少なくとも二つのJTAG回路経路の一つに沿ってJTAGテスト信号を経路指定するように制御されることを特徴とする回路制御器。
【請求項１３】
該マイクロコントローラは、該相互接続回路配置の二つの間でJTAGテスト信号を経路指定する該データ経路指定スイッチの配置を制御するようにプログラムされることを特徴とする、請求項１２記載の回路制御器。
【請求項１４】
該マイクロコントローラは、複数のテストノードの少なくとも一つから前記信号を検出するように割り込みルーチンを実行するようにプログラムされることを特徴とする、請求項１２記載の回路制御器。
【請求項１５】
該マイクロコントローラは、前記相互接続回路配置の前記第一の一つに配置されることを特徴とする、請求項１２記載の回路制御器。
【請求項１６】
該相互接続回路配置は、少なくとも一つのJTAG入力テストノード及び少なくとも一つのJTAG出力テストノードを有し、該相互接続回路配置の該第一の一つの該JTAG出力テストノードは、該相互接続回路配置の第二の一つの該JTAG入力テストノードに結合されることを特徴とする、請求項１２記載の回路制御器。
【請求項１７】
該相互接続回路配置は、少なくとも一つの回路素子を有し、前記マイクロコントローラは、該JTAGテストノードの少なくとも一つから該回路素子にテストデータを経路指定する前記データ経路指定スイッチの配置を制御するようにプログラムされることを特徴とする、請求項１２記載の回路制御器。
【請求項１８】
該回路素子は、FPGA素子、FPGAプラグイン基板、拡張基板、及び該回路制御器に通信可能なように結合された外部回路のうちの少なくとも一つを有することを特徴とする、請求項１７記載の回路制御器。
【請求項１９】
前記相互接続回路配置の前記第一の一つは、前記データ経路指定スイッチの配置への物理的アクセスが妨げられるように、該相互接続回路配置の他の一つに結合されるように構成され、配置されることを特徴とする、請求項１２記載の回路制御器。
【請求項２０】
前記マイクロコントローラは、前記相互接続回路配置の第二の一つからの信号を検出し、それに応じて、該相互接続回路配置の前記第一の一つと該相互接続回路配置の該第二の一つとの間でテストデータを経路指定する前記データ経路指定スイッチの配置を制御するように構成されることを特徴とする、請求項１２記載の回路制御器。
【請求項２１】
JTAGテストノードと少なくとも二つのJTAG信号経路との間に通信可能なように結合された切り替え手段と、該JTAGテストノードに通信可能なように結合され、且つ、該JTAGテストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該JTAGテストノードの少なくとも一つと該JTAG信号経路の少なくとも一つとの間でデータを経路指定する該切り替え手段を制御するようにプログラムされた制御手段とを有することを特徴とする、該JTAGテストノードに通信可能なように結合されたマイクロコンピュータの配置。
【請求項２２】
デジタル信号テストノードと少なくとも二つのデジタル信号経路との間に通信可能なように結合された制御可能スイッチの配置と、該デジタル信号テストノードに通信可能なように結合され、且つ、該デジタル信号テストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該デジタル信号テストノードの少なくとも一つと該デジタル信号経路の少なくとも一つとの間でデータを経路指定する該制御可能スイッチの配置を制御するようにプログラムされたマイクロコントローラとを有することを特徴とする、該デジタル信号テストノードに通信可能なように結合されたマイクロコンピュータの配置。
【請求項２３】
プログラム制御が可能であり、JTAGテストノードと少なくとも二つのJTAG信号経路との間に通信可能なように結合された制御可能スイッチの配置と、該JTAGテストノードに通信可能なように結合され、且つ、該JTAGテストノードの一つでテスト信号を自動的に検出し、自動的に検出されたテスト信号に応じて、該JTAGテストノードの少なくとも一つと該JTAG信号経路の少なくとも一つとの間でデータを経路指定する該制御可能スイッチの配置を制御するようにプログラムされたマイクロコントローラとを有するハードウェア再設定回路；及び複数の機能ブロックマクロ；を有する、解体及び拡張可能なリファレンス・チップ開発プラットフォームと、
少なくとも一つは、該解体及び拡張可能なリファレンス・チップ開発プラットフォームから得られる機能ブロックマクロの収集と、
該解体及び拡張可能なリファレンス・チップ開発プラットフォームを拡張するように構成及び配置を成され、複数の外部素子を該リファレンス・チップ開発プラットフォームに通信可能なように結合し、それに、ハードウェア及びソフトウェアの共同開発及び共調検証を可能にする拡張された解体及び拡張可能なリファレンス・チップ開発プラットフォームを供給するように構成された二方向バッファ配置及び論理回路を有するインターフェース回路と、
該ハードウェア再設定回路の構成として表わされるべき該機能ブロックマクロの該少なくとも一つを生ずるように構成された合成器とを有し、
該拡張された解体及び拡張可能なリファレンス・チップ開発プラットフォームは、該拡張された解体及び拡張可能なリファレンス・チップ開発プラットフォーム内の該ハードウェア再設定回路での構成を有効にするように構成されることを特徴とする半導体素子の設計システム。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２００６−５１９３８８（Ｐ２００６−５１９３８８Ａ）
【公表日】平成１８年８月２４日（２００６．８．２４）
【国際特許分類】
【出願番号】特願２００６−５０６２６９（Ｐ２００６−５０６２６９）
【出願日】平成１６年２月２８日（２００４．２．２８）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０００５２８
【国際公開番号】ＷＯ２００４／０７９３８２
【国際公開日】平成１６年９月１６日（２００４．９．１６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公表日】平成１８年８月２４日（２００６．８．２４）
【国際特許分類】
【出願日】平成１６年２月２８日（２００４．２．２８）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０００５２８
【国際公開番号】ＷＯ２００４／０７９３８２
【国際公開日】平成１６年９月１６日（２００４．９．１６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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