デジタルアンプ及びデジタルアンプのテスト方法
【課題】安価な試験装置を用いても、ＰＷＭ信号のパルス幅を測定可能にするデジタルアンプを提供する。
【解決手段】ＰＷＭ信号のキャリア周期とＰＷＭ信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックＳＣＬＫの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号ＳＣＬＫＤＩＶ（微分回路２１の出力）と、ＰＷＭ信号との論理積の結果（アンド回路２２の出力）をカウントし、カウント結果に基づいてＰＷＭ信号のパルス幅を示すカウント値を出力するテスト回路部１０ｂを設けたことを特徴とする。
【解決手段】ＰＷＭ信号のキャリア周期とＰＷＭ信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックＳＣＬＫの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号ＳＣＬＫＤＩＶ（微分回路２１の出力）と、ＰＷＭ信号との論理積の結果（アンド回路２２の出力）をカウントし、カウント結果に基づいてＰＷＭ信号のパルス幅を示すカウント値を出力するテスト回路部１０ｂを設けたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音楽信号などのアナログ信号をパルス幅変調信号（Pulse Width Modulation信号、以下ＰＷＭ信号）に変換し、増幅して出力するデジタルアンプ（例えば、Ｄ級増幅器）に関し、特に、テスト回路を備えたデジタルアンプ、及びそのデジタルアンプのテスト方法に関する。
【背景技術】
【０００２】
デジタルアンプが、入力される電圧レベルに応じたパルス幅のＰＷＭ信号を出力しているか否かを試験する必要がある。このため、パルス幅測定機能を有する試験装置により、ＰＷＭ信号のパルス幅を測定する試験が行われている。
【０００３】
例えば、パルス幅測定試験において、試験装置は、デジタルアンプに所定の電圧レベルの信号を与え、デジタルアンプから出力されるＰＷＭ信号を、ＬＰＦ（Low Pass Filter）を介して取り込む。そして、試験装置は、内部のＤＳＰ(Digital Signal Processer)が有する機能を用い、取り込んだＰＷＭ信号のパルス幅を測定する（特許文献１参照）。
また、パルス幅測定試験において、試験装置は、デジタルアンプに所定の電圧レベルの信号を与えて、デジタルアンプから出力されるＰＷＭ信号のパルス幅を、リアルタイムコントロール機能を用いてストローブ位置をずらしながら測定する（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−６２３２２号公報
【特許文献２】特開２０１０−２１０２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上述した試験装置は、ＤＳＰが有する機能や、リアルタイムコントロール機能など、ＰＷＭ信号のパルス幅を測定するための特殊な機能が必要である。このため、試験装置の装置価格が高価なものとなり、ＰＷＭ信号のパルス幅を測定する試験を行う際のテストコストが増大するという問題があった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、デジタルアンプに係る第１の解決手段として、パルス幅変調信号を出力するデジタルアンプであって、前記パルス幅変調信号のキャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号と、前記パルス幅変調信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力するテスト回路部を設けたことを特徴とする。
【０００７】
また、デジタルアンプに係る第２の解決手段として、前記サンプリングクロックを用いて前記パルス幅変調信号をサンプリングするサンプリング回数は、前記パルス幅変調信号のキャリア周期を前記目標分解能で除した数である、ことを特徴とする。
【０００８】
また、デジタルアンプに係る第３の解決手段として、上記第１または第２の解決手段において、前記テスト回路部は、前記サンプリングクロックの論理が変化するタイミングでハイレベルのワンショット信号として前記サンプリング信号を出力する微分回路と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果を出力する第１のアンド回路と、前記第１のアンド回路の出力とカウント期間が有効であることを示す制御信号との論理積の結果を出力する第２のアンド回路と、前記第２のアンド回路の出力を前記カウント期間においてカウントするカウンタと、前記カウンタの出力に基づいて前記カウント値を出力する出力回路と、を有する、ことを特徴とする。
【０００９】
また、デジタルアンプのテスト方法に係る第１の解決手段として、パルス幅変調信号を出力するデジタルアンプのテスト方法であって、前記デジタルアンプが印加された入力電圧に応じて所定のキャリア周期の前記パルス幅変調信号を出力する第１の過程と、前記パルス幅変調信号の前記キャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号を前記デジタルアンプに供給する第２の過程と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力する第３の過程と、を有する、ことを特徴とする。
【発明の効果】
【００１０】
本発明のデジタルアンプによれば、テスト回路部は、ＰＷＭ信号のパルス幅を示すカウント値を出力する。試験装置は、このカウント値を取り込み、取り込んだカウント値に目標分解能を乗ずることで、ＰＷＭ信号のパルス幅を測定する。これにより、上述した様な特殊な機能を有する試験装置に比べて測定機能の少ない安価な試験装置であっても、デジタルアンプが入力される電圧レベルに応じたパルス幅のＰＷＭ信号を出力しているか否かを試験することができ、テストコスト増大を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係るデジタルアンプ１０の回路構成図である。
【図２】図１に示すデジタルアンプ１０のテスト動作における動作タイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の一実施形態に係るデジタルアンプ１０の回路構成図である。
図１に示すように、デジタルアンプ１０は、ＰＷＭ信号発生部１０ａと、テスト回路部１０ｂとを備える。
本実施形態において、デジタルアンプ１０は、試験装置と入力端子及び出力端子を介して接続され、試験装置から制御信号が入力されると、ＰＷＭ信号を発生し、発生したＰＷＭ信号のパルス幅を示すカウント値を試験装置に対して出力する。
ＰＷＭ信号発生部１０ａは、入力アンプ１１、三角波発生器１２、コンパレータ１３、デッドタイム付加回路１４、及び出力バッファ部１５を含んで構成される。
このＰＷＭ信号発生部１０ａは、アナログ信号入力端子Ａに入力される音声信号等のアナログ入力信号の電圧レベルに応じて、三角波発生器１２が出力する三角波キャリア信号を変調し、出力バッファ部１５の出力側に接続される出力端子ＥからＰＷＭ信号を出力する回路である。
入力アンプ１１は、例えば、誤差積分器で構成され、非反転入力端子（＋入力端子）が接地された差動増幅器と、この差動増幅器の出力端子と反転入力端子（−入力端子）との間に接続される積分用キャパシタとを有する。そして、この差動増幅器の反転入力端子は、抵抗を介して入力信号Ｖｉｎが入力されるとともに、出力バッファ部１５の出力信号であるＰＷＭ信号が前記抵抗とは異なる抵抗を介して入力される。このような構成により、入力アンプ１１は、入力信号ＶｉｎとＰＷＭ信号との誤差の積分を行い、積分値を示す積分値信号ＩＮを出力する。
【００１３】
三角波発生器１２は、予め設定されている周波数の三角波信号ＴＲＩを、キャリア信号として出力する。この三角波発生器１２は、例えば、外部から入力される制御信号により動作開始するＰＬＬ等が出力する矩形波信号に同期させて、所定範囲の周波数（例えば数百ｋＨｚ〜数ＭＨｚ）の三角波信号ＴＲＩを出力する。この所定範囲の周波数は、制御信号により調整可能な範囲である。
コンパレータ１３は、入力アンプ１１が出力する積分値信号ＩＮと、三角波発生器１２が出力する三角波信号ＴＲＩとを比較し、両信号の電圧レベルの比較結果を出力する。
デッドタイム付加回路１４は、コンパレータ１３が出力する比較結果に基づいて、出力バッファ部１５を構成するトランジスタの両方がオン状態とならないように、各トランジスタのゲート信号を調整し、この調整したゲート信号を出力バッファ部１５の各トランジスタのゲートへ出力する。
出力バッファ部１５は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列接続された、例えばＰチャネル型ＭＯＳトランジスタＱＰ１、及びＮチャネル型ＭＯＳトランジスタＱＮ１から構成され、両トランジスタのドレインは出力端子Ｅに共通接続される。
出力バッファ部１５は、デッドタイム付加回路１４から入力されるゲート信号に応じた、デッドタイムを付加したＰＷＭ信号を出力端子Ｅから出力する。
出力バッファ部１５が出力するＰＷＭ信号は、コンパレータ１３が出力する比較結果が正の間、すなわち、積分値信号ＩＮが三角波信号ＴＲＩより大きい場合ハイレベルとなり、比較結果が負の間、すなわち、積分値信号ＩＮが三角波信号ＴＲＩより小さい場合ロウレベルとなる。ここで、出力バッファ部１５が出力するＰＷＭ信号のキャリア周波数は、三角波発生器１２が生成する三角波信号ＴＲＩの周波数と一致する。
すなわち、ＰＷＭ信号発生部１０ａは、試験装置がアナログ信号入力端子Ａに供給する入力信号Ｖｉｎの電圧レベルに応じたデューティ（ｄｕｔｙ）を有するＰＷＭ信号を、出力端子ＥからＰＷＭ信号のキャリア周期（ＰＷＭのキャリア周波数の逆数）で周期的に発生する。
テスト回路部１０ｂは、このＰＷＭ信号のキャリア周期と目標分解能との和に基づく周期のサンプリングクロックＳＣＬＫが入力されると、ＰＷＭ信号のパルス幅を示すカウンタ値を出力する。ＰＷＭ信号のキャリア周期、サンプリングクロックＳＣＬＫの周期、及び目標分解能の関係については、後述する。
【００１４】
テスト回路部１０ｂは、微分回路２１、アンド回路２２、アンド回路２３、カウンタ２４、及びパラレルシリアル変換回路２５を含んで構成される。
微分回路２１の入力は、入力端子Ｂに接続され、出力は接続点Ｃに接続される。
アンド回路２２の一方の入力は、出力バッファ部１５の出力に接続され、他方の入力は接続点Ｃに接続される。アンド回路２２の出力は、接続点Ｆに接続される。
アンド回路２３の一方の入力は、接続点Ｆに接続され、他方の入力は入力端子Ｄに接続される。アンド回路２３の出力は、接続点Ｇに接続される。
カウンタ２４の入力は、接続点Ｇに接続され、カウンタ２４の複数の出力は、パラレルシリアル変換回路２５の複数の入力に一対一で接続される。
パラレルシリアル変換回路２５の出力は、出力端子Ｈに接続される。
【００１５】
次に、微分回路２１は、インバータ回路２１ａ及びアンド回路２１ｂを含んで構成される。インバータ回路２１ａの入力は、入力端子Ｂに接続され、インバータ回路２１ａの出力は、アンド回路２１ｂの一方の入力に接続される。アンド回路２１ｂの他方の入力は、入力端子Ｂに接続され、アンド回路２１ｂの出力は接続点Ｃに接続される。
この構成により、微分回路２１は、サンプリングクロックＳＣＬＫが「ロウレベル」のとき、「ロウレベル」のサンプリング信号ＳＣＬＫＤＩＶを接続点Ｃに出力する。微分回路２１において、サンプリングクロックＳＣＬＫが「ロウレベル」から「ハイレベル」に遷移すると同時に、アンド回路２１ｂの２入力のうちの他方の入力が「ハイレベル」に遷移する。これにより、微分回路２１は、サンプリング信号ＳＣＬＫＤＩＶを「ハイレベル」にする。その後、インバータ回路２１ａが「ロウレベル」を出力することを受けて、アンド回路２１ｂは、サンプリング信号ＳＣＬＫＤＩＶを「ロウレベル」にする。つまり、微分回路２１は、入力端子Ｂから入力されるサンプリングクロックＳＣＬＫの立ち上がりにおける論理の変化（第１の論理から第２の論理への変化）を検出して、「ハイレベル」のワンショット信号であるサンプリング信号ＳＣＬＫＤＩＶを、接続点Ｃに出力する。
アンド回路２２は、ＰＷＭ信号が「ハイレベル」、かつ、「ハイレベル」のワンショットであるサンプリング信号ＳＣＬＫＤＩＶが入力されると、「ハイレベル」のワンショット信号を接続点Ｆに出力する。
アンド回路２３は、接続点Ｆが「ハイレベル」、かつ、入力端子Ｄに入力されるカウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」のとき、「ハイレベル」のワンショット信号を接続点Ｇに出力する。
このカウント範囲クロックＣＮＴＥＮＣＬＫは、後述するカウンタ２４のカウント期間を規定するクロック信号であり、「ハイレベル」の期間、カウンタ２４のカウント動作が有効となる。
【００１６】
カウンタ２４は、例えば、従属接続された複数のＤ型フリップフロップを含んで構成される。初段のＤ型フリップフロップのＤ入力端子は、上記接続点Ｇに接続され、２段目以降のＤ型フリップフロップ各々は、Ｄ端子が前段のＤ型フリップフロップのＱ端子と接続される。このカウンタを構成するＤ型フリップフロップ各々のＣＬＫ端子は、例えば、接続点Ｇに接続され、接続点Ｇに現れるワンショット信号がクロック入力として入力される。
Ｄ型フリップフロップ各々は、前段のＱ端子からデータをＤ端子に取り込み、このクロック入力の立ち下がりに同期して取り込んだデータをラッチし、自身のＱ端子からラッチしたデータを出力する。
よって、カウンタ２４は、カウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」の期間に、接続点Ｇに現れるワンショット信号（以下、被測定パルスとする）の個数だけカウント動作を実行する。カウンタ２４は、カウント動作を実行した後、カウント結果である、被測定パルスの数に対応するデータ１（ＰＷＭ信号が「ハイレベル」であることを示すデータ）を出力する。例えば、アンド回路２２が、ＰＷＭ信号を１０回サンプリングした結果、接続点Ｇにおける１０個のデータが「００１１１１１０００」であれば、カウンタ２４は、パラレルデータ「１１１１１０００００」を出力する。なお、データ０とは、ＰＷＭ信号が「ロウレベル」であることを示すデータである。
すなわち、カウンタ２４は、被測定パルスの個数に対応する個数のＤ型フリップフロップにおいて、従属接続されたＤ型フリップフロップの初段側から最終段に向けて、ＰＷＭ信号の「ハイレベル」に対応してデータ１をラッチするとともに、それぞれのＱ端子に出力する。例えば、被測定パルスの個数が１００であれば、初段を含む初段から１００段までのＤ型フリップフロップ各々は、自身のＱ端子から、ＰＷＭ信号の「ハイレベル」に対応してデータ１を出力する。
【００１７】
パラレルシリアル変換回路２５は、カウンタ２４に備えられたＤ型フリップ各々のＱ端子から出力するデータ１（パラレルデータ）を、シリアルデータに変換して、出力端子Ｈから順次出力する。
パラレルシリアル変換回路２５は、例えば、Ｄ端子とＱ端子とが互いに従属接続されたデータロード機能付きＤ型フリップフロップを含んで構成される。
データロード機能付きＤ型フリップフロップ各々は、カウンタ２４を構成するＤ型フリップフロップに１対１に対応して設けられ、上記カウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」から「ロウレベル」に遷移すると、対応するカウンタ２４のＤ型フリップのＱ端子からデータを取り込み、取り込んだデータを、自身のＱ端子へ出力する（ロードする）。そして、データロード機能付きＤ型フリップフロップ各々は、クロック入力の立ち下がりに同期して、順次自身のデータを次段のＤ型フリップフロップのＤ端子へと出力する。ここで、パラレルシリアル変換回路２５に用いるクロック入力は、上記サンプリングクロックＳＣＬＫそのものを用いてもよい。或いは、テスト回路部１０ｂにおいて予め設定された周期を有する他のクロックを生成し、これをクロック入力として用いてもよい。以下では、サンプリングクロックＳＣＬＫをクロック入力として用いる場合について説明する。
【００１８】
パラレルシリアル変換回路２５が出力端子Ｈから出力するデータのうち、データ１の個数が、カウンタ２４がラッチしたデータ１の個数と一致する。なお、本構成においては、連続して出力データにデータ１が続く場合が多い。そのため、データ１のカウント数を容易に区別できる構成として、パラレルシリアル変換回路２５は、クロック入力（サンプリングクロックＳＣＬＫ）の立ち下がりに同期して、データを出力した後、一旦出力端子Ｈのレベルを、クロック入力（サンプリングクロックＳＣＬＫ）の立ち上がりでデータ０の出力、或いはハイインピーダンスの状態とする構成とすることが望ましい。
このように、パラレルシリアル変換回路２５は、カウンタ２４が出力するパラレルデータを、一旦ラッチした後、サンプリングクロックＳＣＬＫの立ち下がりに同期して、出力端子Ｈからシリアルに出力する。そのため、試験装置は、デジタルアンプ１０が出力端子Ｈからシリアルに出力するデータのうちデータ１の個数（カウント値）を読み取り、読み取ったカウント値に後述する目標分解能（時間）を乗じて、ＰＷＭ信号のパルス幅を測定することができる。
【００１９】
続いて、図２を用いて、デジタルアンプ１０のテスト動作におけるテスト回路部１０ｂの動作を説明する。
試験装置は、テスト動作において、アナログ信号入力端子Ａに所定の電圧レベルＶｉｎの入力信号を、入力端子ＢにサンプリングクロックＳＣＬＫを、入力端子Ｄにカウント範囲クロックＣＮＴＥＮＣＬＫを供給する。また、試験装置は、テスト動作において、デジタルアンプ１０が出力端子Ｈに出力するデータ１を取り込み、取り込んだデータ１の個数に、サンプリングクロックＳＣＬＫの周期決定に用いる目標分解能を乗じて、ＰＷＭ信号のパルス幅を測定する。
図２は、上述した図１に示すデジタルアンプ１０のテスト動作における動作タイミングチャートである。
図２において、Ｖｉｎは試験装置がアナログ信号入力端子Ａに供給する電圧レベルＶｉｎのＤＣ電圧レベル、ＳＣＬＫはサンプリングクロックＳＣＬＫの論理レベルの変化、ＳＣＬＫＤＩＶはサンプリング信号ＳＣＬＫＤＩＶ（接続点Ｃ）の論理レベルの変化、ＣＮＴＥＮＣＬＫはカウント範囲クロックＣＮＴＥＮＣＬＫの論理レベルの変化、をそれぞれ示している。また、図２において、ＰＷＭ信号はＰＷＭ信号の論理レベルの変化、Ｆは接続点Ｆ（アンド回路２２の出力）の論理レベルの変化、Ｇは接続点Ｇ（アンド回路２３の出力である被測定パルス）の論理レベルの変化、Ｈは出力端子Ｈ（パラレルシリアル変換回路２５の出力）の論理レベルの変化、をそれぞれ示している。
【００２０】
また、図２において、サイクル１（時刻ｔ１〜時刻ｔ２）はＰＷＭ信号幅測定の第１サイクル、サイクル２（時刻ｔ２〜時刻ｔ３）は第２サイクル、サイクル３〜サイクル９８（時刻ｔ３〜時刻ｔ４）は第３サイクル〜第９８サイクル、をそれぞれ示している。また、図２において、サイクル９９（時刻ｔ４〜時刻ｔ５）はＰＷＭ信号幅測定の第９９サイクル、サイクル１００（時刻ｔ５〜時刻ｔ６）は第１００サイクル、をそれぞれ示している。
これらサイクル１〜サイクル１００を総称して、データカウントサイクルと呼ぶものとする。図２は、このデータカウントサイクルにおいて、試験装置がサンプリングクロックＳＣＬＫを供給し、デジタルアンプ１０がＰＷＭ信号の一周期を検出する動作を示す。
また、図２において、サイクル１−ａ（時刻ｔ６〜時刻ｔ７）、サイクル１−ｂ（時刻ｔ７〜時刻ｔ８）、及びサイクル１−ｃ（時刻ｔ８〜時刻ｔ９）は、テスト回路部１０ｂからカウント値を試験装置へ出力する動作を示している。これらサイクル１−ａ以降のサイクルを総称して、データ出力サイクルと呼ぶものとする。なお、上記データカウントサイクル及びデータ出力サイクルにおける各サイクルの時間幅は、ＰＷＭ信号のキャリア周期（キャリア周波数の逆数）を示している。
【００２１】
ここで、サイクル１の時刻ｔ１において、三角波発生器１２のキャリア信号発生に同期させて、試験装置から入力端子Ｂに供給するサンプリングクロックＳＣＬＫについて、説明する。サンプリングクロックＳＣＬＫの周波数の値は、キャリア周波数の値に対してわずかに値をずらした周波数の値である。このわずかに値をずらした周波数の値とは、次の内容を意味する。
データカウントサイクルにおけるサンプリングクロックＳＣＬＫの供給回数は、図２に示す例の場合、キャリア周期のサイクル数、つまり１００と同じである。このサンプリングクロックＳＣＬＫを１００回供給することに対応して、ＰＷＭ信号の１周期を１００等分した時間それぞれにおいて、アンド回路２２は、ＰＷＭ信号が「ハイレベル」にあるか、「ロウレベル」にあるかを検出する。つまり、アンド回路２２は、１サイクルの１００分の１を分解能として、ＰＷＭ信号の１周期を１００等分した時間（分解能）それぞれにおいて、ＰＷＭ信号が「ハイレベル」にあるか「ロウレベル」にあるかを検出する。
例えば、１サイクルが１０００ｎｓ（キャリア周波数１ＭＨｚ）であれば、１０００ｎｓを１００等分した１０ｎｓの期間各々において、ＰＷＭ信号の論理をチェックする。このため、図２に示すように、サイクル１においてサンプリングクロックＳＣＬＫの立ち上がりをＰＷＭ信号の立ち上がりに揃えて（同期させて）、続くサイクル２以降は、サンプリングクロックＳＣＬＫの立ち上がりをＰＷＭ信号の立ち上がりに対して１０ｎｓずつずらして供給する。このようにすれば、デジタルアンプ１０は、１０ｎｓの分解能で、ＰＷＭ信号の１周期における「ハイレベル」の期間をカウントし、試験装置は、このカウント値に分解能を乗じて、ＰＷＭ信号のパルス幅を算出することが可能となる。
【００２２】
ここで、サンプリングクロックＳＣＬＫの周期は、ＰＷＭ信号のキャリア周期とＰＷＭ信号のパルス幅を測定する際の目標分解能とを用いて、（ＰＷＭ信号のキャリア周期＋目標分解能）で表わされる。このサンプリングクロックＳＣＬＫの立ち上がりに応じて、微分回路２１は、サンプリング信号ＳＣＬＫＤＩＶを生成し、アンド回路２２は、サンプリング信号ＳＣＬＫＤＩＶと、ＰＷＭ信号との論理積の結果を出力する。カウンタ２４は、この論理積の結果である被測定パルスをカウントする。そして、パラレルシリアル変換回路２５は、このカウント結果に基づいてＰＷＭ信号のパルス幅を示すカウント値を出力する。
本実施形態では、ＰＷＭ信号のキャリア周期は１０００ｎｓ（キャリア周波数１ＭＨｚ）、目標分解能は１０ｎｓであるので、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓ（サンプリング周波数０．９９００９９００…ＭＨｚ）である。つまり、サンプリングクロックＳＣＬＫの周波数の値を、キャリア周波数の値に対してわずかに値をずらした周波数の値としている。
また、サンプリングクロックＳＣＬＫを用いてＰＷＭ信号をサンプリングするサンプリング回数は、（ＰＷＭ信号のキャリア周期）／（目標分解能）である。本実施形態では、ＰＷＭ信号のキャリア周期は１０００ｎｓ、目標分解能は１０ｎｓであるので、サンプリング回数は、１００回となる。
【００２３】
図２に戻って、時刻ｔ１（サイクル１の開始）において、試験装置は、ＰＷＭ信号発生部１０ａにおけるアナログ信号入力端子Ａに固定電圧（ＤＣ電圧）を印加するとともに、上述の通り、三角波信号ＴＲＩを同期させる矩形波信号を発生するＰＬＬ等に制御信号を入力する。三角波発生器１２は、この矩形波信号に同期して、周期１０００ｎｓ（周波数１ＭＨｚ）の三角波信号ＴＲＩを発生する。また、時刻ｔ１において、試験装置は、キャリア信号発生に同期して、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。また、時刻ｔ１において、試験装置は、「ロウレベル」から「ハイレベル」へと遷移するカウント範囲クロックＣＮＴＥＮＣＬＫを入力端子Ｄに供給する。
これにより、ＰＷＭ信号発生部１０ａは、アナログ信号入力端子Ａに入力されるアナログ入力信号の電圧レベルに応じて、出力端子Ｅから、図２に示すキャリア周期のＰＷＭ信号を周期的に出力する。
また、微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、「ハイレベル」のワンショット信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。
【００２４】
このとき、ＰＷＭ信号発生部１０ａが出力端子Ｅから出力するＰＷＭ信号は、図２に示すように「ハイレベル」であり、アンド回路２２は「ハイレベル」のワンショット信号を出力する（接続点Ｆ）。これを受けて、アンド回路２３は、カウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」であるので、被測定パルスを出力する（接続点Ｇ）。カウンタ２４における初段のＤ型フリップフロップは、データ１を取り込み、被測定パルスの立下りを受けて、取り込んだデータ１をラッチし、自身のＱ端子から２段目のＤ型フリップフロップのＤ端子へと出力する。
【００２５】
時刻ｔ２（サイクル２の開始）から１０ｎｓ後に、試験装置は、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、「ハイレベル」のワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。以下、サイクル１と同様の動作が行われる。カウンタ２４における初段のＤ型フリップフロップは、２ビット目のデータ１を取り込み、被測定パルスの立下りを受けて、取り込んだデータ１をラッチし、自身のＱ端子から２段目のＤ型フリップフロップのＤ端子へと出力する。また、カウンタ２４における２段目のＤ型フリップフロップは、サイクル１において初段のＤ型フリップフロップが被測定パルスの立下りを受けて出力したデータ１をラッチし、自身のＱ端子から３段目のＤ型フリップフロップのＤ端子へと出力する。
【００２６】
時刻ｔ３〜時刻ｔ４（サイクル３〜サイクル９８）においては、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓであるので、試験装置は、それぞれのサイクル開始から２０ｎｓ〜９７０ｎｓ後に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、ワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。以下、サイクル１及びサイクル２と同様の動作が行われる。この間、カウンタ２４におけるＤ型フリップフロップ各々は、前段のＤ型フリップフロップが前サイクルの被測定パルスの立下りを受けて出力したデータ１を、被測定パルスの立下りを受けてラッチし、自身のＱ端子から次段のＤ型フリップフロップのＤ端子へと出力する。
なお、図２に示すサイクル３〜サイクル９８のサイクル９８において、ＰＷＭ信号は「ロウレベル」であるので、微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じてワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力するが、アンド回路２２は、「ハイレベル」のワンショット信号を出力しない（接続点Ｆ）。また、アンド回路２３は、被測定パルスを出力しない（接続点Ｇ）。このため、カウンタ２４はカウント動作を実行せず、Ｄ型フリップフロップ各々のうち、データ１をラッチしているＤ型フリップフロップは、自身のＱ端子からのデータ１の出力を維持する。
【００２７】
時刻ｔ４〜時刻ｔ５（サイクル９９）においては、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓであるので、試験装置は、サイクル開始（時刻ｔ４）から９８０ｎｓ後に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、ワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。
以下、サイクル９８と同様の動作が行われる。カウンタ２４はカウント動作を実行せず、Ｄ型フリップフロップ各々のうち、データ１をラッチしているＤ型フリップフロップは、自身のＱ端子からのデータ１の出力を維持する。
【００２８】
最終サイクルである時刻ｔ５〜時刻ｔ６（サイクル１００）においては、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓであるので、試験装置は、サイクル開始から９９０ｎｓ後に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、ワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。以下、サイクル９９と同様の動作が行われる。カウンタ２４はカウント動作を実行せず、Ｄ型フリップフロップ各々のうち、データ１をラッチしているＤ型フリップフロップは、自身のＱ端子からのデータ１の出力を維持する。
以上の１００サイクルにより、ＰＷＭ信号の１周期を１０ｎｓの分解能で検出したこととなり、カウンタ２４におけるＤ型フリップフロップ各々は、ＰＷＭ信号の「ハイレベル」に対応するデータ１をラッチし、自身のＱ端子から出力している。つまり、カウンタ２４は、ＰＷＭ信号の「ハイレベル」に対応する複数のデータ１を含むパラレルデータを出力している。このカウンタ２４が出力するパラレルデータのうちデータ１の個数が、ＰＷＭのパルス幅を示すカウント値となる。
【００２９】
サイクル１００の最後の時刻ｔ６において、試験装置は、「ハイレベル」から「ロウレベル」へと遷移するカウント範囲クロックＣＮＴＥＮＣＬＫを、入力端子Ｄに供給する。これにより、カウンタ２４はカウント動作を終了する。
また、パラレルシリアル変換回路２５は、カウンタ２４からパラレルデータを取り込む。
時刻ｔ６〜時刻ｔ７（サイクル１−ａ）において、試験装置は、サイクル１００までと同様に、「ハイレベル」から「ロウレベル」へと遷移するサンプリングクロックＳＣＬＫを、入力端子Ｂに供給する。
テスト回路部１０ｂにおけるパラレルシリアル変換回路２５は、サンプリングクロックＳＣＬＫの立ち下がりに同期して、カウンタ２４における最終段のＤ型フリップフロップがラッチするデータを、出力端子Ｈから出力する。
以降、時刻ｔ７〜時刻ｔ８（サイクル１−ｂ）、時刻ｔ８〜時刻ｔ９（サイクル１−ｃ）、…と、サイクル１−ａを含めて、カウンタ２４を構成するＤ型フリップフロップの個数に対応するサイクルにおいて、試験装置は、サイクル１００までと同様に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
これにより、パラレルシリアル変換回路２５は、カウンタ２４が図２に示すサイクル１〜サイクル１００において取り込んだデータ１を含むデータを、カウンタ２４における最終段のＤ型フリップフロップがラッチするデータから初段のＤ型フリップフロップがラッチするデータの順に、シリアルに出力端子Ｈから出力する。カウンタ２４がデータカウントサイクルにおいて、データ１をラッチしている場合、パラレルシリアル変換回路２５はデータ１を出力する。一方、カウンタ２４がデータカウントサイクルにおいて、データ１をラッチしていない場合、パラレルシリアル変換回路２５はデータ０を出力する。
試験装置は、このパラレルシリアル変換回路２５が出力するシリアルデータのうち、データ１の個数（カウント値）を取り込み、これに１０ｎｓ（目標分解能）を乗じて、ＰＷＭ信号のパルス幅を算出する。
なお、以上説明した図２に示すテストサイクル（データカウントサイクル及びデータ出力サイクル）は、アナログ信号入力端子Ａに印加する入力電圧Ｖｉｎを固定して実行する。カウント値出力後、この入力電圧Ｖｉｎを他の電圧に変化させて、上記テストサイクルを実行することで、任意の入力電圧に応じたＰＷＭ信号のパルス幅を算出することができる。
【００３０】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態においては、サンプリングクロックＳＣＬＫをサイクル１の最初において、ＰＷＭの周期に同期させて供給する例について説明した。しかし、この同期を取ることは必須ではなく、サンプリングクロックＳＣＬＫの周期が、サンプリングのサイクル数（上記例では１００回）×ＰＷＭ信号の周期（上記例では１０００ｎ）から、目標分解能（上記例では１０ｎｓ）を引いた値を、（サンプリングのサイクル数−１）で除した値（上記例では１０１０ｎｓ）であればよい。これにより、サンプリングクロックＳＣＬＫを、（ＰＷＭ信号のキャリア周期／目標分解能）だけ入力端子Ｂに供給すれば、ＰＷＭ信号の１周期分を目標分解能で検出できる。また、カウント範囲クロックＣＮＴＥＮＣＬＫを「ロウレベル」にしてから、サンプリングクロックＳＣＬＫを、カウンタ２４を構成するＤ型フリップフロップの個数だけ、入力端子Ｂに供給する。これにより、パラレルシリアル変換回路２５は、カウンタ２４がデータカウントサイクルにおいてラッチしたデータ１を出力し、試験装置はデータ１の個数（カウント値）に目標分解能を乗じて、ＰＷＭ信号のパルス幅を算出できる。
【００３１】
また、テストサイクルにおけるデータ出力サイクル（図２に示すサイクル１−ａ以降のサイクル）では、データカウントサイクルと同様に、サンプリングクロックＳＣＬＫを、周期をＰＷＭ信号の周期に対して１０ｎｓずつずらして供給した。しかし、このとき、カウント範囲クロックＣＮＴＥＮＣＬＫは「ロウレベル」であり、データカウントサイクルは既に終了している。よって、ＰＷＭ信号発生部１０ａのＰＷＭ信号出力動作を、三角波発生器１２を停止することで終了させてもよい。また、サンプリングクロックＳＣＬＫを、任意の、例えば１ＭＨｚより低周波、或いは高周波のクロックとして、試験装置のクロック供給能力の範囲内で供給し、パラレルシリアル変換回路２５にデータカウントサイクルにおけるカウンタ２４がラッチしたデータ１をシリアル出力させてもよい。
また、微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がり（「ロウレベル」から「ハイレベル」への遷移）を受けて「ハイレベル」のサンプリング信号ＳＣＬＫＤＩＶを出力する構成としたが、サンプリングクロックＳＣＬＫの立ち下がりを受けてサンプリング信号ＳＣＬＫＤＩＶを出力する構成としてもよい。
【符号の説明】
【００３２】
１０…デジタルアンプ、１０ａ…ＰＷＭ信号発生部、１１…入力アンプ、１２…三角波発生器、１３…コンパレータ、１４…デッドタイム付加回路、１５…出力バッファ部、１０ｂ…テスト回路部、２１…微分回路、２１ａ…インバータ回路、２１ｂ，２２，２３…アンド回路、２４…カウンタ、２５…パラレルシリアル変換回路、Ａ…アナログ信号入力端子、Ｅ，Ｈ…出力端子、Ｂ，Ｄ…入力端子、Ｃ，Ｆ，Ｇ…接続点、ＳＣＬＫ…サンプリングクロック、ＳＣＬＫＤＩＶ…サンプリング信号、ＣＮＴＥＮＣＬＫ…カウント範囲クロック
【技術分野】
【０００１】
本発明は、音楽信号などのアナログ信号をパルス幅変調信号（Pulse Width Modulation信号、以下ＰＷＭ信号）に変換し、増幅して出力するデジタルアンプ（例えば、Ｄ級増幅器）に関し、特に、テスト回路を備えたデジタルアンプ、及びそのデジタルアンプのテスト方法に関する。
【背景技術】
【０００２】
デジタルアンプが、入力される電圧レベルに応じたパルス幅のＰＷＭ信号を出力しているか否かを試験する必要がある。このため、パルス幅測定機能を有する試験装置により、ＰＷＭ信号のパルス幅を測定する試験が行われている。
【０００３】
例えば、パルス幅測定試験において、試験装置は、デジタルアンプに所定の電圧レベルの信号を与え、デジタルアンプから出力されるＰＷＭ信号を、ＬＰＦ（Low Pass Filter）を介して取り込む。そして、試験装置は、内部のＤＳＰ(Digital Signal Processer)が有する機能を用い、取り込んだＰＷＭ信号のパルス幅を測定する（特許文献１参照）。
また、パルス幅測定試験において、試験装置は、デジタルアンプに所定の電圧レベルの信号を与えて、デジタルアンプから出力されるＰＷＭ信号のパルス幅を、リアルタイムコントロール機能を用いてストローブ位置をずらしながら測定する（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−６２３２２号公報
【特許文献２】特開２０１０−２１０２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上述した試験装置は、ＤＳＰが有する機能や、リアルタイムコントロール機能など、ＰＷＭ信号のパルス幅を測定するための特殊な機能が必要である。このため、試験装置の装置価格が高価なものとなり、ＰＷＭ信号のパルス幅を測定する試験を行う際のテストコストが増大するという問題があった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、デジタルアンプに係る第１の解決手段として、パルス幅変調信号を出力するデジタルアンプであって、前記パルス幅変調信号のキャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号と、前記パルス幅変調信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力するテスト回路部を設けたことを特徴とする。
【０００７】
また、デジタルアンプに係る第２の解決手段として、前記サンプリングクロックを用いて前記パルス幅変調信号をサンプリングするサンプリング回数は、前記パルス幅変調信号のキャリア周期を前記目標分解能で除した数である、ことを特徴とする。
【０００８】
また、デジタルアンプに係る第３の解決手段として、上記第１または第２の解決手段において、前記テスト回路部は、前記サンプリングクロックの論理が変化するタイミングでハイレベルのワンショット信号として前記サンプリング信号を出力する微分回路と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果を出力する第１のアンド回路と、前記第１のアンド回路の出力とカウント期間が有効であることを示す制御信号との論理積の結果を出力する第２のアンド回路と、前記第２のアンド回路の出力を前記カウント期間においてカウントするカウンタと、前記カウンタの出力に基づいて前記カウント値を出力する出力回路と、を有する、ことを特徴とする。
【０００９】
また、デジタルアンプのテスト方法に係る第１の解決手段として、パルス幅変調信号を出力するデジタルアンプのテスト方法であって、前記デジタルアンプが印加された入力電圧に応じて所定のキャリア周期の前記パルス幅変調信号を出力する第１の過程と、前記パルス幅変調信号の前記キャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号を前記デジタルアンプに供給する第２の過程と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力する第３の過程と、を有する、ことを特徴とする。
【発明の効果】
【００１０】
本発明のデジタルアンプによれば、テスト回路部は、ＰＷＭ信号のパルス幅を示すカウント値を出力する。試験装置は、このカウント値を取り込み、取り込んだカウント値に目標分解能を乗ずることで、ＰＷＭ信号のパルス幅を測定する。これにより、上述した様な特殊な機能を有する試験装置に比べて測定機能の少ない安価な試験装置であっても、デジタルアンプが入力される電圧レベルに応じたパルス幅のＰＷＭ信号を出力しているか否かを試験することができ、テストコスト増大を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係るデジタルアンプ１０の回路構成図である。
【図２】図１に示すデジタルアンプ１０のテスト動作における動作タイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の一実施形態に係るデジタルアンプ１０の回路構成図である。
図１に示すように、デジタルアンプ１０は、ＰＷＭ信号発生部１０ａと、テスト回路部１０ｂとを備える。
本実施形態において、デジタルアンプ１０は、試験装置と入力端子及び出力端子を介して接続され、試験装置から制御信号が入力されると、ＰＷＭ信号を発生し、発生したＰＷＭ信号のパルス幅を示すカウント値を試験装置に対して出力する。
ＰＷＭ信号発生部１０ａは、入力アンプ１１、三角波発生器１２、コンパレータ１３、デッドタイム付加回路１４、及び出力バッファ部１５を含んで構成される。
このＰＷＭ信号発生部１０ａは、アナログ信号入力端子Ａに入力される音声信号等のアナログ入力信号の電圧レベルに応じて、三角波発生器１２が出力する三角波キャリア信号を変調し、出力バッファ部１５の出力側に接続される出力端子ＥからＰＷＭ信号を出力する回路である。
入力アンプ１１は、例えば、誤差積分器で構成され、非反転入力端子（＋入力端子）が接地された差動増幅器と、この差動増幅器の出力端子と反転入力端子（−入力端子）との間に接続される積分用キャパシタとを有する。そして、この差動増幅器の反転入力端子は、抵抗を介して入力信号Ｖｉｎが入力されるとともに、出力バッファ部１５の出力信号であるＰＷＭ信号が前記抵抗とは異なる抵抗を介して入力される。このような構成により、入力アンプ１１は、入力信号ＶｉｎとＰＷＭ信号との誤差の積分を行い、積分値を示す積分値信号ＩＮを出力する。
【００１３】
三角波発生器１２は、予め設定されている周波数の三角波信号ＴＲＩを、キャリア信号として出力する。この三角波発生器１２は、例えば、外部から入力される制御信号により動作開始するＰＬＬ等が出力する矩形波信号に同期させて、所定範囲の周波数（例えば数百ｋＨｚ〜数ＭＨｚ）の三角波信号ＴＲＩを出力する。この所定範囲の周波数は、制御信号により調整可能な範囲である。
コンパレータ１３は、入力アンプ１１が出力する積分値信号ＩＮと、三角波発生器１２が出力する三角波信号ＴＲＩとを比較し、両信号の電圧レベルの比較結果を出力する。
デッドタイム付加回路１４は、コンパレータ１３が出力する比較結果に基づいて、出力バッファ部１５を構成するトランジスタの両方がオン状態とならないように、各トランジスタのゲート信号を調整し、この調整したゲート信号を出力バッファ部１５の各トランジスタのゲートへ出力する。
出力バッファ部１５は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列接続された、例えばＰチャネル型ＭＯＳトランジスタＱＰ１、及びＮチャネル型ＭＯＳトランジスタＱＮ１から構成され、両トランジスタのドレインは出力端子Ｅに共通接続される。
出力バッファ部１５は、デッドタイム付加回路１４から入力されるゲート信号に応じた、デッドタイムを付加したＰＷＭ信号を出力端子Ｅから出力する。
出力バッファ部１５が出力するＰＷＭ信号は、コンパレータ１３が出力する比較結果が正の間、すなわち、積分値信号ＩＮが三角波信号ＴＲＩより大きい場合ハイレベルとなり、比較結果が負の間、すなわち、積分値信号ＩＮが三角波信号ＴＲＩより小さい場合ロウレベルとなる。ここで、出力バッファ部１５が出力するＰＷＭ信号のキャリア周波数は、三角波発生器１２が生成する三角波信号ＴＲＩの周波数と一致する。
すなわち、ＰＷＭ信号発生部１０ａは、試験装置がアナログ信号入力端子Ａに供給する入力信号Ｖｉｎの電圧レベルに応じたデューティ（ｄｕｔｙ）を有するＰＷＭ信号を、出力端子ＥからＰＷＭ信号のキャリア周期（ＰＷＭのキャリア周波数の逆数）で周期的に発生する。
テスト回路部１０ｂは、このＰＷＭ信号のキャリア周期と目標分解能との和に基づく周期のサンプリングクロックＳＣＬＫが入力されると、ＰＷＭ信号のパルス幅を示すカウンタ値を出力する。ＰＷＭ信号のキャリア周期、サンプリングクロックＳＣＬＫの周期、及び目標分解能の関係については、後述する。
【００１４】
テスト回路部１０ｂは、微分回路２１、アンド回路２２、アンド回路２３、カウンタ２４、及びパラレルシリアル変換回路２５を含んで構成される。
微分回路２１の入力は、入力端子Ｂに接続され、出力は接続点Ｃに接続される。
アンド回路２２の一方の入力は、出力バッファ部１５の出力に接続され、他方の入力は接続点Ｃに接続される。アンド回路２２の出力は、接続点Ｆに接続される。
アンド回路２３の一方の入力は、接続点Ｆに接続され、他方の入力は入力端子Ｄに接続される。アンド回路２３の出力は、接続点Ｇに接続される。
カウンタ２４の入力は、接続点Ｇに接続され、カウンタ２４の複数の出力は、パラレルシリアル変換回路２５の複数の入力に一対一で接続される。
パラレルシリアル変換回路２５の出力は、出力端子Ｈに接続される。
【００１５】
次に、微分回路２１は、インバータ回路２１ａ及びアンド回路２１ｂを含んで構成される。インバータ回路２１ａの入力は、入力端子Ｂに接続され、インバータ回路２１ａの出力は、アンド回路２１ｂの一方の入力に接続される。アンド回路２１ｂの他方の入力は、入力端子Ｂに接続され、アンド回路２１ｂの出力は接続点Ｃに接続される。
この構成により、微分回路２１は、サンプリングクロックＳＣＬＫが「ロウレベル」のとき、「ロウレベル」のサンプリング信号ＳＣＬＫＤＩＶを接続点Ｃに出力する。微分回路２１において、サンプリングクロックＳＣＬＫが「ロウレベル」から「ハイレベル」に遷移すると同時に、アンド回路２１ｂの２入力のうちの他方の入力が「ハイレベル」に遷移する。これにより、微分回路２１は、サンプリング信号ＳＣＬＫＤＩＶを「ハイレベル」にする。その後、インバータ回路２１ａが「ロウレベル」を出力することを受けて、アンド回路２１ｂは、サンプリング信号ＳＣＬＫＤＩＶを「ロウレベル」にする。つまり、微分回路２１は、入力端子Ｂから入力されるサンプリングクロックＳＣＬＫの立ち上がりにおける論理の変化（第１の論理から第２の論理への変化）を検出して、「ハイレベル」のワンショット信号であるサンプリング信号ＳＣＬＫＤＩＶを、接続点Ｃに出力する。
アンド回路２２は、ＰＷＭ信号が「ハイレベル」、かつ、「ハイレベル」のワンショットであるサンプリング信号ＳＣＬＫＤＩＶが入力されると、「ハイレベル」のワンショット信号を接続点Ｆに出力する。
アンド回路２３は、接続点Ｆが「ハイレベル」、かつ、入力端子Ｄに入力されるカウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」のとき、「ハイレベル」のワンショット信号を接続点Ｇに出力する。
このカウント範囲クロックＣＮＴＥＮＣＬＫは、後述するカウンタ２４のカウント期間を規定するクロック信号であり、「ハイレベル」の期間、カウンタ２４のカウント動作が有効となる。
【００１６】
カウンタ２４は、例えば、従属接続された複数のＤ型フリップフロップを含んで構成される。初段のＤ型フリップフロップのＤ入力端子は、上記接続点Ｇに接続され、２段目以降のＤ型フリップフロップ各々は、Ｄ端子が前段のＤ型フリップフロップのＱ端子と接続される。このカウンタを構成するＤ型フリップフロップ各々のＣＬＫ端子は、例えば、接続点Ｇに接続され、接続点Ｇに現れるワンショット信号がクロック入力として入力される。
Ｄ型フリップフロップ各々は、前段のＱ端子からデータをＤ端子に取り込み、このクロック入力の立ち下がりに同期して取り込んだデータをラッチし、自身のＱ端子からラッチしたデータを出力する。
よって、カウンタ２４は、カウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」の期間に、接続点Ｇに現れるワンショット信号（以下、被測定パルスとする）の個数だけカウント動作を実行する。カウンタ２４は、カウント動作を実行した後、カウント結果である、被測定パルスの数に対応するデータ１（ＰＷＭ信号が「ハイレベル」であることを示すデータ）を出力する。例えば、アンド回路２２が、ＰＷＭ信号を１０回サンプリングした結果、接続点Ｇにおける１０個のデータが「００１１１１１０００」であれば、カウンタ２４は、パラレルデータ「１１１１１０００００」を出力する。なお、データ０とは、ＰＷＭ信号が「ロウレベル」であることを示すデータである。
すなわち、カウンタ２４は、被測定パルスの個数に対応する個数のＤ型フリップフロップにおいて、従属接続されたＤ型フリップフロップの初段側から最終段に向けて、ＰＷＭ信号の「ハイレベル」に対応してデータ１をラッチするとともに、それぞれのＱ端子に出力する。例えば、被測定パルスの個数が１００であれば、初段を含む初段から１００段までのＤ型フリップフロップ各々は、自身のＱ端子から、ＰＷＭ信号の「ハイレベル」に対応してデータ１を出力する。
【００１７】
パラレルシリアル変換回路２５は、カウンタ２４に備えられたＤ型フリップ各々のＱ端子から出力するデータ１（パラレルデータ）を、シリアルデータに変換して、出力端子Ｈから順次出力する。
パラレルシリアル変換回路２５は、例えば、Ｄ端子とＱ端子とが互いに従属接続されたデータロード機能付きＤ型フリップフロップを含んで構成される。
データロード機能付きＤ型フリップフロップ各々は、カウンタ２４を構成するＤ型フリップフロップに１対１に対応して設けられ、上記カウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」から「ロウレベル」に遷移すると、対応するカウンタ２４のＤ型フリップのＱ端子からデータを取り込み、取り込んだデータを、自身のＱ端子へ出力する（ロードする）。そして、データロード機能付きＤ型フリップフロップ各々は、クロック入力の立ち下がりに同期して、順次自身のデータを次段のＤ型フリップフロップのＤ端子へと出力する。ここで、パラレルシリアル変換回路２５に用いるクロック入力は、上記サンプリングクロックＳＣＬＫそのものを用いてもよい。或いは、テスト回路部１０ｂにおいて予め設定された周期を有する他のクロックを生成し、これをクロック入力として用いてもよい。以下では、サンプリングクロックＳＣＬＫをクロック入力として用いる場合について説明する。
【００１８】
パラレルシリアル変換回路２５が出力端子Ｈから出力するデータのうち、データ１の個数が、カウンタ２４がラッチしたデータ１の個数と一致する。なお、本構成においては、連続して出力データにデータ１が続く場合が多い。そのため、データ１のカウント数を容易に区別できる構成として、パラレルシリアル変換回路２５は、クロック入力（サンプリングクロックＳＣＬＫ）の立ち下がりに同期して、データを出力した後、一旦出力端子Ｈのレベルを、クロック入力（サンプリングクロックＳＣＬＫ）の立ち上がりでデータ０の出力、或いはハイインピーダンスの状態とする構成とすることが望ましい。
このように、パラレルシリアル変換回路２５は、カウンタ２４が出力するパラレルデータを、一旦ラッチした後、サンプリングクロックＳＣＬＫの立ち下がりに同期して、出力端子Ｈからシリアルに出力する。そのため、試験装置は、デジタルアンプ１０が出力端子Ｈからシリアルに出力するデータのうちデータ１の個数（カウント値）を読み取り、読み取ったカウント値に後述する目標分解能（時間）を乗じて、ＰＷＭ信号のパルス幅を測定することができる。
【００１９】
続いて、図２を用いて、デジタルアンプ１０のテスト動作におけるテスト回路部１０ｂの動作を説明する。
試験装置は、テスト動作において、アナログ信号入力端子Ａに所定の電圧レベルＶｉｎの入力信号を、入力端子ＢにサンプリングクロックＳＣＬＫを、入力端子Ｄにカウント範囲クロックＣＮＴＥＮＣＬＫを供給する。また、試験装置は、テスト動作において、デジタルアンプ１０が出力端子Ｈに出力するデータ１を取り込み、取り込んだデータ１の個数に、サンプリングクロックＳＣＬＫの周期決定に用いる目標分解能を乗じて、ＰＷＭ信号のパルス幅を測定する。
図２は、上述した図１に示すデジタルアンプ１０のテスト動作における動作タイミングチャートである。
図２において、Ｖｉｎは試験装置がアナログ信号入力端子Ａに供給する電圧レベルＶｉｎのＤＣ電圧レベル、ＳＣＬＫはサンプリングクロックＳＣＬＫの論理レベルの変化、ＳＣＬＫＤＩＶはサンプリング信号ＳＣＬＫＤＩＶ（接続点Ｃ）の論理レベルの変化、ＣＮＴＥＮＣＬＫはカウント範囲クロックＣＮＴＥＮＣＬＫの論理レベルの変化、をそれぞれ示している。また、図２において、ＰＷＭ信号はＰＷＭ信号の論理レベルの変化、Ｆは接続点Ｆ（アンド回路２２の出力）の論理レベルの変化、Ｇは接続点Ｇ（アンド回路２３の出力である被測定パルス）の論理レベルの変化、Ｈは出力端子Ｈ（パラレルシリアル変換回路２５の出力）の論理レベルの変化、をそれぞれ示している。
【００２０】
また、図２において、サイクル１（時刻ｔ１〜時刻ｔ２）はＰＷＭ信号幅測定の第１サイクル、サイクル２（時刻ｔ２〜時刻ｔ３）は第２サイクル、サイクル３〜サイクル９８（時刻ｔ３〜時刻ｔ４）は第３サイクル〜第９８サイクル、をそれぞれ示している。また、図２において、サイクル９９（時刻ｔ４〜時刻ｔ５）はＰＷＭ信号幅測定の第９９サイクル、サイクル１００（時刻ｔ５〜時刻ｔ６）は第１００サイクル、をそれぞれ示している。
これらサイクル１〜サイクル１００を総称して、データカウントサイクルと呼ぶものとする。図２は、このデータカウントサイクルにおいて、試験装置がサンプリングクロックＳＣＬＫを供給し、デジタルアンプ１０がＰＷＭ信号の一周期を検出する動作を示す。
また、図２において、サイクル１−ａ（時刻ｔ６〜時刻ｔ７）、サイクル１−ｂ（時刻ｔ７〜時刻ｔ８）、及びサイクル１−ｃ（時刻ｔ８〜時刻ｔ９）は、テスト回路部１０ｂからカウント値を試験装置へ出力する動作を示している。これらサイクル１−ａ以降のサイクルを総称して、データ出力サイクルと呼ぶものとする。なお、上記データカウントサイクル及びデータ出力サイクルにおける各サイクルの時間幅は、ＰＷＭ信号のキャリア周期（キャリア周波数の逆数）を示している。
【００２１】
ここで、サイクル１の時刻ｔ１において、三角波発生器１２のキャリア信号発生に同期させて、試験装置から入力端子Ｂに供給するサンプリングクロックＳＣＬＫについて、説明する。サンプリングクロックＳＣＬＫの周波数の値は、キャリア周波数の値に対してわずかに値をずらした周波数の値である。このわずかに値をずらした周波数の値とは、次の内容を意味する。
データカウントサイクルにおけるサンプリングクロックＳＣＬＫの供給回数は、図２に示す例の場合、キャリア周期のサイクル数、つまり１００と同じである。このサンプリングクロックＳＣＬＫを１００回供給することに対応して、ＰＷＭ信号の１周期を１００等分した時間それぞれにおいて、アンド回路２２は、ＰＷＭ信号が「ハイレベル」にあるか、「ロウレベル」にあるかを検出する。つまり、アンド回路２２は、１サイクルの１００分の１を分解能として、ＰＷＭ信号の１周期を１００等分した時間（分解能）それぞれにおいて、ＰＷＭ信号が「ハイレベル」にあるか「ロウレベル」にあるかを検出する。
例えば、１サイクルが１０００ｎｓ（キャリア周波数１ＭＨｚ）であれば、１０００ｎｓを１００等分した１０ｎｓの期間各々において、ＰＷＭ信号の論理をチェックする。このため、図２に示すように、サイクル１においてサンプリングクロックＳＣＬＫの立ち上がりをＰＷＭ信号の立ち上がりに揃えて（同期させて）、続くサイクル２以降は、サンプリングクロックＳＣＬＫの立ち上がりをＰＷＭ信号の立ち上がりに対して１０ｎｓずつずらして供給する。このようにすれば、デジタルアンプ１０は、１０ｎｓの分解能で、ＰＷＭ信号の１周期における「ハイレベル」の期間をカウントし、試験装置は、このカウント値に分解能を乗じて、ＰＷＭ信号のパルス幅を算出することが可能となる。
【００２２】
ここで、サンプリングクロックＳＣＬＫの周期は、ＰＷＭ信号のキャリア周期とＰＷＭ信号のパルス幅を測定する際の目標分解能とを用いて、（ＰＷＭ信号のキャリア周期＋目標分解能）で表わされる。このサンプリングクロックＳＣＬＫの立ち上がりに応じて、微分回路２１は、サンプリング信号ＳＣＬＫＤＩＶを生成し、アンド回路２２は、サンプリング信号ＳＣＬＫＤＩＶと、ＰＷＭ信号との論理積の結果を出力する。カウンタ２４は、この論理積の結果である被測定パルスをカウントする。そして、パラレルシリアル変換回路２５は、このカウント結果に基づいてＰＷＭ信号のパルス幅を示すカウント値を出力する。
本実施形態では、ＰＷＭ信号のキャリア周期は１０００ｎｓ（キャリア周波数１ＭＨｚ）、目標分解能は１０ｎｓであるので、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓ（サンプリング周波数０．９９００９９００…ＭＨｚ）である。つまり、サンプリングクロックＳＣＬＫの周波数の値を、キャリア周波数の値に対してわずかに値をずらした周波数の値としている。
また、サンプリングクロックＳＣＬＫを用いてＰＷＭ信号をサンプリングするサンプリング回数は、（ＰＷＭ信号のキャリア周期）／（目標分解能）である。本実施形態では、ＰＷＭ信号のキャリア周期は１０００ｎｓ、目標分解能は１０ｎｓであるので、サンプリング回数は、１００回となる。
【００２３】
図２に戻って、時刻ｔ１（サイクル１の開始）において、試験装置は、ＰＷＭ信号発生部１０ａにおけるアナログ信号入力端子Ａに固定電圧（ＤＣ電圧）を印加するとともに、上述の通り、三角波信号ＴＲＩを同期させる矩形波信号を発生するＰＬＬ等に制御信号を入力する。三角波発生器１２は、この矩形波信号に同期して、周期１０００ｎｓ（周波数１ＭＨｚ）の三角波信号ＴＲＩを発生する。また、時刻ｔ１において、試験装置は、キャリア信号発生に同期して、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。また、時刻ｔ１において、試験装置は、「ロウレベル」から「ハイレベル」へと遷移するカウント範囲クロックＣＮＴＥＮＣＬＫを入力端子Ｄに供給する。
これにより、ＰＷＭ信号発生部１０ａは、アナログ信号入力端子Ａに入力されるアナログ入力信号の電圧レベルに応じて、出力端子Ｅから、図２に示すキャリア周期のＰＷＭ信号を周期的に出力する。
また、微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、「ハイレベル」のワンショット信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。
【００２４】
このとき、ＰＷＭ信号発生部１０ａが出力端子Ｅから出力するＰＷＭ信号は、図２に示すように「ハイレベル」であり、アンド回路２２は「ハイレベル」のワンショット信号を出力する（接続点Ｆ）。これを受けて、アンド回路２３は、カウント範囲クロックＣＮＴＥＮＣＬＫが「ハイレベル」であるので、被測定パルスを出力する（接続点Ｇ）。カウンタ２４における初段のＤ型フリップフロップは、データ１を取り込み、被測定パルスの立下りを受けて、取り込んだデータ１をラッチし、自身のＱ端子から２段目のＤ型フリップフロップのＤ端子へと出力する。
【００２５】
時刻ｔ２（サイクル２の開始）から１０ｎｓ後に、試験装置は、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、「ハイレベル」のワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。以下、サイクル１と同様の動作が行われる。カウンタ２４における初段のＤ型フリップフロップは、２ビット目のデータ１を取り込み、被測定パルスの立下りを受けて、取り込んだデータ１をラッチし、自身のＱ端子から２段目のＤ型フリップフロップのＤ端子へと出力する。また、カウンタ２４における２段目のＤ型フリップフロップは、サイクル１において初段のＤ型フリップフロップが被測定パルスの立下りを受けて出力したデータ１をラッチし、自身のＱ端子から３段目のＤ型フリップフロップのＤ端子へと出力する。
【００２６】
時刻ｔ３〜時刻ｔ４（サイクル３〜サイクル９８）においては、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓであるので、試験装置は、それぞれのサイクル開始から２０ｎｓ〜９７０ｎｓ後に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、ワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。以下、サイクル１及びサイクル２と同様の動作が行われる。この間、カウンタ２４におけるＤ型フリップフロップ各々は、前段のＤ型フリップフロップが前サイクルの被測定パルスの立下りを受けて出力したデータ１を、被測定パルスの立下りを受けてラッチし、自身のＱ端子から次段のＤ型フリップフロップのＤ端子へと出力する。
なお、図２に示すサイクル３〜サイクル９８のサイクル９８において、ＰＷＭ信号は「ロウレベル」であるので、微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じてワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力するが、アンド回路２２は、「ハイレベル」のワンショット信号を出力しない（接続点Ｆ）。また、アンド回路２３は、被測定パルスを出力しない（接続点Ｇ）。このため、カウンタ２４はカウント動作を実行せず、Ｄ型フリップフロップ各々のうち、データ１をラッチしているＤ型フリップフロップは、自身のＱ端子からのデータ１の出力を維持する。
【００２７】
時刻ｔ４〜時刻ｔ５（サイクル９９）においては、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓであるので、試験装置は、サイクル開始（時刻ｔ４）から９８０ｎｓ後に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、ワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。
以下、サイクル９８と同様の動作が行われる。カウンタ２４はカウント動作を実行せず、Ｄ型フリップフロップ各々のうち、データ１をラッチしているＤ型フリップフロップは、自身のＱ端子からのデータ１の出力を維持する。
【００２８】
最終サイクルである時刻ｔ５〜時刻ｔ６（サイクル１００）においては、サンプリングクロックＳＣＬＫの周期は１０１０ｎｓであるので、試験装置は、サイクル開始から９９０ｎｓ後に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がりに応じて、図２に示すように、ワンショットの信号（サンプリング信号ＳＣＬＫＤＩＶ）を出力する。以下、サイクル９９と同様の動作が行われる。カウンタ２４はカウント動作を実行せず、Ｄ型フリップフロップ各々のうち、データ１をラッチしているＤ型フリップフロップは、自身のＱ端子からのデータ１の出力を維持する。
以上の１００サイクルにより、ＰＷＭ信号の１周期を１０ｎｓの分解能で検出したこととなり、カウンタ２４におけるＤ型フリップフロップ各々は、ＰＷＭ信号の「ハイレベル」に対応するデータ１をラッチし、自身のＱ端子から出力している。つまり、カウンタ２４は、ＰＷＭ信号の「ハイレベル」に対応する複数のデータ１を含むパラレルデータを出力している。このカウンタ２４が出力するパラレルデータのうちデータ１の個数が、ＰＷＭのパルス幅を示すカウント値となる。
【００２９】
サイクル１００の最後の時刻ｔ６において、試験装置は、「ハイレベル」から「ロウレベル」へと遷移するカウント範囲クロックＣＮＴＥＮＣＬＫを、入力端子Ｄに供給する。これにより、カウンタ２４はカウント動作を終了する。
また、パラレルシリアル変換回路２５は、カウンタ２４からパラレルデータを取り込む。
時刻ｔ６〜時刻ｔ７（サイクル１−ａ）において、試験装置は、サイクル１００までと同様に、「ハイレベル」から「ロウレベル」へと遷移するサンプリングクロックＳＣＬＫを、入力端子Ｂに供給する。
テスト回路部１０ｂにおけるパラレルシリアル変換回路２５は、サンプリングクロックＳＣＬＫの立ち下がりに同期して、カウンタ２４における最終段のＤ型フリップフロップがラッチするデータを、出力端子Ｈから出力する。
以降、時刻ｔ７〜時刻ｔ８（サイクル１−ｂ）、時刻ｔ８〜時刻ｔ９（サイクル１−ｃ）、…と、サイクル１−ａを含めて、カウンタ２４を構成するＤ型フリップフロップの個数に対応するサイクルにおいて、試験装置は、サイクル１００までと同様に、サンプリングクロックＳＣＬＫを入力端子Ｂに供給する。
これにより、パラレルシリアル変換回路２５は、カウンタ２４が図２に示すサイクル１〜サイクル１００において取り込んだデータ１を含むデータを、カウンタ２４における最終段のＤ型フリップフロップがラッチするデータから初段のＤ型フリップフロップがラッチするデータの順に、シリアルに出力端子Ｈから出力する。カウンタ２４がデータカウントサイクルにおいて、データ１をラッチしている場合、パラレルシリアル変換回路２５はデータ１を出力する。一方、カウンタ２４がデータカウントサイクルにおいて、データ１をラッチしていない場合、パラレルシリアル変換回路２５はデータ０を出力する。
試験装置は、このパラレルシリアル変換回路２５が出力するシリアルデータのうち、データ１の個数（カウント値）を取り込み、これに１０ｎｓ（目標分解能）を乗じて、ＰＷＭ信号のパルス幅を算出する。
なお、以上説明した図２に示すテストサイクル（データカウントサイクル及びデータ出力サイクル）は、アナログ信号入力端子Ａに印加する入力電圧Ｖｉｎを固定して実行する。カウント値出力後、この入力電圧Ｖｉｎを他の電圧に変化させて、上記テストサイクルを実行することで、任意の入力電圧に応じたＰＷＭ信号のパルス幅を算出することができる。
【００３０】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態においては、サンプリングクロックＳＣＬＫをサイクル１の最初において、ＰＷＭの周期に同期させて供給する例について説明した。しかし、この同期を取ることは必須ではなく、サンプリングクロックＳＣＬＫの周期が、サンプリングのサイクル数（上記例では１００回）×ＰＷＭ信号の周期（上記例では１０００ｎ）から、目標分解能（上記例では１０ｎｓ）を引いた値を、（サンプリングのサイクル数−１）で除した値（上記例では１０１０ｎｓ）であればよい。これにより、サンプリングクロックＳＣＬＫを、（ＰＷＭ信号のキャリア周期／目標分解能）だけ入力端子Ｂに供給すれば、ＰＷＭ信号の１周期分を目標分解能で検出できる。また、カウント範囲クロックＣＮＴＥＮＣＬＫを「ロウレベル」にしてから、サンプリングクロックＳＣＬＫを、カウンタ２４を構成するＤ型フリップフロップの個数だけ、入力端子Ｂに供給する。これにより、パラレルシリアル変換回路２５は、カウンタ２４がデータカウントサイクルにおいてラッチしたデータ１を出力し、試験装置はデータ１の個数（カウント値）に目標分解能を乗じて、ＰＷＭ信号のパルス幅を算出できる。
【００３１】
また、テストサイクルにおけるデータ出力サイクル（図２に示すサイクル１−ａ以降のサイクル）では、データカウントサイクルと同様に、サンプリングクロックＳＣＬＫを、周期をＰＷＭ信号の周期に対して１０ｎｓずつずらして供給した。しかし、このとき、カウント範囲クロックＣＮＴＥＮＣＬＫは「ロウレベル」であり、データカウントサイクルは既に終了している。よって、ＰＷＭ信号発生部１０ａのＰＷＭ信号出力動作を、三角波発生器１２を停止することで終了させてもよい。また、サンプリングクロックＳＣＬＫを、任意の、例えば１ＭＨｚより低周波、或いは高周波のクロックとして、試験装置のクロック供給能力の範囲内で供給し、パラレルシリアル変換回路２５にデータカウントサイクルにおけるカウンタ２４がラッチしたデータ１をシリアル出力させてもよい。
また、微分回路２１は、サンプリングクロックＳＣＬＫの立ち上がり（「ロウレベル」から「ハイレベル」への遷移）を受けて「ハイレベル」のサンプリング信号ＳＣＬＫＤＩＶを出力する構成としたが、サンプリングクロックＳＣＬＫの立ち下がりを受けてサンプリング信号ＳＣＬＫＤＩＶを出力する構成としてもよい。
【符号の説明】
【００３２】
１０…デジタルアンプ、１０ａ…ＰＷＭ信号発生部、１１…入力アンプ、１２…三角波発生器、１３…コンパレータ、１４…デッドタイム付加回路、１５…出力バッファ部、１０ｂ…テスト回路部、２１…微分回路、２１ａ…インバータ回路、２１ｂ，２２，２３…アンド回路、２４…カウンタ、２５…パラレルシリアル変換回路、Ａ…アナログ信号入力端子、Ｅ，Ｈ…出力端子、Ｂ，Ｄ…入力端子、Ｃ，Ｆ，Ｇ…接続点、ＳＣＬＫ…サンプリングクロック、ＳＣＬＫＤＩＶ…サンプリング信号、ＣＮＴＥＮＣＬＫ…カウント範囲クロック
【特許請求の範囲】
【請求項１】
パルス幅変調信号を出力するデジタルアンプであって、
前記パルス幅変調信号のキャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号と、前記パルス幅変調信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力するテスト回路部を設けたことを特徴とするデジタルアンプ。
【請求項２】
前記サンプリングクロックを用いて前記パルス幅変調信号をサンプリングするサンプリング回数は、前記パルス幅変調信号のキャリア周期を前記目標分解能で除した数である、
ことを特徴とする請求項１に記載のデジタルアンプ。
【請求項３】
前記テスト回路部は、
前記サンプリングクロックの論理が変化するタイミングでハイレベルのワンショット信号として前記サンプリング信号を出力する微分回路と、
前記パルス幅変調信号と前記サンプリング信号との論理積の結果を出力する第１のアンド回路と、
前記第１のアンド回路の出力とカウント期間が有効であることを示す制御信号との論理積の結果を出力する第２のアンド回路と、
前記第２のアンド回路の出力を前記カウント期間においてカウントするカウンタと、
前記カウンタの出力に基づいて前記カウント値を出力する出力回路と、を有する、
ことを特徴とする請求項１または請求項２いずれか一項に記載のデジタルアンプ。
【請求項４】
パルス幅変調信号を出力するデジタルアンプのテスト方法であって、
前記デジタルアンプが印加された入力電圧に応じて所定のキャリア周期の前記パルス幅変調信号を出力する第１の過程と、
前記パルス幅変調信号の前記キャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号を前記デジタルアンプに供給する第２の過程と、
前記パルス幅変調信号と前記サンプリング信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力する第３の過程と、を有する、
ことを特徴とするデジタルアンプのテスト方法。
【請求項１】
パルス幅変調信号を出力するデジタルアンプであって、
前記パルス幅変調信号のキャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号と、前記パルス幅変調信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力するテスト回路部を設けたことを特徴とするデジタルアンプ。
【請求項２】
前記サンプリングクロックを用いて前記パルス幅変調信号をサンプリングするサンプリング回数は、前記パルス幅変調信号のキャリア周期を前記目標分解能で除した数である、
ことを特徴とする請求項１に記載のデジタルアンプ。
【請求項３】
前記テスト回路部は、
前記サンプリングクロックの論理が変化するタイミングでハイレベルのワンショット信号として前記サンプリング信号を出力する微分回路と、
前記パルス幅変調信号と前記サンプリング信号との論理積の結果を出力する第１のアンド回路と、
前記第１のアンド回路の出力とカウント期間が有効であることを示す制御信号との論理積の結果を出力する第２のアンド回路と、
前記第２のアンド回路の出力を前記カウント期間においてカウントするカウンタと、
前記カウンタの出力に基づいて前記カウント値を出力する出力回路と、を有する、
ことを特徴とする請求項１または請求項２いずれか一項に記載のデジタルアンプ。
【請求項４】
パルス幅変調信号を出力するデジタルアンプのテスト方法であって、
前記デジタルアンプが印加された入力電圧に応じて所定のキャリア周期の前記パルス幅変調信号を出力する第１の過程と、
前記パルス幅変調信号の前記キャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第１の論理から第２の論理への遷移に応じて発生させたサンプリング信号を前記デジタルアンプに供給する第２の過程と、
前記パルス幅変調信号と前記サンプリング信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力する第３の過程と、を有する、
ことを特徴とするデジタルアンプのテスト方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−９８８７０（Ｐ２０１３−９８８７０Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４１６０４（Ｐ２０１１−２４１６０４）
【出願日】平成２３年１１月２日（２０１１．１１．２）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月２日（２０１１．１１．２）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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