ドライブ回路
【課題】１個のデッドタイム生成回路を用いて、直列に接続されている２つのスイッチング素子を駆動する２系統の信号のそれぞれ対してデッドタイムを設けることができ、ＩＣ化した場合に外付けコンデンサを１個にすることができるドライブ回路を提供する。
【解決手段】
コンデンサ１３ａを用いて信号Ｖａ０をデッドタイムよりも短い時間遅延させる遅延回路２ａと、コンデンサ１３ｂを用いて信号Ｖｂ０をデッドタイムよりも短い時間遅延させる遅延回路２ｂと、コンデンサ２３を用い、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングからデットタイム分遅延させたタイミングで立ち上がる周期Ｔ／２のデッドタイム生成用信号Ｖ６を生成するデッドタイム生成回路３と、デッドタイム生成用信号Ｖ６に基づいてデッドタイムが設けられた信号Ｖａ７および信号Ｖｂ７とを生成するＡＮＤ回路１７ａ、１７ｂとを設ける。
【解決手段】
コンデンサ１３ａを用いて信号Ｖａ０をデッドタイムよりも短い時間遅延させる遅延回路２ａと、コンデンサ１３ｂを用いて信号Ｖｂ０をデッドタイムよりも短い時間遅延させる遅延回路２ｂと、コンデンサ２３を用い、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングからデットタイム分遅延させたタイミングで立ち上がる周期Ｔ／２のデッドタイム生成用信号Ｖ６を生成するデッドタイム生成回路３と、デッドタイム生成用信号Ｖ６に基づいてデッドタイムが設けられた信号Ｖａ７および信号Ｖｂ７とを生成するＡＮＤ回路１７ａ、１７ｂとを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｈブリッジ回路等の直列に接続されている２つのスイッチング素子を交互に駆動するドライブ回路に関し、特に、２つのスイッチング素子が同時に導通するのを防止するためのデッドタイムを設けた駆動信号を生成するドライブ回路に関するものである。
【背景技術】
【０００２】
図７は、従来のドライブ回路の構成を示す図である。
２つのスイッチング素子４ａ、４ｂが直列に接続されている回路を駆動するドライブ回路１００においては、図７（ａ）を参照すると、２つのスイッチング素子４ａ、４ｂが同時に導通するのを防止するデッドタイムを設けるために、２つのスイッチング素子４ａ、４ｂを駆動する２系統の信号のそれぞれに対してデッドタイム生成回路１１０ａ、１１０ｂを設けるのが一般的である（例えば、特許文献１参照）。
【０００３】
２つのスイッチング素子４ａ、４ｂを駆動する２系統の信号は、入力部１０１から入力された矩形波である信号Ｘと、信号ＸをＮＯＴ回路１０２によって反転させた信号Ｙであり、信号Ｘがデッドタイム生成回路１１０ａに、信号Ｙがデッドタイム生成回路１１０ｂにそれぞれ入力される。デッドタイム生成回路１１０ａは、抵抗１１１ａとコンデンサ１１２ａの直列回路を備え、抵抗１１１ａと並列にダイオード１１３ａが、コンデンサ１１２ａの放電を早める方向に接続され、入力された信号Ｘの立ち上がりのみを遅延させ、デッドタイムを設けた駆動信号を生成する。同様にデッドタイム生成回路１１０ｂは、抵抗１１１ｂとコンデンサ１１２ｂの直列回路を備え、抵抗１１１ｂと並列にダイオード１１３ｂが、コンデンサ１１２ｂの放電を早める方向に接続され、入力された信号Ｙの立ち上がりのみを遅延させ、デッドタイムを設けた信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３３５６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のドライブ回路１００において、比較的長いデッドタイムを必要とする場合には、信号を遅延させるためのコンデンサ１１２ａ、１１２ｂの容量を大きくする必要がある。このような場合、ドライブ回路１００をドライブＩＣ１００ａとしてＩＣ化する場合には、コンデンサ１１２ａ、１１２ｂを内蔵することができず、図７（ｂ）に示すように、２個のコンデンサ１１２ａ、１１２ｂは、外付け対応しなければならず、外付け用の端子が２ピン必要となってしまう。また、外付け用の２個のコンデンサ１１２ａ、１１２ｂの特性のバラツキによって、２系統の信号のデッドタイムに差が生じるという問題があった。
【０００６】
本発明の目的は、上記の課題に鑑み、１個のデッドタイム生成回路を用いて、直列に接続されている２つのスイッチング素子を駆動する２系統の信号のそれぞれ対してデッドタイムを設けることができ、ＩＣ化した場合に外付けコンデンサを１個にすることができるドライブ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るドライブ回路は、上記の目的を達成するため、次のように構成される。
請求項１記載のドライブ回路は、直列に接続されている２つのスイッチング素子を、入力された矩形波である第１の信号と、当該第１の信号を反転させた第２の信号とで交互に駆動する際に、前記第１の信号および前記第２の信号に２つの前記スイッチング素子が同時に導通するのを防止するためのデッドタイムを設けるドライブ回路であって、前記第１の信号を前記デッドタイムよりも短い時間遅延させる第１の遅延回路と、前記第２の信号を前記デッドタイムよりも短い時間遅延させる第２の遅延回路と、デッドタイム生成用のコンデンサを用い、前記第１の信号および前記第２の信号の立ち上がりのタイミングから前記デットタイム分遅延させたタイミングで立ち上がる前記第１の信号の１／２の周期のデッドタイム生成用信号を生成するデッドタイム生成回路と、前記第１の遅延回路によって遅延された前記第１の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第１の信号に前記デッドタイムが設けられた第１の駆動信号を生成する第１の駆動信号生成回路と、前記第２の遅延回路によって遅延された前記第２の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第２の信号に前記デッドタイムが設けられた第２の駆動信号を生成する第２の駆動信号生成回路とを具備することを特徴とする。
さらに、請求項２記載のドライブ回路は、前記第１の遅延回路と前記第２の遅延回路とは、同一の構成であることを特徴とする。
さらに、請求項３記載のドライブ回路は、前記第１の信号の１／２の周期のタイミング信号を生成するタイミング信号生成回路を具備し、前記デッドタイム生成回路は、前記タイミング信号生成回路によって生成された前記タイミング信号に基づいて前記デッドタイム生成用信号を生成することを特徴とする。
さらに、請求項４記載のドライブ回路は、前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、前記タイミング信号生成回路は、前記第１の遅延回路および前記第２の遅延回路のそれぞれの出力を論理和するＯＲ回路であることを特徴とする。
さらに、請求項５記載のドライブ回路は、前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、前記タイミング信号生成回路は、前記第１の遅延回路の出力と前記第１の信号とを排他的論理和するＥＸＯＲ回路であることを特徴とすることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１の信号をデッドタイムよりも短い時間遅延させる第１の遅延回路と、第２の信号をデッドタイムよりも短い時間遅延させる第２の遅延回路と、デッドタイム生成用のコンデンサを用い、第１の信号および第２の信号の立ち上がりのタイミングからデットタイム分遅延させたタイミングで立ち上がる第１の信号の１／２の周期のデッドタイム生成用信号を生成するデッドタイム生成回路と、第１の遅延回路によって遅延された第１の信号と、デッドタイム生成回路によって生成されたデッドタイム生成用信号とに基づいて第１の信号にデッドタイムが設けられた駆動信号を生成する第１の駆動信号生成回路と、第２の遅延回路によって遅延された第２の信号と、デッドタイム生成回路によって生成されたデッドタイム生成用信号とに基づいて第２の信号にデッドタイムが設けられた駆動信号を生成する第２の駆動信号生成回路とを設けることにより、１個のデッドタイム生成回路を用いて、直列に接続されている２つのスイッチング素子を駆動する２系統の第１の信号およぴ第２の信号のそれぞれ対してデッドタイムを設けることができ、ＩＣ化した場合に外付けコンデンサを１個にすることができる。また、デッドタイムのバラツキをなくすことができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るドライブ回路の第１の実施の形態の構成を示す図である。
【図２】本発明に係るドライブ回路の第１の実施の形態の動作波形図である。
【図３】本発明に係るドライブ回路の第１の実施の形態の動作波形図である。
【図４】本発明に係るドライブ回路の第１の実施の形態の動作波形図である。
【図５】本発明に係るドライブ回路の第２の実施の形態の遅延回路の構成を示す図である。
【図６】本発明に係るドライブ回路の第３の実施の形態の構成を示す図である。
【図７】従来のドライブ回路の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の好適な実施の形態（実施例）を添付図面に基づいて説明する。
【００１１】
（第１の実施の形態）
第１の実施の形態のドライブ回路１は、図１を参照すると、１個の入力部１０と、２個の遅延回路２ａ、２ｂと、１個のデッドタイム生成回路３と、２個の出力部１１ａ、１１ｂとを備え、入力部１０から入力される信号Ｖａ０から２個のスイッチング素子４ａ、４ｂをそれぞれ駆動する駆動信号Ｖａ７、Ｖｂ７とを生成して、２個の出力部１１ａ、１１ｂから駆動信号Ｖａ７、Ｖｂ７がそれぞれ出力されるように構成されている。２個の出力部１１ａ、１１ｂに接続されるスイッチング素子４ａ、４ｂとしては、例えばＨブリッジ回路を構成するｎ型ＭＯＳＦＥＴが使用され、出力部１１ａ、１１ｂがｎ型ＭＯＳＦＥＴのゲートに接続される。
【００１２】
入力部１０に入力される信号Ｖａ０は、図２（ａ）に示すように周期Ｔの矩形波である。抵抗１２ａ、コンデンサ１３ａおよびＡＮＤ回路１４ａからなる遅延回路２ａが入力部１０に接続されていると共に、抵抗１２ｂ、コンデンサ１３ｂおよびＡＮＤ回路１４ｂからなる遅延回路２ｂがＮＯＴ回路１５を介して入力部１０に接続されている。なお、遅延回路２ａおよび遅延回路２ｂは、信号の立ち上がりのみを遅延させる同一の構成の回路であり、回路構成を簡略化することができる。
【００１３】
遅延回路２ａは、抵抗１２ａの一端が入力部１０に接続され、抵抗１２ａと直列に接続されたコンデンサ１３ａの他端が接地されている。また、抵抗１２ａとコンデンサ１３ａとの接続点にＡＮＤ回路１４ａの一方の入力端子が接続されていると共に、入力部１０にＡＮＤ回路１４ａの他方の入力端子が接続されている。これにより、ＡＮＤ回路１４ａには、入力部１０からの信号Ｖａ０と、信号Ｖａ０を抵抗１２ａおよびコンデンサ１３ａで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖａ１とが入力されることになり、両信号の論理積をとることで、図２（ｃ）に示すような、信号Ｖａ０の立ち上がりのみを遅延させた信号Ｖａ２がＡＮＤ回路１４ａの出力端子から出力される。
【００１４】
ＮＯＴ回路１５の入力端子が入力部１０に接続され、ＮＯＴ回路１５の出力端子からは、図２（ａ）に示すような、入力部１０から入力された信号Ｖａ０を反転させた信号Ｖｂ０が出力される。遅延回路２ｂは、遅延回路２ａと同一の構成であり、抵抗１２ｂの一端がＮＯＴ回路１５の出力端子に接続され、抵抗１２ｂと直列に接続されたコンデンサ１３ｂの他端が接地されている。また、抵抗１２ｂとコンデンサ１３ｂとの接続点にＡＮＤ回路１４ｂの一方の入力端子が接続されていると共に、ＮＯＴ回路１５の出力端子にＡＮＤ回路１４ｂの他方の入力端子が接続されている。これにより、ＡＮＤ回路１４ｂには、ＮＯＴ回路１５の出力端子からの信号Ｖｂ０と、信号Ｖｂ０を抵抗１２ｂおよびコンデンサ１３ｂで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖｂ１とが入力されることになり、両信号の論理積をとることで、図２（ｃ）に示すような、信号Ｖｂ０の立ち上がりのみが遅延させた信号Ｖｂ２がＡＮＤ回路１４ｂの出力端子から出力される。
【００１５】
遅延回路２ａ、２ｂによる立ち上がりの遅延時間Ｔａは、デッドタイム生成回路３によって生成されるデッドタイムＴｂに比べて短い時間に設定されている。遅延回路２ａ、２ｂにそれぞれ用いられているコンデンサ１３ａ、１３ｂの容量は、ドライブ回路１をＩＣ化した場合に、ＩＣに内蔵することができる程度（例えば、数十ｐＦ）に設定され、そのコンデンサ１３ａ、１３ｂの容量によって遅延させることができる時間が遅延時間Ｔａとなる。
【００１６】
ＡＮＤ回路１４ａの出力端子と、ＡＮＤ回路１４ｂの出力端子とは、ＯＲ回路１６の入力端子に接続され、ＯＲ回路１６の出力端子には、デッドタイム生成回路３が接続されている。ＯＲ回路１６は、図３（ａ）に示すような、信号Ｖａ０の１／２の周期のタイミング信号Ｖ３を生成するタイミング信号生成回路として機能し、信号Ｖａ２と信号Ｖｂ２との論理和をとることで、出力端子からは、周期がＴ／２で、デューティ比が（Ｔ−２Ｔａ）／Ｔの波形であるタイミング信号Ｖ３が出力される。
【００１７】
デッドタイム生成回路３は、ＮＯＴ回路２０と、ｎ型ＭＯＳＦＥＴ２１と、電流源２２と、コンデンサ２３と、比較器２４とで構成されている。ＮＯＴ回路２０の入力端子がＯＲ回路１６の出力端子に接続され、ＮＯＴ回路２０の出力端子がｎ型ＭＯＳＦＥＴ２１のゲートに接続されている。ＮＯＴ回路２０の出力は、信号Ｖ３を反転させた図３（ｂ）に示す信号Ｖ４であり、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングで、遅延時間ＴａだけＨｉ状態となる信号であり、ｎ型ＭＯＳＦＥＴ２１は、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングで、遅延時間ＴａだけＯＮされることになる。
【００１８】
電流源２２の一端は、電源Ｒｅｇに接続され、電流源２２の他端はｎ型ＭＯＳＦＥＴ２１のドレインと、コンデンサ２３の一端と、比較器２４の非反転入力端子とに接続されている。また、ｎ型ＭＯＳＦＥＴ２１のソースと、コンデンサ２３の他端は接地されている。従って、ｎ型ＭＯＳＦＥＴ２１がＯＦＦのときは、コンデンサ２３に電荷が蓄積され、ｎ型ＭＯＳＦＥＴ２１がＯＮされると、コンデンサ２３に蓄積された電荷が引き抜かれることになり、比較器２４の非反転入力端子には、図３（ｃ）に示すように、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングから遅延時間Ｔａ後に、直線的に立ち上がる信号Ｖ５が入力される。
【００１９】
比較器２４の反転入力端子には、基準電圧Ｖｒｅｆが入力され、比較器２４によって、信号Ｖ５と、基準電圧Ｖｒｅｆとが比較され、図４（ａ）に示すような、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングからデッドタイムＴｂ分遅延されたタイミングで立ち上がる周期がＴ／２の信号がデッドタイム生成用信号Ｖ６として比較器２４の出力端子から出力される。
【００２０】
比較器２４の出力端子がＡＮＤ回路１７ａの一方の入力端子に、ＡＮＤ回路１４ａの出力端子がＡＮＤ回路１７ａの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ａの出力端子が出力部１１ａに接続されている。従って、図２（ｃ）に示す信号Ｖａ２と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、図２（ａ）に示す信号Ｖａ０にデッドタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖａ７がＡＮＤ回路１７ａの出力端子（出力部１１ａ）から出力される。すなわちＡＮＤ回路１７ａは、スイッチング素子４ａを駆動する駆動信号を生成する駆動信号生成回路として機能する。なお、ＡＮＤ回路１４ａから出力される信号Ｖａ２は、立ち上がりが遅延時間Ｔａ分遅延されているため、信号Ｖａ２の立ち上がりのタイミングと、比較器２４から出力されるデッドタイム生成用信号Ｖ６の立ち下がりのタイミングとが重なることがなく、意図しないパルスがＡＮＤ回路１７ａから出力される駆動信号Ｖａ７に重畳されることを防止している。
【００２１】
また、比較器２４の出力端子がＡＮＤ回路１７ｂの一方の入力端子に、ＡＮＤ回路１４ｂの出力端子がＡＮＤ回路１７ｂの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ｂの出力端子が出力部１１ｂに接続されている。従って、図２（ｃ）に示す信号Ｖｂ２と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、図２（ａ）に示す信号Ｖｂ０にデッドタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖｂ７がＡＮＤ回路１７ｂの出力端子（出力部１１ｂ）から出力される。すなわちＡＮＤ回路１７ｂは、スイッチング素子４ｂを駆動する駆動信号を生成する駆動信号生成回路として機能する。なお、ＡＮＤ回路１４ｂから出力される信号Ｖｂ２は、立ち上がりが遅延時間Ｔａ分遅延されているため、信号Ｖｂ２の立ち上がりのタイミングと、比較器２４から出力されるデッドタイム生成用信号Ｖ６の立ち下がりのタイミングとが重なることがなく、意図しないパルスがＡＮＤ回路１７ｂから出力される駆動信号Ｖｂ７に重畳されることを防止している。
【００２２】
デッドタイム生成回路３によって設けられるデッドタイムＴｂは、遅延回路２ａ、２ｂによる遅延時間Ｔａと比べて長い時間であり、デッドタイムＴｂを左右するコンデンサ２３の容量は、ドライブ回路１をＩＣ化した場合に、ＩＣに内蔵することが困難な値になる。従って、コンデンサ２３は、ドライブ回路１をＩＣ化した場合に、外付けコンデンサとして取り付けられ、コンデンサ２３の容量によってデッドタイムＴｂを適宜設定することが可能になる。このように１個のコンデンサ２３によって、２系統の信号Ｖａ０、Ｖｂ０に対するデッドタイムＴｂを設定することができるため、２系統の信号Ｖａ０、Ｖｂ０に設けられるデッドタイムＴｂの時間的バラツキを防止することができる。
【００２３】
なお、第１の実施の形態では、デッドタイム生成回路３において電流源２２を用いる構成を採用したが、電流源２２としてカレントミラー回路を採用しても良く、また、従来技術のようにｎ型ＭＯＳＦＥＴ２１や電流源２２を用いないデッドタイム生成回路を採用しても良い。さらに、比較器２４の換わりにシュミットトリガ回路を採用しても良い。
【００２４】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態のドライブ回路１における遅延回路２ａ、２ｂを変更した構成となっており、その他の構成は第１の実施の形態のドライブ回路１と同一である。
【００２５】
第２の実施の形態は、図５を参照すると、ＮＯＴ回路１８ｃ、抵抗１２ｃ、コンデンサ１３ｃ、ＮＯＴ回路１９ｃおよびＡＮＤ回路１４ｃからなる遅延回路２ｃが入力部１０に接続されていると共に、ＮＯＴ回路１８ｄ、抵抗１２ｄ、コンデンサ１３ｄ、ＮＯＴ回路１９ｄおよびＡＮＤ回路１４ｄからなる遅延回路２ｄがＮＯＴ回路１５を介して入力部１０に接続されている。
【００２６】
遅延回路２ｃは、ＮＯＴ回路１８ｃの入力端子が入力部１０に接続され、ＮＯＴ回路１８ｃの出力端子が抵抗１２ｃの一端に接続され、抵抗１２ｃと直列に接続されたコンデンサ１３ｃの他端が接地されている。また、抵抗１２ｃとコンデンサ１３ｃとの接続点にＮＯＴ回路１９ｃの入力端子が接続され、ＮＯＴ回路１９ｃの出力端子がＡＮＤ回路１４ｃの一方の入力端子が接続されていると共に、入力部１０にＡＮＤ回路１４ｃの他方の入力端子が接続されている。これにより、入力部１０からの信号Ｖａ０がＮＯＴ回路１８ｃによって反転された後に、抵抗１２ｃおよびコンデンサ１３ｃで構成されたＲＣ直列回路によって遅延され、再びＮＯＴ回路１９ｃによって反転されて、図２（ｂ）に示す信号Ｖａ１がＡＮＤ回路１４ｃの一方の入力端子に入力される。また、ＡＮＤ回路１４ｃの他方の入力端子には、入力部１０からの信号Ｖａ０が入力され、ＡＮＤ回路１４ｃの出力端子からは、第１の実施の形態と同様に図２（ｃ）に示す信号Ｖａ２が出力される。
【００２７】
遅延回路２ｄは、遅延回路２ｃと同一の構成であり、ＮＯＴ回路１８ｄの入力端子がＮＯＴ回路１８ｄのＮＯＴ回路１５の出力端子に接続され、ＮＯＴ回路１８ｄの出力端子が抵抗１２ｄの一端に接続され、抵抗１２ｄと直列に接続されたコンデンサ１３ｄの他端が接地されている。また、抵抗１２ｄとコンデンサ１３ｄとの接続点にＮＯＴ回路１９ｄの入力端子が接続され、ＮＯＴ回路１９ｄの出力端子がＡＮＤ回路１４ｄの一方の入力端子が接続されていると共に、入力部１０にＡＮＤ回路１４ｄの他方の入力端子が接続されている。これにより、ＮＯＴ回路１５の出力端子からの信号Ｖｂ０がＮＯＴ回路１８ｄによって反転された後に、抵抗１２ｄおよびコンデンサ１３ｄで構成されたＲＣ直列回路によって遅延され、再びＮＯＴ回路１９ｄによって反転されて、図２（ｂ）に示す信号Ｖｂ１がＡＮＤ回路１４ｄの一方の入力端子に入力される。また、ＡＮＤ回路１４ｄの他方の入力端子には、ＮＯＴ回路１５の出力端子からの信号Ｖｂ０が入力され、ＡＮＤ回路１４ｄの出力端子からは、第１の実施の形態と同様に図２（ｃ）に示す信号Ｖｂ２が出力される。
【００２８】
（第３の実施の形態）
第３の実施の形態のドライブ回路１ａは、図６を参照すると、抵抗１２ｅ、コンデンサ１３ｅからなる遅延回路２ｅが入力部１０に接続されていると共に、抵抗１２ｆ、コンデンサ１３ｆからなる遅延回路２ｆがＮＯＴ回路１５を介して入力部１０に接続されている。
【００２９】
遅延回路２ｅは、抵抗１２ｅの一端が入力部１０に接続され、抵抗１２ｅと直列に接続されたコンデンサ１３ｅの他端が接地されている。また、抵抗１２ｅとコンデンサ１３ｅとの接続点にＥＸＯＲ回路５０の一方の入力端子が接続されている。また、ＥＸＯＲ回路５０の他方の入力端子が入力部１０に接続されている。これにより、ＥＸＯＲ回路５０には、入力部１０からの信号Ｖａ０と、信号Ｖａ０を抵抗１２ｅおよびコンデンサ１３ｅで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖａ１とが入力されることになり、ＥＸＯＲ回路５０の出力端子からは、図３（ｂ）に示す信号Ｖ４が出力される。
【００３０】
ＥＸＯＲ回路５０の信号Ｖ４は、デッドタイム生成回路３ａに入力される。デッドタイム生成回路３ａは、第１の実施の形態のデッドタイム生成回路３からＮＯＴ回路２０を省略した構成であり、ＥＸＯＲ回路５０の出力端子と、ｎ型ＭＯＳＦＥＴ２１のゲートとが接続され、デッドタイム生成回路３ａからは、第１の実施の形態のデッドタイム生成回路３と同様に図４（ａ）に示すデッドタイム生成用信号Ｖ６が出力される。
【００３１】
遅延回路２ｆは、遅延回路２ｅと同一の構成であり、抵抗１２ｆの一端がＮＯＴ回路１５の出力端子に接続され、抵抗１２ｆと直列に接続されたコンデンサ１３ｆの他端が接地されている。これにより、遅延回路２ｆからは、ＮＯＴ回路１５によって信号Ｖａ０を反転させた信号Ｖｂ０を抵抗１２ｆおよびコンデンサ１３ｆで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖｂ１が出力されることになる。
【００３２】
デッドタイム生成回路３ａからのデッドタイム生成用信号Ｖ６がＡＮＤ回路１７ａの一方の入力端子に、遅延回路２ｅの出力端子、すなわち抵抗１２ｅとコンデンサ１３ｅとの接続点にＡＮＤ回路１７ａの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ａの出力端子が出力部１１ａに接続されている。従って、図２（ｂ）に示す信号Ｖａ１と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、ドライブ回路１ａからは、デッドタイムＴｂを設けた駆動信号Ｖａ７、すなわち図２（ａ）に示す信号Ｖａ０に対して、デットタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖａ７がＡＮＤ回路１７ａの出力端子（出力部１１ａ）から出力される。
【００３３】
また、デッドタイム生成回路３ａからのデッドタイム生成用信号Ｖ６がＡＮＤ回路１７ｂの一方の入力端子に、遅延回路２ｆの出力端子、すなわち抵抗１２ｆとコンデンサ１３ｆとの接続点にＡＮＤ回路１７ｂの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ｂの出力端子が出力部１１ｂに接続されている。従って、図２（ｂ）に示す信号Ｖｂ１と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、ドライブ回路１ａからは、デッドタイムＴｂを設けた駆動信号Ｖｂ７、すなわち図２（ａ）に示す信号Ｖｂ０に対して、デットタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖｂ７がＡＮＤ回路１７ｂの出力端子（出力部１１ｂ）から出力される。
【００３４】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【符号の説明】
【００３５】
１ ドライブ回路
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ 遅延回路
３、３ａ デッドタイム生成回路
４ａ、４ｂ スイッチング素子
１０ 入力部
１１ａ、１１ｂ 出力部
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ 抵抗
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ コンデンサ
１４ａ、１４ｂ、１４ｃ、１４ｄ ＡＮＤ回路
１５ ＮＯＴ回路
１６ ＯＲ回路
１７ａ、１７ｂ ＡＮＤ回路
１８ｃ、１８ｄ、１９ｃ、１９ｄ ＮＯＴ回路
２０ ＮＯＴ回路
２１ ｎ型ＭＯＳＦＥＴ
２２ 電流源
２３ コンデンサ
２４ 比較器
５０ ＥＸＯＲ回路
【技術分野】
【０００１】
本発明は、Ｈブリッジ回路等の直列に接続されている２つのスイッチング素子を交互に駆動するドライブ回路に関し、特に、２つのスイッチング素子が同時に導通するのを防止するためのデッドタイムを設けた駆動信号を生成するドライブ回路に関するものである。
【背景技術】
【０００２】
図７は、従来のドライブ回路の構成を示す図である。
２つのスイッチング素子４ａ、４ｂが直列に接続されている回路を駆動するドライブ回路１００においては、図７（ａ）を参照すると、２つのスイッチング素子４ａ、４ｂが同時に導通するのを防止するデッドタイムを設けるために、２つのスイッチング素子４ａ、４ｂを駆動する２系統の信号のそれぞれに対してデッドタイム生成回路１１０ａ、１１０ｂを設けるのが一般的である（例えば、特許文献１参照）。
【０００３】
２つのスイッチング素子４ａ、４ｂを駆動する２系統の信号は、入力部１０１から入力された矩形波である信号Ｘと、信号ＸをＮＯＴ回路１０２によって反転させた信号Ｙであり、信号Ｘがデッドタイム生成回路１１０ａに、信号Ｙがデッドタイム生成回路１１０ｂにそれぞれ入力される。デッドタイム生成回路１１０ａは、抵抗１１１ａとコンデンサ１１２ａの直列回路を備え、抵抗１１１ａと並列にダイオード１１３ａが、コンデンサ１１２ａの放電を早める方向に接続され、入力された信号Ｘの立ち上がりのみを遅延させ、デッドタイムを設けた駆動信号を生成する。同様にデッドタイム生成回路１１０ｂは、抵抗１１１ｂとコンデンサ１１２ｂの直列回路を備え、抵抗１１１ｂと並列にダイオード１１３ｂが、コンデンサ１１２ｂの放電を早める方向に接続され、入力された信号Ｙの立ち上がりのみを遅延させ、デッドタイムを設けた信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３３５６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のドライブ回路１００において、比較的長いデッドタイムを必要とする場合には、信号を遅延させるためのコンデンサ１１２ａ、１１２ｂの容量を大きくする必要がある。このような場合、ドライブ回路１００をドライブＩＣ１００ａとしてＩＣ化する場合には、コンデンサ１１２ａ、１１２ｂを内蔵することができず、図７（ｂ）に示すように、２個のコンデンサ１１２ａ、１１２ｂは、外付け対応しなければならず、外付け用の端子が２ピン必要となってしまう。また、外付け用の２個のコンデンサ１１２ａ、１１２ｂの特性のバラツキによって、２系統の信号のデッドタイムに差が生じるという問題があった。
【０００６】
本発明の目的は、上記の課題に鑑み、１個のデッドタイム生成回路を用いて、直列に接続されている２つのスイッチング素子を駆動する２系統の信号のそれぞれ対してデッドタイムを設けることができ、ＩＣ化した場合に外付けコンデンサを１個にすることができるドライブ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るドライブ回路は、上記の目的を達成するため、次のように構成される。
請求項１記載のドライブ回路は、直列に接続されている２つのスイッチング素子を、入力された矩形波である第１の信号と、当該第１の信号を反転させた第２の信号とで交互に駆動する際に、前記第１の信号および前記第２の信号に２つの前記スイッチング素子が同時に導通するのを防止するためのデッドタイムを設けるドライブ回路であって、前記第１の信号を前記デッドタイムよりも短い時間遅延させる第１の遅延回路と、前記第２の信号を前記デッドタイムよりも短い時間遅延させる第２の遅延回路と、デッドタイム生成用のコンデンサを用い、前記第１の信号および前記第２の信号の立ち上がりのタイミングから前記デットタイム分遅延させたタイミングで立ち上がる前記第１の信号の１／２の周期のデッドタイム生成用信号を生成するデッドタイム生成回路と、前記第１の遅延回路によって遅延された前記第１の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第１の信号に前記デッドタイムが設けられた第１の駆動信号を生成する第１の駆動信号生成回路と、前記第２の遅延回路によって遅延された前記第２の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第２の信号に前記デッドタイムが設けられた第２の駆動信号を生成する第２の駆動信号生成回路とを具備することを特徴とする。
さらに、請求項２記載のドライブ回路は、前記第１の遅延回路と前記第２の遅延回路とは、同一の構成であることを特徴とする。
さらに、請求項３記載のドライブ回路は、前記第１の信号の１／２の周期のタイミング信号を生成するタイミング信号生成回路を具備し、前記デッドタイム生成回路は、前記タイミング信号生成回路によって生成された前記タイミング信号に基づいて前記デッドタイム生成用信号を生成することを特徴とする。
さらに、請求項４記載のドライブ回路は、前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、前記タイミング信号生成回路は、前記第１の遅延回路および前記第２の遅延回路のそれぞれの出力を論理和するＯＲ回路であることを特徴とする。
さらに、請求項５記載のドライブ回路は、前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、前記タイミング信号生成回路は、前記第１の遅延回路の出力と前記第１の信号とを排他的論理和するＥＸＯＲ回路であることを特徴とすることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１の信号をデッドタイムよりも短い時間遅延させる第１の遅延回路と、第２の信号をデッドタイムよりも短い時間遅延させる第２の遅延回路と、デッドタイム生成用のコンデンサを用い、第１の信号および第２の信号の立ち上がりのタイミングからデットタイム分遅延させたタイミングで立ち上がる第１の信号の１／２の周期のデッドタイム生成用信号を生成するデッドタイム生成回路と、第１の遅延回路によって遅延された第１の信号と、デッドタイム生成回路によって生成されたデッドタイム生成用信号とに基づいて第１の信号にデッドタイムが設けられた駆動信号を生成する第１の駆動信号生成回路と、第２の遅延回路によって遅延された第２の信号と、デッドタイム生成回路によって生成されたデッドタイム生成用信号とに基づいて第２の信号にデッドタイムが設けられた駆動信号を生成する第２の駆動信号生成回路とを設けることにより、１個のデッドタイム生成回路を用いて、直列に接続されている２つのスイッチング素子を駆動する２系統の第１の信号およぴ第２の信号のそれぞれ対してデッドタイムを設けることができ、ＩＣ化した場合に外付けコンデンサを１個にすることができる。また、デッドタイムのバラツキをなくすことができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るドライブ回路の第１の実施の形態の構成を示す図である。
【図２】本発明に係るドライブ回路の第１の実施の形態の動作波形図である。
【図３】本発明に係るドライブ回路の第１の実施の形態の動作波形図である。
【図４】本発明に係るドライブ回路の第１の実施の形態の動作波形図である。
【図５】本発明に係るドライブ回路の第２の実施の形態の遅延回路の構成を示す図である。
【図６】本発明に係るドライブ回路の第３の実施の形態の構成を示す図である。
【図７】従来のドライブ回路の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の好適な実施の形態（実施例）を添付図面に基づいて説明する。
【００１１】
（第１の実施の形態）
第１の実施の形態のドライブ回路１は、図１を参照すると、１個の入力部１０と、２個の遅延回路２ａ、２ｂと、１個のデッドタイム生成回路３と、２個の出力部１１ａ、１１ｂとを備え、入力部１０から入力される信号Ｖａ０から２個のスイッチング素子４ａ、４ｂをそれぞれ駆動する駆動信号Ｖａ７、Ｖｂ７とを生成して、２個の出力部１１ａ、１１ｂから駆動信号Ｖａ７、Ｖｂ７がそれぞれ出力されるように構成されている。２個の出力部１１ａ、１１ｂに接続されるスイッチング素子４ａ、４ｂとしては、例えばＨブリッジ回路を構成するｎ型ＭＯＳＦＥＴが使用され、出力部１１ａ、１１ｂがｎ型ＭＯＳＦＥＴのゲートに接続される。
【００１２】
入力部１０に入力される信号Ｖａ０は、図２（ａ）に示すように周期Ｔの矩形波である。抵抗１２ａ、コンデンサ１３ａおよびＡＮＤ回路１４ａからなる遅延回路２ａが入力部１０に接続されていると共に、抵抗１２ｂ、コンデンサ１３ｂおよびＡＮＤ回路１４ｂからなる遅延回路２ｂがＮＯＴ回路１５を介して入力部１０に接続されている。なお、遅延回路２ａおよび遅延回路２ｂは、信号の立ち上がりのみを遅延させる同一の構成の回路であり、回路構成を簡略化することができる。
【００１３】
遅延回路２ａは、抵抗１２ａの一端が入力部１０に接続され、抵抗１２ａと直列に接続されたコンデンサ１３ａの他端が接地されている。また、抵抗１２ａとコンデンサ１３ａとの接続点にＡＮＤ回路１４ａの一方の入力端子が接続されていると共に、入力部１０にＡＮＤ回路１４ａの他方の入力端子が接続されている。これにより、ＡＮＤ回路１４ａには、入力部１０からの信号Ｖａ０と、信号Ｖａ０を抵抗１２ａおよびコンデンサ１３ａで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖａ１とが入力されることになり、両信号の論理積をとることで、図２（ｃ）に示すような、信号Ｖａ０の立ち上がりのみを遅延させた信号Ｖａ２がＡＮＤ回路１４ａの出力端子から出力される。
【００１４】
ＮＯＴ回路１５の入力端子が入力部１０に接続され、ＮＯＴ回路１５の出力端子からは、図２（ａ）に示すような、入力部１０から入力された信号Ｖａ０を反転させた信号Ｖｂ０が出力される。遅延回路２ｂは、遅延回路２ａと同一の構成であり、抵抗１２ｂの一端がＮＯＴ回路１５の出力端子に接続され、抵抗１２ｂと直列に接続されたコンデンサ１３ｂの他端が接地されている。また、抵抗１２ｂとコンデンサ１３ｂとの接続点にＡＮＤ回路１４ｂの一方の入力端子が接続されていると共に、ＮＯＴ回路１５の出力端子にＡＮＤ回路１４ｂの他方の入力端子が接続されている。これにより、ＡＮＤ回路１４ｂには、ＮＯＴ回路１５の出力端子からの信号Ｖｂ０と、信号Ｖｂ０を抵抗１２ｂおよびコンデンサ１３ｂで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖｂ１とが入力されることになり、両信号の論理積をとることで、図２（ｃ）に示すような、信号Ｖｂ０の立ち上がりのみが遅延させた信号Ｖｂ２がＡＮＤ回路１４ｂの出力端子から出力される。
【００１５】
遅延回路２ａ、２ｂによる立ち上がりの遅延時間Ｔａは、デッドタイム生成回路３によって生成されるデッドタイムＴｂに比べて短い時間に設定されている。遅延回路２ａ、２ｂにそれぞれ用いられているコンデンサ１３ａ、１３ｂの容量は、ドライブ回路１をＩＣ化した場合に、ＩＣに内蔵することができる程度（例えば、数十ｐＦ）に設定され、そのコンデンサ１３ａ、１３ｂの容量によって遅延させることができる時間が遅延時間Ｔａとなる。
【００１６】
ＡＮＤ回路１４ａの出力端子と、ＡＮＤ回路１４ｂの出力端子とは、ＯＲ回路１６の入力端子に接続され、ＯＲ回路１６の出力端子には、デッドタイム生成回路３が接続されている。ＯＲ回路１６は、図３（ａ）に示すような、信号Ｖａ０の１／２の周期のタイミング信号Ｖ３を生成するタイミング信号生成回路として機能し、信号Ｖａ２と信号Ｖｂ２との論理和をとることで、出力端子からは、周期がＴ／２で、デューティ比が（Ｔ−２Ｔａ）／Ｔの波形であるタイミング信号Ｖ３が出力される。
【００１７】
デッドタイム生成回路３は、ＮＯＴ回路２０と、ｎ型ＭＯＳＦＥＴ２１と、電流源２２と、コンデンサ２３と、比較器２４とで構成されている。ＮＯＴ回路２０の入力端子がＯＲ回路１６の出力端子に接続され、ＮＯＴ回路２０の出力端子がｎ型ＭＯＳＦＥＴ２１のゲートに接続されている。ＮＯＴ回路２０の出力は、信号Ｖ３を反転させた図３（ｂ）に示す信号Ｖ４であり、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングで、遅延時間ＴａだけＨｉ状態となる信号であり、ｎ型ＭＯＳＦＥＴ２１は、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングで、遅延時間ＴａだけＯＮされることになる。
【００１８】
電流源２２の一端は、電源Ｒｅｇに接続され、電流源２２の他端はｎ型ＭＯＳＦＥＴ２１のドレインと、コンデンサ２３の一端と、比較器２４の非反転入力端子とに接続されている。また、ｎ型ＭＯＳＦＥＴ２１のソースと、コンデンサ２３の他端は接地されている。従って、ｎ型ＭＯＳＦＥＴ２１がＯＦＦのときは、コンデンサ２３に電荷が蓄積され、ｎ型ＭＯＳＦＥＴ２１がＯＮされると、コンデンサ２３に蓄積された電荷が引き抜かれることになり、比較器２４の非反転入力端子には、図３（ｃ）に示すように、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングから遅延時間Ｔａ後に、直線的に立ち上がる信号Ｖ５が入力される。
【００１９】
比較器２４の反転入力端子には、基準電圧Ｖｒｅｆが入力され、比較器２４によって、信号Ｖ５と、基準電圧Ｖｒｅｆとが比較され、図４（ａ）に示すような、信号Ｖａ０および信号Ｖｂ０の立ち上がりのタイミングからデッドタイムＴｂ分遅延されたタイミングで立ち上がる周期がＴ／２の信号がデッドタイム生成用信号Ｖ６として比較器２４の出力端子から出力される。
【００２０】
比較器２４の出力端子がＡＮＤ回路１７ａの一方の入力端子に、ＡＮＤ回路１４ａの出力端子がＡＮＤ回路１７ａの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ａの出力端子が出力部１１ａに接続されている。従って、図２（ｃ）に示す信号Ｖａ２と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、図２（ａ）に示す信号Ｖａ０にデッドタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖａ７がＡＮＤ回路１７ａの出力端子（出力部１１ａ）から出力される。すなわちＡＮＤ回路１７ａは、スイッチング素子４ａを駆動する駆動信号を生成する駆動信号生成回路として機能する。なお、ＡＮＤ回路１４ａから出力される信号Ｖａ２は、立ち上がりが遅延時間Ｔａ分遅延されているため、信号Ｖａ２の立ち上がりのタイミングと、比較器２４から出力されるデッドタイム生成用信号Ｖ６の立ち下がりのタイミングとが重なることがなく、意図しないパルスがＡＮＤ回路１７ａから出力される駆動信号Ｖａ７に重畳されることを防止している。
【００２１】
また、比較器２４の出力端子がＡＮＤ回路１７ｂの一方の入力端子に、ＡＮＤ回路１４ｂの出力端子がＡＮＤ回路１７ｂの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ｂの出力端子が出力部１１ｂに接続されている。従って、図２（ｃ）に示す信号Ｖｂ２と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、図２（ａ）に示す信号Ｖｂ０にデッドタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖｂ７がＡＮＤ回路１７ｂの出力端子（出力部１１ｂ）から出力される。すなわちＡＮＤ回路１７ｂは、スイッチング素子４ｂを駆動する駆動信号を生成する駆動信号生成回路として機能する。なお、ＡＮＤ回路１４ｂから出力される信号Ｖｂ２は、立ち上がりが遅延時間Ｔａ分遅延されているため、信号Ｖｂ２の立ち上がりのタイミングと、比較器２４から出力されるデッドタイム生成用信号Ｖ６の立ち下がりのタイミングとが重なることがなく、意図しないパルスがＡＮＤ回路１７ｂから出力される駆動信号Ｖｂ７に重畳されることを防止している。
【００２２】
デッドタイム生成回路３によって設けられるデッドタイムＴｂは、遅延回路２ａ、２ｂによる遅延時間Ｔａと比べて長い時間であり、デッドタイムＴｂを左右するコンデンサ２３の容量は、ドライブ回路１をＩＣ化した場合に、ＩＣに内蔵することが困難な値になる。従って、コンデンサ２３は、ドライブ回路１をＩＣ化した場合に、外付けコンデンサとして取り付けられ、コンデンサ２３の容量によってデッドタイムＴｂを適宜設定することが可能になる。このように１個のコンデンサ２３によって、２系統の信号Ｖａ０、Ｖｂ０に対するデッドタイムＴｂを設定することができるため、２系統の信号Ｖａ０、Ｖｂ０に設けられるデッドタイムＴｂの時間的バラツキを防止することができる。
【００２３】
なお、第１の実施の形態では、デッドタイム生成回路３において電流源２２を用いる構成を採用したが、電流源２２としてカレントミラー回路を採用しても良く、また、従来技術のようにｎ型ＭＯＳＦＥＴ２１や電流源２２を用いないデッドタイム生成回路を採用しても良い。さらに、比較器２４の換わりにシュミットトリガ回路を採用しても良い。
【００２４】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態のドライブ回路１における遅延回路２ａ、２ｂを変更した構成となっており、その他の構成は第１の実施の形態のドライブ回路１と同一である。
【００２５】
第２の実施の形態は、図５を参照すると、ＮＯＴ回路１８ｃ、抵抗１２ｃ、コンデンサ１３ｃ、ＮＯＴ回路１９ｃおよびＡＮＤ回路１４ｃからなる遅延回路２ｃが入力部１０に接続されていると共に、ＮＯＴ回路１８ｄ、抵抗１２ｄ、コンデンサ１３ｄ、ＮＯＴ回路１９ｄおよびＡＮＤ回路１４ｄからなる遅延回路２ｄがＮＯＴ回路１５を介して入力部１０に接続されている。
【００２６】
遅延回路２ｃは、ＮＯＴ回路１８ｃの入力端子が入力部１０に接続され、ＮＯＴ回路１８ｃの出力端子が抵抗１２ｃの一端に接続され、抵抗１２ｃと直列に接続されたコンデンサ１３ｃの他端が接地されている。また、抵抗１２ｃとコンデンサ１３ｃとの接続点にＮＯＴ回路１９ｃの入力端子が接続され、ＮＯＴ回路１９ｃの出力端子がＡＮＤ回路１４ｃの一方の入力端子が接続されていると共に、入力部１０にＡＮＤ回路１４ｃの他方の入力端子が接続されている。これにより、入力部１０からの信号Ｖａ０がＮＯＴ回路１８ｃによって反転された後に、抵抗１２ｃおよびコンデンサ１３ｃで構成されたＲＣ直列回路によって遅延され、再びＮＯＴ回路１９ｃによって反転されて、図２（ｂ）に示す信号Ｖａ１がＡＮＤ回路１４ｃの一方の入力端子に入力される。また、ＡＮＤ回路１４ｃの他方の入力端子には、入力部１０からの信号Ｖａ０が入力され、ＡＮＤ回路１４ｃの出力端子からは、第１の実施の形態と同様に図２（ｃ）に示す信号Ｖａ２が出力される。
【００２７】
遅延回路２ｄは、遅延回路２ｃと同一の構成であり、ＮＯＴ回路１８ｄの入力端子がＮＯＴ回路１８ｄのＮＯＴ回路１５の出力端子に接続され、ＮＯＴ回路１８ｄの出力端子が抵抗１２ｄの一端に接続され、抵抗１２ｄと直列に接続されたコンデンサ１３ｄの他端が接地されている。また、抵抗１２ｄとコンデンサ１３ｄとの接続点にＮＯＴ回路１９ｄの入力端子が接続され、ＮＯＴ回路１９ｄの出力端子がＡＮＤ回路１４ｄの一方の入力端子が接続されていると共に、入力部１０にＡＮＤ回路１４ｄの他方の入力端子が接続されている。これにより、ＮＯＴ回路１５の出力端子からの信号Ｖｂ０がＮＯＴ回路１８ｄによって反転された後に、抵抗１２ｄおよびコンデンサ１３ｄで構成されたＲＣ直列回路によって遅延され、再びＮＯＴ回路１９ｄによって反転されて、図２（ｂ）に示す信号Ｖｂ１がＡＮＤ回路１４ｄの一方の入力端子に入力される。また、ＡＮＤ回路１４ｄの他方の入力端子には、ＮＯＴ回路１５の出力端子からの信号Ｖｂ０が入力され、ＡＮＤ回路１４ｄの出力端子からは、第１の実施の形態と同様に図２（ｃ）に示す信号Ｖｂ２が出力される。
【００２８】
（第３の実施の形態）
第３の実施の形態のドライブ回路１ａは、図６を参照すると、抵抗１２ｅ、コンデンサ１３ｅからなる遅延回路２ｅが入力部１０に接続されていると共に、抵抗１２ｆ、コンデンサ１３ｆからなる遅延回路２ｆがＮＯＴ回路１５を介して入力部１０に接続されている。
【００２９】
遅延回路２ｅは、抵抗１２ｅの一端が入力部１０に接続され、抵抗１２ｅと直列に接続されたコンデンサ１３ｅの他端が接地されている。また、抵抗１２ｅとコンデンサ１３ｅとの接続点にＥＸＯＲ回路５０の一方の入力端子が接続されている。また、ＥＸＯＲ回路５０の他方の入力端子が入力部１０に接続されている。これにより、ＥＸＯＲ回路５０には、入力部１０からの信号Ｖａ０と、信号Ｖａ０を抵抗１２ｅおよびコンデンサ１３ｅで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖａ１とが入力されることになり、ＥＸＯＲ回路５０の出力端子からは、図３（ｂ）に示す信号Ｖ４が出力される。
【００３０】
ＥＸＯＲ回路５０の信号Ｖ４は、デッドタイム生成回路３ａに入力される。デッドタイム生成回路３ａは、第１の実施の形態のデッドタイム生成回路３からＮＯＴ回路２０を省略した構成であり、ＥＸＯＲ回路５０の出力端子と、ｎ型ＭＯＳＦＥＴ２１のゲートとが接続され、デッドタイム生成回路３ａからは、第１の実施の形態のデッドタイム生成回路３と同様に図４（ａ）に示すデッドタイム生成用信号Ｖ６が出力される。
【００３１】
遅延回路２ｆは、遅延回路２ｅと同一の構成であり、抵抗１２ｆの一端がＮＯＴ回路１５の出力端子に接続され、抵抗１２ｆと直列に接続されたコンデンサ１３ｆの他端が接地されている。これにより、遅延回路２ｆからは、ＮＯＴ回路１５によって信号Ｖａ０を反転させた信号Ｖｂ０を抵抗１２ｆおよびコンデンサ１３ｆで構成されたＲＣ直列回路によって遅延された図２（ｂ）に示す信号Ｖｂ１が出力されることになる。
【００３２】
デッドタイム生成回路３ａからのデッドタイム生成用信号Ｖ６がＡＮＤ回路１７ａの一方の入力端子に、遅延回路２ｅの出力端子、すなわち抵抗１２ｅとコンデンサ１３ｅとの接続点にＡＮＤ回路１７ａの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ａの出力端子が出力部１１ａに接続されている。従って、図２（ｂ）に示す信号Ｖａ１と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、ドライブ回路１ａからは、デッドタイムＴｂを設けた駆動信号Ｖａ７、すなわち図２（ａ）に示す信号Ｖａ０に対して、デットタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖａ７がＡＮＤ回路１７ａの出力端子（出力部１１ａ）から出力される。
【００３３】
また、デッドタイム生成回路３ａからのデッドタイム生成用信号Ｖ６がＡＮＤ回路１７ｂの一方の入力端子に、遅延回路２ｆの出力端子、すなわち抵抗１２ｆとコンデンサ１３ｆとの接続点にＡＮＤ回路１７ｂの他方の入力端子にそれぞれ接続され、ＡＮＤ回路１７ｂの出力端子が出力部１１ｂに接続されている。従って、図２（ｂ）に示す信号Ｖｂ１と、図４（ａ）に示すデッドタイム生成用信号Ｖ６との論理積をとることで、ドライブ回路１ａからは、デッドタイムＴｂを設けた駆動信号Ｖｂ７、すなわち図２（ａ）に示す信号Ｖｂ０に対して、デットタイムＴｂを設けた図４（ｂ）に示す駆動信号Ｖｂ７がＡＮＤ回路１７ｂの出力端子（出力部１１ｂ）から出力される。
【００３４】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【符号の説明】
【００３５】
１ ドライブ回路
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ 遅延回路
３、３ａ デッドタイム生成回路
４ａ、４ｂ スイッチング素子
１０ 入力部
１１ａ、１１ｂ 出力部
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ 抵抗
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ コンデンサ
１４ａ、１４ｂ、１４ｃ、１４ｄ ＡＮＤ回路
１５ ＮＯＴ回路
１６ ＯＲ回路
１７ａ、１７ｂ ＡＮＤ回路
１８ｃ、１８ｄ、１９ｃ、１９ｄ ＮＯＴ回路
２０ ＮＯＴ回路
２１ ｎ型ＭＯＳＦＥＴ
２２ 電流源
２３ コンデンサ
２４ 比較器
５０ ＥＸＯＲ回路
【特許請求の範囲】
【請求項１】
直列に接続されている２つのスイッチング素子を、入力された矩形波である第１の信号と、当該第１の信号を反転させた第２の信号とで交互に駆動する際に、前記第１の信号および前記第２の信号に２つの前記スイッチング素子が同時に導通するのを防止するためのデッドタイムを設けるドライブ回路であって、
前記第１の信号を前記デッドタイムよりも短い時間遅延させる第１の遅延回路と、
前記第２の信号を前記デッドタイムよりも短い時間遅延させる第２の遅延回路と、
デッドタイム生成用のコンデンサを用い、前記第１の信号および前記第２の信号の立ち上がりのタイミングから前記デットタイム分遅延させたタイミングで立ち上がる前記第１の信号の１／２の周期のデッドタイム生成用信号を生成するデッドタイム生成回路と、
前記第１の遅延回路によって遅延された前記第１の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第１の信号に前記デッドタイムが設けられた第１の駆動信号を生成する第１の駆動信号生成回路と、
前記第２の遅延回路によって遅延された前記第２の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第２の信号に前記デッドタイムが設けられた第２の駆動信号を生成する第２の駆動信号生成回路とを具備することを特徴とするドライブ回路。
【請求項２】
前記第１の遅延回路と前記第２の遅延回路とは、同一の構成であることを特徴とする請求項１記載のドライブ回路。
【請求項３】
前記第１の信号の１／２の周期のタイミング信号を生成するタイミング信号生成回路を具備し、
前記デッドタイム生成回路は、前記タイミング信号生成回路によって生成された前記タイミング信号に基づいて前記デッドタイム生成用信号を生成することを特徴とする請求項１又は２記載のドライブ回路。
【請求項４】
前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、
前記タイミング信号生成回路は、前記第１の遅延回路および前記第２の遅延回路のそれぞれの出力を論理和するＯＲ回路であることを特徴とする請求項１乃至３のいずれかに記載のドライブ回路。
【請求項５】
前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、
前記タイミング信号生成回路は、前記第１の遅延回路の出力と前記第１の信号とを排他的論理和するＥＸＯＲ回路であることを特徴とする請求項１乃至３のいずれかに記載のドライブ回路。
【請求項１】
直列に接続されている２つのスイッチング素子を、入力された矩形波である第１の信号と、当該第１の信号を反転させた第２の信号とで交互に駆動する際に、前記第１の信号および前記第２の信号に２つの前記スイッチング素子が同時に導通するのを防止するためのデッドタイムを設けるドライブ回路であって、
前記第１の信号を前記デッドタイムよりも短い時間遅延させる第１の遅延回路と、
前記第２の信号を前記デッドタイムよりも短い時間遅延させる第２の遅延回路と、
デッドタイム生成用のコンデンサを用い、前記第１の信号および前記第２の信号の立ち上がりのタイミングから前記デットタイム分遅延させたタイミングで立ち上がる前記第１の信号の１／２の周期のデッドタイム生成用信号を生成するデッドタイム生成回路と、
前記第１の遅延回路によって遅延された前記第１の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第１の信号に前記デッドタイムが設けられた第１の駆動信号を生成する第１の駆動信号生成回路と、
前記第２の遅延回路によって遅延された前記第２の信号と、前記デッドタイム生成回路によって生成された前記デッドタイム生成用信号とに基づいて前記第２の信号に前記デッドタイムが設けられた第２の駆動信号を生成する第２の駆動信号生成回路とを具備することを特徴とするドライブ回路。
【請求項２】
前記第１の遅延回路と前記第２の遅延回路とは、同一の構成であることを特徴とする請求項１記載のドライブ回路。
【請求項３】
前記第１の信号の１／２の周期のタイミング信号を生成するタイミング信号生成回路を具備し、
前記デッドタイム生成回路は、前記タイミング信号生成回路によって生成された前記タイミング信号に基づいて前記デッドタイム生成用信号を生成することを特徴とする請求項１又は２記載のドライブ回路。
【請求項４】
前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、
前記タイミング信号生成回路は、前記第１の遅延回路および前記第２の遅延回路のそれぞれの出力を論理和するＯＲ回路であることを特徴とする請求項１乃至３のいずれかに記載のドライブ回路。
【請求項５】
前記第１の遅延回路および前記第２の遅延回路は、前記第１の信号および前記第２の信号の立ち上がりのみをそれぞれ遅延させ、
前記タイミング信号生成回路は、前記第１の遅延回路の出力と前記第１の信号とを排他的論理和するＥＸＯＲ回路であることを特徴とする請求項１乃至３のいずれかに記載のドライブ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−５０２３４（Ｐ２０１２−５０２３４Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８９５２０（Ｐ２０１０−１８９５２０）
【出願日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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