パワーオンリセット回路
【課題】面積の小さいパワーオンリセット回路を提供する。
【解決手段】電源端子と接地端子との間に設けられる容量及び電流源と、容量と電流源の接続点を入力端子に接続するインバータと、を備えたパワーオンリセット回路に、電源電圧の立ち上がりを検出すると、容量をディスチャージするディスチャージ回路を設けた。ディスチャージ回路は、容量と電流源を備えているが、この容量の容量値は小さくて良いので、パワーオンリセット回路の面積が小さくなる。
【解決手段】電源端子と接地端子との間に設けられる容量及び電流源と、容量と電流源の接続点を入力端子に接続するインバータと、を備えたパワーオンリセット回路に、電源電圧の立ち上がりを検出すると、容量をディスチャージするディスチャージ回路を設けた。ディスチャージ回路は、容量と電流源を備えているが、この容量の容量値は小さくて良いので、パワーオンリセット回路の面積が小さくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
従来のパワーオンリセット回路について説明する。図４は、従来のパワーオンリセット回路を示す回路図である。
【０００３】
電源電圧ＶＤＤが立ち上がると、インバータ５２により、電圧Ｖ１が接地電圧ＶＳＳになる。すると、ＮＭＯＳトランジスタ５３はオフし、電流源５４による容量５５のチャージが始まり、電圧Ｖ２が高くなり始める。電圧Ｖ２がインバータ５６の反転閾値電圧よりも低い場合、出力電圧Ｖｏｕｔが電源電圧ＶＤＤになる。電圧Ｖ２がインバータ５６の反転閾値電圧よりも高くなると、出力電圧Ｖｏｕｔが接地電圧ＶＳＳになる。電源電圧ＶＤＤになっている出力電圧Ｖｏｕｔは、パワーオンリセット回路の出力端子に接続される回路（図示せず）に対し、パワーオンリセット信号として使用される。この出力電圧Ｖｏｕｔが電源電圧ＶＤＤになっている期間は、パワーオンリセット信号の出力期間である。
【０００４】
また、電源電圧ＶＤＤが立ち上がると、電圧Ｖ３が高くなり、容量５１がチャージされる。
【０００５】
電源電圧ＶＤＤが立ち下がると、容量５１によって駆動されるインバータ５２により、電圧Ｖ１は電圧Ｖ３になる。すると、ＮＭＯＳトランジスタ５３はオンし、容量５５はディスチャージされる。つまり、この容量５１は、容量５５の残電荷をディスチャージするために設けられている。
【０００６】
このようにすると、電流源５４による容量５５のチャージは、ディスチャージ後の残電荷のない容量５５に対して行なわれる。よって、容量５５の残電荷により、パワーオンリセット信号の出力期間が不安定にならない（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１１０４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、従来の技術では、電源が立ち上がっている時に容量５１がチャージされることにより、電源が立ち下がった後でも、インバータ５２が動作できている。よって、この容量５１の容量値は比較的大きくする必要があるので、パワーオンリセット回路の面積が大きくなる。
【０００９】
本発明は、上記課題に鑑みてなされ、回路の面積の小さいパワーオンリセット回路を提供する。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するため、電源端子と接地端子との間に設けられる第一容量及び第一電流源と、前記電源端子と前記接地端子との間に設けられる第二容量及び第二電流源と、前記第一容量の容量カップリングにより、電源電圧の立ち上がりを検出すると、前記第二容量をディスチャージするディスチャージ回路と、を備えることを特徴とするパワーオンリセット回路を提供する。
【発明の効果】
【００１１】
本発明のパワーオンリセット回路によれば、電源が立ち上がったときに第二容量の残電荷をディスチャージするため、第一容量は容量値が小さくてよいので、従来のパワーオンリセット回路に比較して回路の面積を小さくすることが出来る。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のパワーオンリセット回路を示す回路図である。
【図２】本実施形態のパワーオンリセット回路の各ノードの電圧を示すタイムチャートである。
【図３】本実施形態のパワーオンリセット回路の他の例を示す回路図である。
【図４】従来のパワーオンリセット回路を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を、図面を参照して説明する。
まず、パワーオンリセット回路の構成について説明する。図１は、本実施形態のパワーオンリセット回路を示す回路図である。
【００１４】
パワーオンリセット回路は、容量１０、電流源１１、インバータ１２、ＰＭＯＳトランジスタ１３、容量１４、電流源１５、インバータ１６、及び、バッファ１７を備える。インバータ１２及びＰＭＯＳトランジスタ１３は、ディスチャージ回路を構成する。
【００１５】
容量１０は、電源端子とノードａとの間に設けられる。電流源１１は、ノードａと接地端子との間に設けられる。インバータ１２の入力端子は、ノードａに接続され、出力端子は、ノードｂに接続される。ＰＭＯＳトランジスタ１３のゲートは、ノードｂに接続され、ソースは、電源端子に接続され、ドレインは、ノードｃに接続される。容量１４は、電源端子とノードｃとの間に設けられる。電流源１５は、ノードｃと接地端子との間に設けられる。インバータ１６の入力端子は、ノードｃに接続され、出力端子は、ノードｄに接続される。インバータ１７の入力端子は、ノードｄに接続され、出力端子は、パワーオンリセット回路の出力端子に接続される。
【００１６】
次に、パワーオンリセット回路の動作について説明する。図２は、本実施形態のパワーオンリセット回路の各ノードの電圧を示すタイムチャートである。
【００１７】
時間Ｔ＝ｔ１の電源起動時に電源電圧ＶＤＤが立ち上がって高くなると、容量１０の容量カップリングにより、ノードａの電圧Ｖａも高くなる。電圧Ｖａがインバータ１２の反転閾値電圧よりも高くなるので、ノードｂの電圧Ｖｂは接地電圧ＶＳＳになる。すると、ＰＭＯＳトランジスタ１３はオンするので、ノードｃの電圧Ｖｃは電源電圧ＶＤＤになる。よって、容量１４の両端の電圧はそれぞれ電源電圧ＶＤＤになるので、容量１４はディスチャージされる。つまり、ディスチャージ回路（インバータ１２及びＰＭＯＳトランジスタ１３）は、容量１０の容量カップリングにより、電源電圧ＶＤＤの立ち上がりを検出すると、容量１４をディスチャージする。また、電圧Ｖｃが電源電圧ＶＤＤであるので、インバータ１６及びバッファ１７により、電圧Ｖｄ及び出力電圧Ｖｏｕｔは接地電圧ＶＳＳになる。
【００１８】
電流源１１の定電流により、容量１０がチャージされているので、電圧Ｖａが徐々に低くなっている。時間Ｔ＝ｔ２において、電圧Ｖａがインバータ１２の反転閾値電圧よりも低くなると、電圧Ｖｂは電源電圧ＶＤＤになる。すると、ＰＭＯＳトランジスタ１３はオフする。従って、電流源１５の定電流により、容量１４がチャージされるので、電圧Ｖｃが徐々に低くなる。
【００１９】
時間Ｔ＝ｔ３において、電圧Ｖｃがインバータ１６の反転閾値電圧よりも低くなると、ノードｄの電圧Ｖｄ及び出力電圧Ｖｏｕｔは電源電圧ＶＤＤになる。つまり、時間ｔ１で電源電圧ＶＤＤが立ち上がり、時間ｔ１から時間ｔ３までの遅延時間が経過すると、時間ｔ３で出力電圧Ｖｏｕｔは電源電圧ＶＤＤになる。時間ｔ１から時間ｔ３までの接地電圧ＶＳＳになっている出力電圧Ｖｏｕｔは、パワーオンリセット回路の出力端子に接続される回路（図示せず）に対し、パワーオンリセット信号として使用される。この出力電圧Ｖｏｕｔが接地電圧ＶＳＳになっている期間は、パワーオンリセット信号の出力期間である。
【００２０】
ここで容量１０は、容量１４の残電荷をディスチャージするために設けられているが、電源端子とノードａとの間の容量カップリングとして機能するだけなので、容量値は小さくて良い。従って、電源が立ち下がった後に、容量５１の電荷でディスチャージする従来のパワーオンリセット回路に比べて、回路の面積を小さくすることが出来る。
【００２１】
また、図３に本実施形態のパワーオンリセット回路の他の回路例を示す。パワーオンリセット回路は、図３に示すように、容量１８及びＮＭＯＳトランジスタ１９が追加されても良い。
【００２２】
容量１８は、ノードｄと接地端子との間に設けられる。ＮＭＯＳトランジスタ１９のゲートは、ノードｄに接続され、ソースは、接地端子に接続され、ドレインは、ノードｃに接続される。容量１８及びＮＭＯＳトランジスタ１９は、加速用のチャージ回路を構成する。
【００２３】
電圧Ｖｃがインバータ１６の反転閾値電圧よりも低くなると、電圧Ｖｄが電源電圧ＶＤＤになる。すると、比較的小さい容量値の容量１８がチャージされ、ＮＭＯＳトランジスタ１９がオンして容量１４をチャージする。すると、電圧Ｖｃが直ちに接地電圧ＶＳＳになるので、電圧Ｖｃの電圧変動が加速されるので、電圧Ｖｃと電圧Ｖｄ及び出力電圧Ｖｏｕｔの電圧が安定する。
【００２４】
以上説明したように、本実施形態では、容量１４が電源端子に接続され、電流源１５が接地端子に接続された構成としたが、逆に設けられても良い。この場合は、インバータ１２はバッファに変更するか、削除すればよい。また、ＰＭＯＳトランジスタ１３は、ソースを接地端子に接続されたＮＭＯＳトランジスタに変更する。
また、容量１０と電流源１１についても、同様に逆に設けられても良い。
【符号の説明】
【００２５】
１０、１４、１８ 容量
１１、１５ 電流源
１２、１６ インバータ
１７ バッファ
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
従来のパワーオンリセット回路について説明する。図４は、従来のパワーオンリセット回路を示す回路図である。
【０００３】
電源電圧ＶＤＤが立ち上がると、インバータ５２により、電圧Ｖ１が接地電圧ＶＳＳになる。すると、ＮＭＯＳトランジスタ５３はオフし、電流源５４による容量５５のチャージが始まり、電圧Ｖ２が高くなり始める。電圧Ｖ２がインバータ５６の反転閾値電圧よりも低い場合、出力電圧Ｖｏｕｔが電源電圧ＶＤＤになる。電圧Ｖ２がインバータ５６の反転閾値電圧よりも高くなると、出力電圧Ｖｏｕｔが接地電圧ＶＳＳになる。電源電圧ＶＤＤになっている出力電圧Ｖｏｕｔは、パワーオンリセット回路の出力端子に接続される回路（図示せず）に対し、パワーオンリセット信号として使用される。この出力電圧Ｖｏｕｔが電源電圧ＶＤＤになっている期間は、パワーオンリセット信号の出力期間である。
【０００４】
また、電源電圧ＶＤＤが立ち上がると、電圧Ｖ３が高くなり、容量５１がチャージされる。
【０００５】
電源電圧ＶＤＤが立ち下がると、容量５１によって駆動されるインバータ５２により、電圧Ｖ１は電圧Ｖ３になる。すると、ＮＭＯＳトランジスタ５３はオンし、容量５５はディスチャージされる。つまり、この容量５１は、容量５５の残電荷をディスチャージするために設けられている。
【０００６】
このようにすると、電流源５４による容量５５のチャージは、ディスチャージ後の残電荷のない容量５５に対して行なわれる。よって、容量５５の残電荷により、パワーオンリセット信号の出力期間が不安定にならない（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１１０４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、従来の技術では、電源が立ち上がっている時に容量５１がチャージされることにより、電源が立ち下がった後でも、インバータ５２が動作できている。よって、この容量５１の容量値は比較的大きくする必要があるので、パワーオンリセット回路の面積が大きくなる。
【０００９】
本発明は、上記課題に鑑みてなされ、回路の面積の小さいパワーオンリセット回路を提供する。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するため、電源端子と接地端子との間に設けられる第一容量及び第一電流源と、前記電源端子と前記接地端子との間に設けられる第二容量及び第二電流源と、前記第一容量の容量カップリングにより、電源電圧の立ち上がりを検出すると、前記第二容量をディスチャージするディスチャージ回路と、を備えることを特徴とするパワーオンリセット回路を提供する。
【発明の効果】
【００１１】
本発明のパワーオンリセット回路によれば、電源が立ち上がったときに第二容量の残電荷をディスチャージするため、第一容量は容量値が小さくてよいので、従来のパワーオンリセット回路に比較して回路の面積を小さくすることが出来る。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のパワーオンリセット回路を示す回路図である。
【図２】本実施形態のパワーオンリセット回路の各ノードの電圧を示すタイムチャートである。
【図３】本実施形態のパワーオンリセット回路の他の例を示す回路図である。
【図４】従来のパワーオンリセット回路を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を、図面を参照して説明する。
まず、パワーオンリセット回路の構成について説明する。図１は、本実施形態のパワーオンリセット回路を示す回路図である。
【００１４】
パワーオンリセット回路は、容量１０、電流源１１、インバータ１２、ＰＭＯＳトランジスタ１３、容量１４、電流源１５、インバータ１６、及び、バッファ１７を備える。インバータ１２及びＰＭＯＳトランジスタ１３は、ディスチャージ回路を構成する。
【００１５】
容量１０は、電源端子とノードａとの間に設けられる。電流源１１は、ノードａと接地端子との間に設けられる。インバータ１２の入力端子は、ノードａに接続され、出力端子は、ノードｂに接続される。ＰＭＯＳトランジスタ１３のゲートは、ノードｂに接続され、ソースは、電源端子に接続され、ドレインは、ノードｃに接続される。容量１４は、電源端子とノードｃとの間に設けられる。電流源１５は、ノードｃと接地端子との間に設けられる。インバータ１６の入力端子は、ノードｃに接続され、出力端子は、ノードｄに接続される。インバータ１７の入力端子は、ノードｄに接続され、出力端子は、パワーオンリセット回路の出力端子に接続される。
【００１６】
次に、パワーオンリセット回路の動作について説明する。図２は、本実施形態のパワーオンリセット回路の各ノードの電圧を示すタイムチャートである。
【００１７】
時間Ｔ＝ｔ１の電源起動時に電源電圧ＶＤＤが立ち上がって高くなると、容量１０の容量カップリングにより、ノードａの電圧Ｖａも高くなる。電圧Ｖａがインバータ１２の反転閾値電圧よりも高くなるので、ノードｂの電圧Ｖｂは接地電圧ＶＳＳになる。すると、ＰＭＯＳトランジスタ１３はオンするので、ノードｃの電圧Ｖｃは電源電圧ＶＤＤになる。よって、容量１４の両端の電圧はそれぞれ電源電圧ＶＤＤになるので、容量１４はディスチャージされる。つまり、ディスチャージ回路（インバータ１２及びＰＭＯＳトランジスタ１３）は、容量１０の容量カップリングにより、電源電圧ＶＤＤの立ち上がりを検出すると、容量１４をディスチャージする。また、電圧Ｖｃが電源電圧ＶＤＤであるので、インバータ１６及びバッファ１７により、電圧Ｖｄ及び出力電圧Ｖｏｕｔは接地電圧ＶＳＳになる。
【００１８】
電流源１１の定電流により、容量１０がチャージされているので、電圧Ｖａが徐々に低くなっている。時間Ｔ＝ｔ２において、電圧Ｖａがインバータ１２の反転閾値電圧よりも低くなると、電圧Ｖｂは電源電圧ＶＤＤになる。すると、ＰＭＯＳトランジスタ１３はオフする。従って、電流源１５の定電流により、容量１４がチャージされるので、電圧Ｖｃが徐々に低くなる。
【００１９】
時間Ｔ＝ｔ３において、電圧Ｖｃがインバータ１６の反転閾値電圧よりも低くなると、ノードｄの電圧Ｖｄ及び出力電圧Ｖｏｕｔは電源電圧ＶＤＤになる。つまり、時間ｔ１で電源電圧ＶＤＤが立ち上がり、時間ｔ１から時間ｔ３までの遅延時間が経過すると、時間ｔ３で出力電圧Ｖｏｕｔは電源電圧ＶＤＤになる。時間ｔ１から時間ｔ３までの接地電圧ＶＳＳになっている出力電圧Ｖｏｕｔは、パワーオンリセット回路の出力端子に接続される回路（図示せず）に対し、パワーオンリセット信号として使用される。この出力電圧Ｖｏｕｔが接地電圧ＶＳＳになっている期間は、パワーオンリセット信号の出力期間である。
【００２０】
ここで容量１０は、容量１４の残電荷をディスチャージするために設けられているが、電源端子とノードａとの間の容量カップリングとして機能するだけなので、容量値は小さくて良い。従って、電源が立ち下がった後に、容量５１の電荷でディスチャージする従来のパワーオンリセット回路に比べて、回路の面積を小さくすることが出来る。
【００２１】
また、図３に本実施形態のパワーオンリセット回路の他の回路例を示す。パワーオンリセット回路は、図３に示すように、容量１８及びＮＭＯＳトランジスタ１９が追加されても良い。
【００２２】
容量１８は、ノードｄと接地端子との間に設けられる。ＮＭＯＳトランジスタ１９のゲートは、ノードｄに接続され、ソースは、接地端子に接続され、ドレインは、ノードｃに接続される。容量１８及びＮＭＯＳトランジスタ１９は、加速用のチャージ回路を構成する。
【００２３】
電圧Ｖｃがインバータ１６の反転閾値電圧よりも低くなると、電圧Ｖｄが電源電圧ＶＤＤになる。すると、比較的小さい容量値の容量１８がチャージされ、ＮＭＯＳトランジスタ１９がオンして容量１４をチャージする。すると、電圧Ｖｃが直ちに接地電圧ＶＳＳになるので、電圧Ｖｃの電圧変動が加速されるので、電圧Ｖｃと電圧Ｖｄ及び出力電圧Ｖｏｕｔの電圧が安定する。
【００２４】
以上説明したように、本実施形態では、容量１４が電源端子に接続され、電流源１５が接地端子に接続された構成としたが、逆に設けられても良い。この場合は、インバータ１２はバッファに変更するか、削除すればよい。また、ＰＭＯＳトランジスタ１３は、ソースを接地端子に接続されたＮＭＯＳトランジスタに変更する。
また、容量１０と電流源１１についても、同様に逆に設けられても良い。
【符号の説明】
【００２５】
１０、１４、１８ 容量
１１、１５ 電流源
１２、１６ インバータ
１７ バッファ
【特許請求の範囲】
【請求項１】
電源端子と接地端子との間に設けられる第一容量及び第一電流源と、
前記電源端子と前記接地端子との間に設けられる第二容量及び第二電流源と、
前記第一容量の容量カップリングにより、電源電圧の立ち上がりを検出すると、前記第二容量をディスチャージするディスチャージ回路と、
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記ディスチャージ回路は、前記第二容量の両端にソースとドレインが接続され、前記電源電圧の立ち上がりを検出するとオンする第一ＭＯＳトランジスタ、を備える
ことを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記第二容量と前記第二電流源の接続点を入力端子に接続するインバータと、
前記第二容量と前記第二電流源の接続点と前記インバータの出力端子の間に設けられ、前記第二容量のチャージを加速するチャージ回路と、
をさらに備えることを特徴とする請求項１または２記載のパワーオンリセット回路。
【請求項４】
前記チャージ回路は、ゲートが前記インバータの出力端子に接続され、ドレインが前記第二容量と前記第二電流源の接続点に接続された第二ＭＯＳトランジスタ、を備える
ことを特徴とする請求項３記載のパワーオンリセット回路。
【請求項１】
電源端子と接地端子との間に設けられる第一容量及び第一電流源と、
前記電源端子と前記接地端子との間に設けられる第二容量及び第二電流源と、
前記第一容量の容量カップリングにより、電源電圧の立ち上がりを検出すると、前記第二容量をディスチャージするディスチャージ回路と、
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記ディスチャージ回路は、前記第二容量の両端にソースとドレインが接続され、前記電源電圧の立ち上がりを検出するとオンする第一ＭＯＳトランジスタ、を備える
ことを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記第二容量と前記第二電流源の接続点を入力端子に接続するインバータと、
前記第二容量と前記第二電流源の接続点と前記インバータの出力端子の間に設けられ、前記第二容量のチャージを加速するチャージ回路と、
をさらに備えることを特徴とする請求項１または２記載のパワーオンリセット回路。
【請求項４】
前記チャージ回路は、ゲートが前記インバータの出力端子に接続され、ドレインが前記第二容量と前記第二電流源の接続点に接続された第二ＭＯＳトランジスタ、を備える
ことを特徴とする請求項３記載のパワーオンリセット回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１０５００７（Ｐ２０１２−１０５００７Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２５１０５６（Ｐ２０１０−２５１０５６）
【出願日】平成２２年１１月９日（２０１０．１１．９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月９日（２０１０．１１．９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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