マトリクス基板及びマトリクス基板の検査方法
【課題】検査用の回路を追加することなく、画素容量検査の制御リソースを低減する。
【解決手段】マトリクス基板１０は、行列状に配置された複数の発光画素２０と、複数の発光画素２０の行に対応してそれぞれ配置された第１の制御線及び第２の制御線を備え、発光画素２０をＮ行ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線及びこれに接続された第１の検査用端子と、検査用ブロックの各々から１本ずつ選択される第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線及びこれに接続された第２の検査用端子とを備える。
【解決手段】マトリクス基板１０は、行列状に配置された複数の発光画素２０と、複数の発光画素２０の行に対応してそれぞれ配置された第１の制御線及び第２の制御線を備え、発光画素２０をＮ行ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線及びこれに接続された第１の検査用端子と、検査用ブロックの各々から１本ずつ選択される第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線及びこれに接続された第２の検査用端子とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に発光素子と駆動ＴＦＴとを有するアクティブ型表示パネルのマトリクス基板に関し、特に、画素の静電容量を測定する技術に関する。
【背景技術】
【０００２】
従来、有機ＥＬ（エレクトロルミネッセンス）素子、無機ＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤなどの、電流によって輝度を制御する電流制御型の発光素子をマトリクス状に配列した表示装置の開発が盛んに行われている。特に、発光素子の各々にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などの発光制御用素子を含む画素回路を備えたアクティブマトリクス基板を用いた表示装置の開発が行われている。
【０００３】
アクティブマトリクス基板においては、発光素子を狙い通りの輝度で発光させる目的で、個々の画素回路が備える画素容量に所定のデータ電圧を正確に書込み、発光素子を発光させる画素回路が提案されている（例えば、特許文献１参照。）。
【０００４】
しかしながら、このような画素回路を用いてもなお、それぞれの画素容量自体のばらつきは低減できない。このため、画素容量をマトリクス基板の検査工程において測定することが一般的である。測定された容量に基づいてデータ電圧の補正を行うことにより、発光素子を狙い通りの輝度で発光させることができる。
【０００５】
上記画素回路の画素容量の検査においては、各画素回路が備える画素容量を測定するため、各画素回路にそれぞれ対応するデータ線、及び走査線を基板の周縁部まで延長し、テスト端子を設ける。画素容量の検査は、これらのテスト端子をプロービングして行われる。つまり、マトリクス基板上の全ての画素について画素容量の検査を行う場合、データ線、及び走査線の数だけテスト端子が設けられ、それぞれのテスト端子についてプロービングが行われる。したがって、画素容量の検査における制御リソースが多く、検査に時間がかかることが課題である。
【０００６】
上記課題を解決するために、基板の周縁部にトランジスタ等の能動素子を用いた検査回路を形成し、検査における制御リソースの低減を行う方法が開示されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４７１９８２１号公報
【特許文献２】特開２００８−１０２３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような検査回路を用いた検査では、上記テスト端子の制御に加えて検査回路の制御が追加されるため、制御が複雑になることが課題である。また、上記のような検査回路は、製品の通常の動作には不要であり、検査終了後切り離される。このように、検査にのみ用いる回路を追加して設けることは、生産コストの観点からも望ましくない。
【０００９】
そこで本発明は、このような状況に鑑みてなされたものであり、マトリクス基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減し、高速な検査が可能なマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係るマトリクス基板は、基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第１の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第２の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第１の制御線によって導通及び非導通が切り換えられる第１のスイッチング素子と、前記第１のスイッチング素子に直列に接続され、前記第２の制御線によって導通及び非導通が切り換えられる第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をＮ行（Ｎは２以上の整数）ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線と、前記第１の検査用制御線に接続された第１の検査用端子と、前記検査用ブロックの各々から１本ずつ選択された前記第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線と、前記第２の検査用制御線に接続された第２の検査用端子とを備える。
【発明の効果】
【００１１】
本発明により、マトリクス基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減することができる。これにより、高速な検査が可能なマトリクス基板が実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施の形態に係るマトリクス基板の構成を表す図である。
【図２】図２は、画素容量の検査装置の一例を表すブロック図である。
【図３】図３は、発光画素の回路構成及びその周辺回路との接続を示す図である。
【図４】図４は、マトリクス基板の通常動作のタイミングチャートである。
【図５】図５は、マトリクス基板の画素容量の検査方法を表す図である。
【図６】図６は、マトリクス基板の画素容量の検査のフローチャートである。
【図７】図７は、本発明の実施の形態に係るマトリクス基板を備えるテレビの外観図である。
【発明を実施するための形態】
【００１３】
本発明の一態様に係るマトリクス基板は、基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第１の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第２の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第１の制御線によって導通及び非導通が切り換えられる第１のスイッチング素子と、前記第１のスイッチング素子に直列に接続され、前記第２の制御線によって導通及び非導通が切り換えられる第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をＮ行（Ｎは２以上の整数）ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線と、前記第１の検査用制御線に接続された第１の検査用端子と、前記検査用ブロックの各々から１本ずつ選択された前記第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線と、前記第２の検査用制御線に接続された第２の検査用端子とを備える。
【００１４】
これにより、第１の制御線がまとめて接続された第１の検査用端子と、第２の制御線がまとめて接続された第２の検査用端子とを選択することにより、画素容量の検査における制御リソースを低減することができる。つまり、高速な検査が可能となる。
【００１５】
また、これにより、画素容量が異常な発光画素の場所（アドレス）を個別に特定することができる。
【００１６】
また、さらに、前記検査用ブロックは、前記複数の単位回路を隣接するＮ行ごとにまとめた単位であり、前記検査用配線は、複数の前記検査用ブロックの各々から当該検査用ブロック内での列方向の順番が等しい前記第２の制御線同士を電気的に接続したＮ本の前記第２の検査用制御線を備えてもよい。
【００１７】
これにより、第１の検査用端子及び第２の検査用端子の選択順序（制御）と、画素容量が異常な発光画素のアドレスの特定とを、さらに簡略化できる。
【００１８】
また、本発明の一態様に係るマトリクス基板の画素容量の検査方法は、前記第２の検査用端子から信号を入力し前記第２のスイッチング素子を導通させて前記容量素子に検査用電荷を書き込み、前記第１の検査用端子から信号を入力し前記第１のスイッチング素子を導通させて前記検査用電荷を読み出す。
【００１９】
これにより、第１の検査用端子と、第２の検査用端子とへ信号を入力することで、各発光画素の画素容量へ検査用電荷の書込み及び読出しを行うことができる。
【００２０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下で説明する本発明の実施の形態は、本発明の好ましい一具体例を示すものである。本実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００２１】
以下、本発明に係るマトリクス基板及びその検査方法について、図面を用いて詳細に説明する。
【００２２】
図１は、本発明の実施の形態に係るマトリクス基板の構成を表す図である。
【００２３】
本実施の形態に係るマトリクス基板１０は、マトリクス状に配置された複数の発光画素（単位回路）２０を有する。具体的には、マトリクス基板１０の列（水平）方向にｍ個、行（垂直）方向にｎ個の発光画素２０が配置されている（ｍ、ｎは自然数。）。
【００２４】
なお、本実施の形態では、特に断りのない限り発光画素の個数ｎは５の倍数であるとして説明するが、発光画素２０の個数ｎは５の倍数に限定されるわけではない。
【００２５】
それぞれの発光画素２０には、マトリクス基板１０の列ごとに設けられたデータ線と、マトリクス基板１０の行ごとに設けられたゲート線（第１の制御線）及びマージ線（第２の制御線）が接続されている。
【００２６】
図１では、ｍ列目のデータ線を記号Ｄ（ｍ）で表す。また、ｎ行目のゲート線を記号Ｇ（ｎ）で表し、ｎ行目のマージ線を記号Ｍ（ｎ）で表す。
【００２７】
マトリクス基板１０の周縁部の検査領域（検査配線）には、マトリクス基板１０の検査用のテスト端子が設けられている。
【００２８】
マトリクス基板１０の検査領域のうち、図の下側には記号ＴＤで表されるデータ線に対応するテスト端子が設けられる。データ線に対応するテスト端子ＴＤは、データ線に１対１で対応して設けられる。したがって、ｍ列目に対応するテスト端子は、ＴＤ（ｍ）で表される。
【００２９】
なお、本実施の形態では、テスト端子ＴＤをデータ線と１対１で対応して設けているが、複数のデータ線ごとにそれぞれのデータ線を接続したテスト端子を設けてもよい。
【００３０】
一般的には、製品の量産段階では、検査リソース削減のため、複数のデータ線ごとにそれぞれのデータ線を接続したテスト端子を設け、複数のデータ線それぞれに接続された画素容量の合成画素容量を測定することが多い。
【００３１】
マトリクス基板１０の検査領域のうち、図の左側には、記号ＴＧで表されるゲート線に対応するテスト端子（第１の検査用端子）が設けられる。テスト端子ＴＧは、発光画素２０を隣接する５行ごとにまとめた単位のそれぞれを検査用ブロックとした場合、当該検査用ブロックに属する５本のゲート線同士を電気的に接続した第１の検査用制御線ごとに設けられる。具体的には、例えば、テスト端子ＴＧ（１）はゲート線Ｇ（１）〜Ｇ（５）と接続され、テスト端子ＴＧ（２）はゲート線Ｇ（６）〜Ｇ（１０）が接続される。つまり、一つのテスト端子ＴＧには５本のゲート線が電気的に接続される。
【００３２】
マトリクス基板１０の検査領域のうち、図の右側には、記号ＴＭで表されるマージ線に対応するテスト端子（第２の検査用端子）が設けられる。テスト端子ＴＭは、各々の検査ブロック内から１本ずつ当該検査ブロック内での列方向の順番が等しいマージ線を選択して電気的に接続した第２の検査用配線ごとに設けられる。具体的には、例えば、テスト端子ＴＭ（１）には、マージ線Ｍ（１）、Ｍ（６）、Ｍ（１１）、・・・Ｍ（ｎ−４）が接続され、テスト端子ＴＭ（２）には、マージ線Ｍ（２）、Ｍ（７）、Ｍ（１２）、・・・Ｍ（ｎ−３）が接続される。つまり、マージ線は５本おきに束ねられ、一つのテスト端子ＴＭには、ｎ／５本のマージ線が電気的に接続される。
【００３３】
マトリクス基板１０の画素容量の検査は、上記のテスト端子に検査装置のプローブを接触させるプロービングを行うことによって行われる。
【００３４】
図２は、画素容量の検査装置の一例を表すブロック図である。
【００３５】
検査装置５０は、マトリクス基板１０のそれぞれの発光画素２０における画素容量を測定することができる装置であり、ＰＣ５１、記憶装置５２、プローブ５３及び検査回路６０を備える。
【００３６】
ＰＣ５１は、ＣＰＵ、メモリ、ディスプレイ、キーボード、マウス、外部との間で信号のやりとりをする信号入出力部（インタフェース回路）等を備えるパーソナルコンピュータである。機能的には、検査回路６０を制御することでマトリクス基板１０の各画素容量測定を制御する制御部５１ａと、検査回路６０から出力される信号に基づいて画素容量を算出する演算部５１ｂとを有する。
【００３７】
記憶装置５２は、ハードディスクや不揮発性メモリ等であり、制御部５１ａによる制御手順を規定したプログラム及びデータを予め保持しておいたり、演算部５１ｂによる演算結果を格納したりするために用いられる。
【００３８】
プローブ５３は、検査回路６０とマトリクス基板１０のテスト端子とを電気的に接続するプローブである。
【００３９】
検査回路６０は、プローブ５３によって選択的に接続されたマトリクス基板１０内の１個の画素に対して、制御部５１ａによる制御の下で、容量測定を行い、その結果を演算部５１ｂに出力する容量測定回路である。
【００４０】
なお、マトリクス基板１０の画素容量の検査終了後、検査領域（検査配線）は、図１の点線３０ａ、３０ｂ、及び３０ｃの部分で切り離される。したがって、検査終了後、ゲート線及びマージ線は、上記のように束ねられ、接続されているわけではない。
【００４１】
次に、発明の実施の形態に係るマトリクス基板１０の有する発光画素２０の回路構成及び動作について説明する。
【００４２】
図３は、本発明の実施の形態に係るマトリクス基板１０の有する発光画素２０の回路構成及びその周辺回路との接続を示す図である。
【００４３】
図３における発光画素２０は、スイッチングトランジスタ１１０（第１のスイッチング素子）、スイッチングトランジスタ１２０、及びスイッチングトランジスタ１９０（第２のスイッチング素子）と、画素容量１３０と、駆動トランジスタ１４０と、発光素子１５０と、データ線１６０と、ゲート線１７０と、マージ線１８０と、参照電源線２００と、正電源線２１０と、負電源線２２０とを備える。また、マトリクス基板１０を駆動するための周辺回路として、走査線（ゲート線及びマージ線）駆動回路８０と、データ線駆動回路９０とが図示されている。
【００４４】
走査線駆動回路８０は、ゲート線１７０及びマージ線１８０に接続されており、ゲート線１７０及びマージ線１８０に走査信号を出力することにより、発光画素２０の有するスイッチングトランジスタ１１０、１２０及び１９０の導通・非導通を制御する機能を有する駆動回路である。
【００４５】
データ線駆動回路９０は、データ線１６０に接続されており、映像信号に基づいた信号電圧を発光画素２０へ出力する機能を有する駆動回路である。
【００４６】
スイッチングトランジスタ１１０は、ゲートがゲート線１７０に接続され、ソース及びドレインの一方がデータ線１６０に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続される。スイッチングトランジスタ１１０は、データ線１６０の信号電圧を静電保持容量１３の電極１３２に印加するタイミングを決定する機能を有する。
【００４７】
スイッチングトランジスタ１２０は、ゲートがゲート線１７０に接続され、ソース及びドレインの一方が参照電源線２００に接続され、ソース及びドレインの他方が画素容量１３０の電極１３１に接続される。スイッチングトランジスタ１２０は、参照電源線２００の参照電圧ＶＲを画素容量１３０の電極１３１に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１１０及び１２０は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００４８】
画素容量１３０は電極１３１が駆動トランジスタ１４０のゲートに接続され、電極１３２がスイッチングトランジスタ１９０を介して駆動トランジスタ１４０のソースに接続されたコンデンサである。画素容量１３０は、データ線１６０から供給された信号電圧に対応した電圧を保持する。例えば、スイッチングトランジスタ１１０及び１２０がオフ状態となった後に、駆動トランジスタ１４０のゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ１４０から発光素子１５０へ供給する電流を安定化する機能を有する。
【００４９】
駆動トランジスタ１４０は、ドレインが第２電源線である正電源線２１０に接続され、ソースが発光素子１５０のアノードに接続された駆動素子である。駆動トランジスタ１４０は、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子１５０に供給する。駆動トランジスタ１４０は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００５０】
発光素子１５０は、カソードが負電源線２２０に接続され、駆動トランジスタ１４０により上記信号電流が流れることにより発光する。発光素子１５０は、例えば、有機ＥＬ素子であるが、無機ＥＬ素子やＬＥＤなどであってもよい。
【００５１】
スイッチングトランジスタ１９０は、ゲートがマージ線１８０に接続され、ソース及びドレインの一方が駆動トランジスタ１４０のソースに接続され、ソース及びドレインの他方が画素容量１３０の電極１３２に接続される。スイッチングトランジスタ１９０は、画素容量１３０に保持された電位を駆動トランジスタ１４０のゲート・ソース電極間に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１９０は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００５２】
データ線１６０は、データ線駆動回路９０に接続され、発光画素２０を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。
【００５３】
ゲート線１７０は、走査線駆動回路８０に接続され、発光画素２０を含む画素行に属する各発光画素に接続されている。これにより、ゲート線１７０は、発光画素２０を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを供給する機能、及び当該発光画素の有する駆動トランジスタ１４０のゲートに参照電圧ＶＲを印加するタイミングを供給する機能を有する。
【００５４】
マージ線１８０は、走査線駆動回路８０に接続されている。これにより、マージ線１８０は、画素容量１３０の電極１３２の電位を駆動トランジスタ１４０のソースに印加するタイミングを供給する機能を有する。
【００５５】
なお、図１、及び図３には記載されていないが、参照電源線２００、正電源線２１０及び第２電源線である負電源線２２０は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
【００５６】
次に、本実施の形態に係るマトリクス基板１０の通常の動作について図４を用いて説明する。
【００５７】
図４は、本発明の実施の形態に係るマトリクス基板１０の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ゲート線１７０、マージ線１８０、及びデータ線１６０に発生する電圧の波形図が示されている。
【００５８】
まず、時刻ｔ０において、走査線駆動回路８０は、マージ線１８０の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１９０をオフ状態とする。これにより、駆動トランジスタ１４０のソースと画素容量１３０の電極１３２とは非導通となる。なお、本実施の形態において、例えば、マージ線１８０の電圧レベルのＨＩＧＨは＋２０Ｖ、ＬＯＷは−１０Ｖに設定されている。
【００５９】
次に、時刻ｔ１において、走査線駆動回路８０は、ゲート線１７０の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１０及び１２０をオン状態とする。このとき、画素容量１３０の電極１３１には参照電源線２００の参照電圧ＶＲが印加され、電極１３２にはデータ線１６０よりデータ電圧Ｖｄａｔａが印加される。つまり、発光画素２０に印加すべきデータ電圧に対応した電荷を画素容量１３０に保持させている。
【００６０】
また、このとき、駆動トランジスタ１４０のソースと画素容量１３０の電極１３２とは、非導通となっている。さらに、参照電源線２００の参照電圧ＶＲは、駆動トランジスタ１４０のゲートに印加されるが、駆動トランジスタ１４０がオフ状態となる電位に設定されている。よって、このとき、駆動トランジスタ１４０のソース−ドレイン電流は流れないので、発光素子１５０は発光しない。なお、本実施の形態において、例えば、ゲート線１７０の電圧レベルのＨＩＧＨは＋２０Ｖ、ＬＯＷは−１０Ｖに設定されている。また、ＶＲは０Ｖに設定されている。
【００６１】
時刻ｔ１〜時刻ｔ２の期間、ゲート線１７０の電圧レベルがＨＩＧＨであるので、発光画素２０の電極１３２にはデータ線１６０からデータ電圧Ｖｄａｔａが印加され、同様に、発光画素２０を含む画素行に属する各発光画素に対しデータ電圧が供給される。
【００６２】
この期間において、参照電源線２００には容量性負荷のみが接続されているので、定常電流による電圧降下は発生しない。またスイッチングトランジスタ１２０のドレイン−ソース間に発生する電位差は、画素容量１３０の充電が完了した際は０Ｖとなる。データ線１６０とスイッチングトランジスタ１１０についても同様である。よって、画素容量１３０の電極１３１及び電極１３２には、それぞれ、データ電圧Ｖｄａｔａ、及び参照電圧ＶＲに対応した正確な電位が書き込まれる。
【００６３】
次に、時刻ｔ２において、走査線駆動回路８０は、ゲート線１７０の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１０及び１２０をオフ状態とする。これにより、画素容量１３０の電極１３１と参照電源線２００とは非導通となり、かつ、画素容量１３０の電極１３２とデータ線１６０とは非導通となる。
【００６４】
次に、時刻ｔ３において、走査線駆動回路８０は、マージ線１８０の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１９０をオン状態とする。このとき、駆動トランジスタ１４０のソースと画素容量１３０の電極１３２とは導通する。また、画素容量１３０の電極１３１は、参照電源線２００と遮断され、電極１３２はデータ線１６０と遮断されている。よって、駆動トランジスタ１４０のゲート電位はソース電位の変動と共に変化し、かつ、ゲート−ソース間には、画素容量１３０の両端電圧である（ＶＲ−Ｖｄａｔａ）が印加されるので、この（ＶＲ−Ｖｄａｔａ）に対応した信号電流が発光素子１５０に流れる。なお、本実施の形態において、例えば、駆動トランジスタ１４０のソース電位はスイッチングトランジスタ１９０の導通により、０Ｖから１０Ｖに変化する。また、正電源線の電圧ＶＤＤは＋２０Ｖ、負電源線の電圧ＶＳＳは０Ｖに設定されている。
【００６５】
時刻ｔ３〜時刻ｔ４の期間、ゲート−ソース間には、画素容量１３０の両端電圧である（ＶＲ−信号電圧）が印加され続け、上記信号電流が流れることにより発光素子１５０は発光を持続する。
【００６６】
時刻ｔ０〜時刻ｔ４の期間は、画像表示装置１の有する全発光画素の発光強度が更新される１フレーム期間に相当し、時刻ｔ４以降においても時刻ｔ０〜時刻ｔ４の期間の動作が繰り返される。
【００６７】
次に、本実施の形態に係るマトリクス基板１０の画素容量の検査方法について図５及び図６を用いて説明する。
【００６８】
図５は、本発明の実施の形態に係るマトリクス基板１０の画素容量の検査方法を表す図である。
【００６９】
図６は、本発明の実施の形態に係るマトリクス基板１０の画素容量の検査のフローチャートである。
【００７０】
図５において上段は選択画素２３０を表し、下段は非選択画素２４０を表す。選択画素２３０と非選択画素２４０は、同一のデータ線１６０に接続された発光画素２０である。
【００７１】
検査装置５０によってプロービング（選択）されるテスト端子が、テスト端子ＴＧ及びテスト端子ＴＭである場合、選択画素２３０は、選択画素２３０のゲート線１７０がテスト端子ＴＧに接続され、選択画素２３０のマージ線１８０がテスト端子ＴＭに接続されている、発光画素２０である。一方、非選択画素２４０は、非選択画素２４０のゲート線３７０がテスト端子ＴＧに接続され、非選択画素２４０のマージ線３８０がテスト端子ＴＭには接続されていない、発光画素２０である。
【００７２】
また、選択画素２３０及び非選択画素２４０が接続されているデータ線１６０は、テスト端子ＴＤに接続されている。
【００７３】
具体的には、例えば、図１において、テスト端子ＴＧ（１）及びＴＭ（１）が選択されている場合、選択画素２３０は、ゲート線Ｇ（１）、マージ線Ｍ（１）、及びデータ線Ｄ（ｍ）に接続されている発光画素２０である。また、このときの非選択画素２４０はゲート線Ｇ（１）及びマージ線Ｍ（２）〜Ｍ（５）に接続され、選択画素２３０と同一のデータ線Ｄ（ｍ）に接続されている発光画素２０である。
【００７４】
以下、例として、図１において、テスト端子ＴＧ（１）及びＴＭ（１）が選択されている場合に、データ線１６０がテスト端子ＴＤに接続されている選択画素２３０及び非選択画素２４０について説明する。
【００７５】
まず、図５の（ａ）で示されるライト前半の期間（図６のＳ１０）において、選択されたテスト端子ＴＧ（１）にＨＩＧＨレベルの電圧が印加される。続いて、選択されたテスト端子ＴＭ（１）にＨＩＧＨレベルの電圧が印加される。
【００７６】
選択画素２３０のゲート線１７０は、テスト端子ＴＧに接続されているため、ゲート線１７０の電圧レベルはＨＩＧＨレベルとなる。したがって、選択画素２３０のスイッチングトランジスタ１１０および１２０は、導通状態（ＯＮ）となる。これにより、画素容量１３０の電極１３１は、参照電源線２００の参照電圧ＶＲと等しくなる。
【００７７】
このとき、参照電源線２００の参照電圧ＶＲは、図３及び図４で説明した通常動作時とは異なり、駆動トランジスタ１４０がオン状態となる電位に設定されている。したがって、駆動トランジスタ１４０も導通状態となる。続いて、選択画素２３０のマージ線１８０は、テスト端子ＴＭに接続されているため、マージ線１８０の電圧レベルはＨＩＧＨレベルとなる。したがって、選択画素２３０のスイッチングトランジスタ１９０は導通状態となる。
【００７８】
同様に、非選択画素２４０では、ゲート線１７０がテスト端子ＴＧに接続されているためゲート線１７０の電圧レベルは、ＨＩＧＨレベルとなる。したがって、スイッチングトランジスタ３１０および３２０が導通状態となる。このとき、画素容量３３０の電極３３１は、参照電源線２００の参照電圧ＶＲと等しくなり、駆動トランジスタ３４０も導通状態となる。
【００７９】
また、非選択画素２４０のマージ線３８０はテスト端子ＴＭに接続されていないため、マージ線３８０の電圧レベルは、ＬＯＷレベルである。したがって、選択画素２３０のスイッチングトランジスタ３９０は非導通状態（ＯＦＦ）となる。
【００８０】
このとき、画素容量３３０の電極３３２は、データ線１６０の電位と等しくなる。
【００８１】
次に、図５の（ｂ）で示されるライト後半の期間について説明する。
【００８２】
ライト後半の期間（図６のＳ１１）では、テスト端子ＴＧ（１）に印加される電圧はＬＯＷレベルとなる。
【００８３】
このとき、選択画素２３０では、ゲート線１７０の電圧レベルはＬＯＷとなるため、スイッチングトランジスタ１１０及び１２０は非導通状態である。
【００８４】
また、選択画素２３０では、ライト前半で画素容量１３０の電極１３１に参照電源線２００の参照電圧ＶＲが充電されているため、駆動トランジスタ１４０は引き続き導通状態である。
【００８５】
また、テスト端子ＴＭ（１）には引き続きＨＩＧＨレベルの電圧が印加されているため、マージ線１８０の電圧レベルはＨＩＧＨレベルであり、スイッチングトランジスタ１９０は導通状態である。
【００８６】
したがって、画素容量１３０の電極１３２は、正電源線の電圧ＶＤＤに等しくなる。すなわち、画素容量１３０には電荷が充電される（書込まれる）。
【００８７】
これに対し、非選択画素２４０では、ゲート線１７０の電圧レベルはＬＯＷとなるため、スイッチングトランジスタ３１０及び３２０は非導通状態である。
【００８８】
また、非選択画素２４０では、ライト前半で画素容量３３０の電極３３１に参照電源線２００の参照電圧ＶＲが充電されているため、駆動トランジスタ３４０は引き続き導通状態である。
【００８９】
また、ライト前半の期間と同様に、マージ線３８０の電圧レベルは、ＬＯＷレベルであるため、スイッチングトランジスタ３９０は非導通状態である。
【００９０】
したがって、画素容量３３０の電極３３２は、データ線１６０の電位と等しいままである。
【００９１】
最後に、図５の（ｃ）で示されるリードの期間について説明する。
【００９２】
リードの期間（図６のＳ１２）では、まず、テスト端子ＴＭ（１）にＬＯＷレベルの電圧が印加される。続いて、テスト端子ＴＧ（１）にＨＩＧＨレベルの電圧が印加される。
【００９３】
このとき、選択画素２３０では、スイッチングトランジスタ１１０及び１２０は導通状態となる。また、画素容量１３０の電極１３１は、参照電源線２００の参照電圧ＶＲとなるため、駆動トランジスタ１４０は導通状態である。
【００９４】
一方、マージ線１８０の電圧レベルはＬＯＷレベルとなり、スイッチングトランジスタ１９０は非導通状態となる。
【００９５】
したがって、選択画素２３０では、リードの期間においてライト後半で画素容量１３０に充電された電荷に応じた電流が、データ線１６０へ流れる。
【００９６】
これに対し、非選択画素２４０では、スイッチングトランジスタ３１０及び３２０は導通状態となり、画素容量３３０の電極３３１が参照電源線２００の参照電圧ＶＲと等しくなるため、駆動トランジスタ３４０は導通状態となる。また、ライト前半及びライト後半の期間と同様に、スイッチングトランジスタ３９０は非導通状態（ＯＦＦ）である。
【００９７】
また、画素容量３３０の電極３３２は、引き続き、データ線１６０の電位と等しいままである。よって、非選択画素２４０からは、データ線１６０には電流は流れない。
【００９８】
また、当然のことながら、データ線１６０に接続されたその他の発光画素２０（選択画素２３０及び非選択画素２４０以外の画素）からもデータ線１６０には電流は流れない。
【００９９】
以上より、データ線１６０が接続されたテスト端子ＴＤから、選択画素２３０の画素容量３３０に応じた電流のみが取り出せる。具体的には、テスト端子ＴＤ（ｍ）からは、テスト端子ＴＧ（１）、ＴＭ（１）、及びＴＤ（ｍ）に電気的に接続された選択画素２３０の画素容量３３０に応じた電流が取り出せる。
【０１００】
上記電流と、ライト前半からライト後半にかけて画素容量３３０に印加されていた電圧、及び時間から選択画素２３０の画素容量３３０を測定することができる。
【０１０１】
なお、上記電流値から、発光画素２０同士の間の相対的な画素容量を測定してもよい。上記のような画素容量の検査の目的は、マトリクス基板１０における各発光画素２０の画素容量（あるいは、その容量から導かれる膜厚等）のばらつきを検査し、異常な画素容量を持つ発光画素を検出することである。したがって、相対的な容量であっても有益な情報であることは言うまでもない。
【０１０２】
以上のようなライト及びリード動作を、選択するテスト端子を変更し、繰り返すことで全ての発光画素の画素容量を測定できる。
【０１０３】
また、テスト端子の選択順序は、プロービング回数が少なくなるほうが好ましい。
【０１０４】
例えば、検査装置５０は、テスト端子ＴＧ（１）を選択したままテスト端子ＴＭ（１）、ＴＭ（２）、ＴＭ（３）、ＴＭ（４）、ＴＭ（５）を順番に選択する。次に、検査装置５０は、テスト端子ＴＭ（５）を選択したまま、テスト端子ＴＧ（１）に代えてテスト端子ＴＧ（２）を選択し、今度は、逆にテスト端子ＴＭ（５）、ＴＭ（４）、ＴＭ（３）、ＴＭ（２）、ＴＭ（１）の順に測定するとよい。
【０１０５】
以上のように、上記実施の形態で説明したマトリクス基板１０によれば、マトリクス基板１０の画素容量検査に伴う制御リソースを大幅に低減し、高速な画素容量検査を実現することができる。
【０１０６】
また、本実施の形態に係るマトリクス基板１０では、画素容量が異常な発光画素２０の場所（アドレス）を特定することができる。したがって、通常の動作時に、検査結果から特定したアドレスの発光画素２０へ検査結果を元に補正したデータ電圧を印加するように制御することで、発光画素２０を狙い通りの輝度で発光させることが可能である。
【０１０７】
なお、上記実施の形態では、隣接する５本のゲート線が接続されたテスト端子ＴＧを設けたが、ゲート線の接続方法はこれに限定されない。例えば、隣接しないゲート線が所定の本数ずつ接続されたテスト端子ＴＧを設けてもよい。１つのテスト端子ＴＧに接続されるゲート線の本数は、マトリクス基板の垂直方向の画素数を考慮し、テスト端子へのプロービング回数が少なくなるように設定されるのが好ましい。
【０１０８】
また、例えば、垂直方向の画素数が７６８画素、つまり、ゲート線の総本数が７６８本である場合にゲート線を５本ずつ１つのテスト端子ＴＧに接続すると、ゲート線が３本しか接続されないテスト端子ＴＧが設けられる。このような場合であっても、上記実施の形態のように発光画素の画素容量は測定可能であり、このような場合も当然、本発明の範囲内に含まれる。
【０１０９】
なお、図５では発光素子１５０及び３５０が図示されているが、本発明に係るマトリクス基板１０の画素容量１３０の検査は発光素子１５０がマトリクス基板１０に実装されていない状態で行われてもよい。
【０１１０】
例えば、マトリクス基板１０に発光素子１５０が実装されていない段階と実装された後の段階の両方において画素容量１３０を測定してもよい。これにより、それぞれの段階での測定結果に基づいてマトリクス基板１０の発光画素２０の画素容量１３０と、発光素子１５０だけの容量とが正確に算出される。
【０１１１】
なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１１２】
本発明のマトリクス基板１０は、例えば、表示パネル用のマトリクス基板として図７に示すようなテレビの製造に好適である。
【産業上の利用可能性】
【０１１３】
本発明は、有機ＥＬ等のアクティブ型表示パネルに用いられるマトリクス基板として、特に、基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減し、高速な検査が可能なマトリクス基板として有用である。
【符号の説明】
【０１１４】
１０ マトリクス基板
２０ 発光画素
３０ａ、３０ｂ、３０ｃ 点線
５０ 検査装置
５１ ＰＣ
５１ａ 制御部
５１ｂ 演算部
５２ 記憶装置
５３ プローブ
６０ 検査回路
８０ 走査線駆動回路
９０ データ線駆動回路
１１０、１２０、１９０、３１０、３２０、３９０ スイッチングトランジスタ
１３０、３３０ 画素容量
１４０、３４０ 駆動トランジスタ
１５０、３５０ 発光素子
１６０ データ線
１７０、３７０ ゲート線
１８０、３８０ マージ線
２００ 参照電源線
２１０ 正電源線
２２０ 負電源線
２３０ 選択画素
２４０ 非選択画素
１３１、１３２、３３１、３３２ 電極
【技術分野】
【０００１】
本発明は、画素毎に発光素子と駆動ＴＦＴとを有するアクティブ型表示パネルのマトリクス基板に関し、特に、画素の静電容量を測定する技術に関する。
【背景技術】
【０００２】
従来、有機ＥＬ（エレクトロルミネッセンス）素子、無機ＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤなどの、電流によって輝度を制御する電流制御型の発光素子をマトリクス状に配列した表示装置の開発が盛んに行われている。特に、発光素子の各々にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などの発光制御用素子を含む画素回路を備えたアクティブマトリクス基板を用いた表示装置の開発が行われている。
【０００３】
アクティブマトリクス基板においては、発光素子を狙い通りの輝度で発光させる目的で、個々の画素回路が備える画素容量に所定のデータ電圧を正確に書込み、発光素子を発光させる画素回路が提案されている（例えば、特許文献１参照。）。
【０００４】
しかしながら、このような画素回路を用いてもなお、それぞれの画素容量自体のばらつきは低減できない。このため、画素容量をマトリクス基板の検査工程において測定することが一般的である。測定された容量に基づいてデータ電圧の補正を行うことにより、発光素子を狙い通りの輝度で発光させることができる。
【０００５】
上記画素回路の画素容量の検査においては、各画素回路が備える画素容量を測定するため、各画素回路にそれぞれ対応するデータ線、及び走査線を基板の周縁部まで延長し、テスト端子を設ける。画素容量の検査は、これらのテスト端子をプロービングして行われる。つまり、マトリクス基板上の全ての画素について画素容量の検査を行う場合、データ線、及び走査線の数だけテスト端子が設けられ、それぞれのテスト端子についてプロービングが行われる。したがって、画素容量の検査における制御リソースが多く、検査に時間がかかることが課題である。
【０００６】
上記課題を解決するために、基板の周縁部にトランジスタ等の能動素子を用いた検査回路を形成し、検査における制御リソースの低減を行う方法が開示されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４７１９８２１号公報
【特許文献２】特開２００８−１０２３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような検査回路を用いた検査では、上記テスト端子の制御に加えて検査回路の制御が追加されるため、制御が複雑になることが課題である。また、上記のような検査回路は、製品の通常の動作には不要であり、検査終了後切り離される。このように、検査にのみ用いる回路を追加して設けることは、生産コストの観点からも望ましくない。
【０００９】
そこで本発明は、このような状況に鑑みてなされたものであり、マトリクス基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減し、高速な検査が可能なマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係るマトリクス基板は、基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第１の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第２の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第１の制御線によって導通及び非導通が切り換えられる第１のスイッチング素子と、前記第１のスイッチング素子に直列に接続され、前記第２の制御線によって導通及び非導通が切り換えられる第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をＮ行（Ｎは２以上の整数）ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線と、前記第１の検査用制御線に接続された第１の検査用端子と、前記検査用ブロックの各々から１本ずつ選択された前記第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線と、前記第２の検査用制御線に接続された第２の検査用端子とを備える。
【発明の効果】
【００１１】
本発明により、マトリクス基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減することができる。これにより、高速な検査が可能なマトリクス基板が実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施の形態に係るマトリクス基板の構成を表す図である。
【図２】図２は、画素容量の検査装置の一例を表すブロック図である。
【図３】図３は、発光画素の回路構成及びその周辺回路との接続を示す図である。
【図４】図４は、マトリクス基板の通常動作のタイミングチャートである。
【図５】図５は、マトリクス基板の画素容量の検査方法を表す図である。
【図６】図６は、マトリクス基板の画素容量の検査のフローチャートである。
【図７】図７は、本発明の実施の形態に係るマトリクス基板を備えるテレビの外観図である。
【発明を実施するための形態】
【００１３】
本発明の一態様に係るマトリクス基板は、基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第１の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第２の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第１の制御線によって導通及び非導通が切り換えられる第１のスイッチング素子と、前記第１のスイッチング素子に直列に接続され、前記第２の制御線によって導通及び非導通が切り換えられる第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をＮ行（Ｎは２以上の整数）ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線と、前記第１の検査用制御線に接続された第１の検査用端子と、前記検査用ブロックの各々から１本ずつ選択された前記第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線と、前記第２の検査用制御線に接続された第２の検査用端子とを備える。
【００１４】
これにより、第１の制御線がまとめて接続された第１の検査用端子と、第２の制御線がまとめて接続された第２の検査用端子とを選択することにより、画素容量の検査における制御リソースを低減することができる。つまり、高速な検査が可能となる。
【００１５】
また、これにより、画素容量が異常な発光画素の場所（アドレス）を個別に特定することができる。
【００１６】
また、さらに、前記検査用ブロックは、前記複数の単位回路を隣接するＮ行ごとにまとめた単位であり、前記検査用配線は、複数の前記検査用ブロックの各々から当該検査用ブロック内での列方向の順番が等しい前記第２の制御線同士を電気的に接続したＮ本の前記第２の検査用制御線を備えてもよい。
【００１７】
これにより、第１の検査用端子及び第２の検査用端子の選択順序（制御）と、画素容量が異常な発光画素のアドレスの特定とを、さらに簡略化できる。
【００１８】
また、本発明の一態様に係るマトリクス基板の画素容量の検査方法は、前記第２の検査用端子から信号を入力し前記第２のスイッチング素子を導通させて前記容量素子に検査用電荷を書き込み、前記第１の検査用端子から信号を入力し前記第１のスイッチング素子を導通させて前記検査用電荷を読み出す。
【００１９】
これにより、第１の検査用端子と、第２の検査用端子とへ信号を入力することで、各発光画素の画素容量へ検査用電荷の書込み及び読出しを行うことができる。
【００２０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下で説明する本発明の実施の形態は、本発明の好ましい一具体例を示すものである。本実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００２１】
以下、本発明に係るマトリクス基板及びその検査方法について、図面を用いて詳細に説明する。
【００２２】
図１は、本発明の実施の形態に係るマトリクス基板の構成を表す図である。
【００２３】
本実施の形態に係るマトリクス基板１０は、マトリクス状に配置された複数の発光画素（単位回路）２０を有する。具体的には、マトリクス基板１０の列（水平）方向にｍ個、行（垂直）方向にｎ個の発光画素２０が配置されている（ｍ、ｎは自然数。）。
【００２４】
なお、本実施の形態では、特に断りのない限り発光画素の個数ｎは５の倍数であるとして説明するが、発光画素２０の個数ｎは５の倍数に限定されるわけではない。
【００２５】
それぞれの発光画素２０には、マトリクス基板１０の列ごとに設けられたデータ線と、マトリクス基板１０の行ごとに設けられたゲート線（第１の制御線）及びマージ線（第２の制御線）が接続されている。
【００２６】
図１では、ｍ列目のデータ線を記号Ｄ（ｍ）で表す。また、ｎ行目のゲート線を記号Ｇ（ｎ）で表し、ｎ行目のマージ線を記号Ｍ（ｎ）で表す。
【００２７】
マトリクス基板１０の周縁部の検査領域（検査配線）には、マトリクス基板１０の検査用のテスト端子が設けられている。
【００２８】
マトリクス基板１０の検査領域のうち、図の下側には記号ＴＤで表されるデータ線に対応するテスト端子が設けられる。データ線に対応するテスト端子ＴＤは、データ線に１対１で対応して設けられる。したがって、ｍ列目に対応するテスト端子は、ＴＤ（ｍ）で表される。
【００２９】
なお、本実施の形態では、テスト端子ＴＤをデータ線と１対１で対応して設けているが、複数のデータ線ごとにそれぞれのデータ線を接続したテスト端子を設けてもよい。
【００３０】
一般的には、製品の量産段階では、検査リソース削減のため、複数のデータ線ごとにそれぞれのデータ線を接続したテスト端子を設け、複数のデータ線それぞれに接続された画素容量の合成画素容量を測定することが多い。
【００３１】
マトリクス基板１０の検査領域のうち、図の左側には、記号ＴＧで表されるゲート線に対応するテスト端子（第１の検査用端子）が設けられる。テスト端子ＴＧは、発光画素２０を隣接する５行ごとにまとめた単位のそれぞれを検査用ブロックとした場合、当該検査用ブロックに属する５本のゲート線同士を電気的に接続した第１の検査用制御線ごとに設けられる。具体的には、例えば、テスト端子ＴＧ（１）はゲート線Ｇ（１）〜Ｇ（５）と接続され、テスト端子ＴＧ（２）はゲート線Ｇ（６）〜Ｇ（１０）が接続される。つまり、一つのテスト端子ＴＧには５本のゲート線が電気的に接続される。
【００３２】
マトリクス基板１０の検査領域のうち、図の右側には、記号ＴＭで表されるマージ線に対応するテスト端子（第２の検査用端子）が設けられる。テスト端子ＴＭは、各々の検査ブロック内から１本ずつ当該検査ブロック内での列方向の順番が等しいマージ線を選択して電気的に接続した第２の検査用配線ごとに設けられる。具体的には、例えば、テスト端子ＴＭ（１）には、マージ線Ｍ（１）、Ｍ（６）、Ｍ（１１）、・・・Ｍ（ｎ−４）が接続され、テスト端子ＴＭ（２）には、マージ線Ｍ（２）、Ｍ（７）、Ｍ（１２）、・・・Ｍ（ｎ−３）が接続される。つまり、マージ線は５本おきに束ねられ、一つのテスト端子ＴＭには、ｎ／５本のマージ線が電気的に接続される。
【００３３】
マトリクス基板１０の画素容量の検査は、上記のテスト端子に検査装置のプローブを接触させるプロービングを行うことによって行われる。
【００３４】
図２は、画素容量の検査装置の一例を表すブロック図である。
【００３５】
検査装置５０は、マトリクス基板１０のそれぞれの発光画素２０における画素容量を測定することができる装置であり、ＰＣ５１、記憶装置５２、プローブ５３及び検査回路６０を備える。
【００３６】
ＰＣ５１は、ＣＰＵ、メモリ、ディスプレイ、キーボード、マウス、外部との間で信号のやりとりをする信号入出力部（インタフェース回路）等を備えるパーソナルコンピュータである。機能的には、検査回路６０を制御することでマトリクス基板１０の各画素容量測定を制御する制御部５１ａと、検査回路６０から出力される信号に基づいて画素容量を算出する演算部５１ｂとを有する。
【００３７】
記憶装置５２は、ハードディスクや不揮発性メモリ等であり、制御部５１ａによる制御手順を規定したプログラム及びデータを予め保持しておいたり、演算部５１ｂによる演算結果を格納したりするために用いられる。
【００３８】
プローブ５３は、検査回路６０とマトリクス基板１０のテスト端子とを電気的に接続するプローブである。
【００３９】
検査回路６０は、プローブ５３によって選択的に接続されたマトリクス基板１０内の１個の画素に対して、制御部５１ａによる制御の下で、容量測定を行い、その結果を演算部５１ｂに出力する容量測定回路である。
【００４０】
なお、マトリクス基板１０の画素容量の検査終了後、検査領域（検査配線）は、図１の点線３０ａ、３０ｂ、及び３０ｃの部分で切り離される。したがって、検査終了後、ゲート線及びマージ線は、上記のように束ねられ、接続されているわけではない。
【００４１】
次に、発明の実施の形態に係るマトリクス基板１０の有する発光画素２０の回路構成及び動作について説明する。
【００４２】
図３は、本発明の実施の形態に係るマトリクス基板１０の有する発光画素２０の回路構成及びその周辺回路との接続を示す図である。
【００４３】
図３における発光画素２０は、スイッチングトランジスタ１１０（第１のスイッチング素子）、スイッチングトランジスタ１２０、及びスイッチングトランジスタ１９０（第２のスイッチング素子）と、画素容量１３０と、駆動トランジスタ１４０と、発光素子１５０と、データ線１６０と、ゲート線１７０と、マージ線１８０と、参照電源線２００と、正電源線２１０と、負電源線２２０とを備える。また、マトリクス基板１０を駆動するための周辺回路として、走査線（ゲート線及びマージ線）駆動回路８０と、データ線駆動回路９０とが図示されている。
【００４４】
走査線駆動回路８０は、ゲート線１７０及びマージ線１８０に接続されており、ゲート線１７０及びマージ線１８０に走査信号を出力することにより、発光画素２０の有するスイッチングトランジスタ１１０、１２０及び１９０の導通・非導通を制御する機能を有する駆動回路である。
【００４５】
データ線駆動回路９０は、データ線１６０に接続されており、映像信号に基づいた信号電圧を発光画素２０へ出力する機能を有する駆動回路である。
【００４６】
スイッチングトランジスタ１１０は、ゲートがゲート線１７０に接続され、ソース及びドレインの一方がデータ線１６０に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続される。スイッチングトランジスタ１１０は、データ線１６０の信号電圧を静電保持容量１３の電極１３２に印加するタイミングを決定する機能を有する。
【００４７】
スイッチングトランジスタ１２０は、ゲートがゲート線１７０に接続され、ソース及びドレインの一方が参照電源線２００に接続され、ソース及びドレインの他方が画素容量１３０の電極１３１に接続される。スイッチングトランジスタ１２０は、参照電源線２００の参照電圧ＶＲを画素容量１３０の電極１３１に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１１０及び１２０は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００４８】
画素容量１３０は電極１３１が駆動トランジスタ１４０のゲートに接続され、電極１３２がスイッチングトランジスタ１９０を介して駆動トランジスタ１４０のソースに接続されたコンデンサである。画素容量１３０は、データ線１６０から供給された信号電圧に対応した電圧を保持する。例えば、スイッチングトランジスタ１１０及び１２０がオフ状態となった後に、駆動トランジスタ１４０のゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ１４０から発光素子１５０へ供給する電流を安定化する機能を有する。
【００４９】
駆動トランジスタ１４０は、ドレインが第２電源線である正電源線２１０に接続され、ソースが発光素子１５０のアノードに接続された駆動素子である。駆動トランジスタ１４０は、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子１５０に供給する。駆動トランジスタ１４０は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００５０】
発光素子１５０は、カソードが負電源線２２０に接続され、駆動トランジスタ１４０により上記信号電流が流れることにより発光する。発光素子１５０は、例えば、有機ＥＬ素子であるが、無機ＥＬ素子やＬＥＤなどであってもよい。
【００５１】
スイッチングトランジスタ１９０は、ゲートがマージ線１８０に接続され、ソース及びドレインの一方が駆動トランジスタ１４０のソースに接続され、ソース及びドレインの他方が画素容量１３０の電極１３２に接続される。スイッチングトランジスタ１９０は、画素容量１３０に保持された電位を駆動トランジスタ１４０のゲート・ソース電極間に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１９０は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００５２】
データ線１６０は、データ線駆動回路９０に接続され、発光画素２０を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。
【００５３】
ゲート線１７０は、走査線駆動回路８０に接続され、発光画素２０を含む画素行に属する各発光画素に接続されている。これにより、ゲート線１７０は、発光画素２０を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを供給する機能、及び当該発光画素の有する駆動トランジスタ１４０のゲートに参照電圧ＶＲを印加するタイミングを供給する機能を有する。
【００５４】
マージ線１８０は、走査線駆動回路８０に接続されている。これにより、マージ線１８０は、画素容量１３０の電極１３２の電位を駆動トランジスタ１４０のソースに印加するタイミングを供給する機能を有する。
【００５５】
なお、図１、及び図３には記載されていないが、参照電源線２００、正電源線２１０及び第２電源線である負電源線２２０は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。
【００５６】
次に、本実施の形態に係るマトリクス基板１０の通常の動作について図４を用いて説明する。
【００５７】
図４は、本発明の実施の形態に係るマトリクス基板１０の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ゲート線１７０、マージ線１８０、及びデータ線１６０に発生する電圧の波形図が示されている。
【００５８】
まず、時刻ｔ０において、走査線駆動回路８０は、マージ線１８０の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１９０をオフ状態とする。これにより、駆動トランジスタ１４０のソースと画素容量１３０の電極１３２とは非導通となる。なお、本実施の形態において、例えば、マージ線１８０の電圧レベルのＨＩＧＨは＋２０Ｖ、ＬＯＷは−１０Ｖに設定されている。
【００５９】
次に、時刻ｔ１において、走査線駆動回路８０は、ゲート線１７０の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１０及び１２０をオン状態とする。このとき、画素容量１３０の電極１３１には参照電源線２００の参照電圧ＶＲが印加され、電極１３２にはデータ線１６０よりデータ電圧Ｖｄａｔａが印加される。つまり、発光画素２０に印加すべきデータ電圧に対応した電荷を画素容量１３０に保持させている。
【００６０】
また、このとき、駆動トランジスタ１４０のソースと画素容量１３０の電極１３２とは、非導通となっている。さらに、参照電源線２００の参照電圧ＶＲは、駆動トランジスタ１４０のゲートに印加されるが、駆動トランジスタ１４０がオフ状態となる電位に設定されている。よって、このとき、駆動トランジスタ１４０のソース−ドレイン電流は流れないので、発光素子１５０は発光しない。なお、本実施の形態において、例えば、ゲート線１７０の電圧レベルのＨＩＧＨは＋２０Ｖ、ＬＯＷは−１０Ｖに設定されている。また、ＶＲは０Ｖに設定されている。
【００６１】
時刻ｔ１〜時刻ｔ２の期間、ゲート線１７０の電圧レベルがＨＩＧＨであるので、発光画素２０の電極１３２にはデータ線１６０からデータ電圧Ｖｄａｔａが印加され、同様に、発光画素２０を含む画素行に属する各発光画素に対しデータ電圧が供給される。
【００６２】
この期間において、参照電源線２００には容量性負荷のみが接続されているので、定常電流による電圧降下は発生しない。またスイッチングトランジスタ１２０のドレイン−ソース間に発生する電位差は、画素容量１３０の充電が完了した際は０Ｖとなる。データ線１６０とスイッチングトランジスタ１１０についても同様である。よって、画素容量１３０の電極１３１及び電極１３２には、それぞれ、データ電圧Ｖｄａｔａ、及び参照電圧ＶＲに対応した正確な電位が書き込まれる。
【００６３】
次に、時刻ｔ２において、走査線駆動回路８０は、ゲート線１７０の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１０及び１２０をオフ状態とする。これにより、画素容量１３０の電極１３１と参照電源線２００とは非導通となり、かつ、画素容量１３０の電極１３２とデータ線１６０とは非導通となる。
【００６４】
次に、時刻ｔ３において、走査線駆動回路８０は、マージ線１８０の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１９０をオン状態とする。このとき、駆動トランジスタ１４０のソースと画素容量１３０の電極１３２とは導通する。また、画素容量１３０の電極１３１は、参照電源線２００と遮断され、電極１３２はデータ線１６０と遮断されている。よって、駆動トランジスタ１４０のゲート電位はソース電位の変動と共に変化し、かつ、ゲート−ソース間には、画素容量１３０の両端電圧である（ＶＲ−Ｖｄａｔａ）が印加されるので、この（ＶＲ−Ｖｄａｔａ）に対応した信号電流が発光素子１５０に流れる。なお、本実施の形態において、例えば、駆動トランジスタ１４０のソース電位はスイッチングトランジスタ１９０の導通により、０Ｖから１０Ｖに変化する。また、正電源線の電圧ＶＤＤは＋２０Ｖ、負電源線の電圧ＶＳＳは０Ｖに設定されている。
【００６５】
時刻ｔ３〜時刻ｔ４の期間、ゲート−ソース間には、画素容量１３０の両端電圧である（ＶＲ−信号電圧）が印加され続け、上記信号電流が流れることにより発光素子１５０は発光を持続する。
【００６６】
時刻ｔ０〜時刻ｔ４の期間は、画像表示装置１の有する全発光画素の発光強度が更新される１フレーム期間に相当し、時刻ｔ４以降においても時刻ｔ０〜時刻ｔ４の期間の動作が繰り返される。
【００６７】
次に、本実施の形態に係るマトリクス基板１０の画素容量の検査方法について図５及び図６を用いて説明する。
【００６８】
図５は、本発明の実施の形態に係るマトリクス基板１０の画素容量の検査方法を表す図である。
【００６９】
図６は、本発明の実施の形態に係るマトリクス基板１０の画素容量の検査のフローチャートである。
【００７０】
図５において上段は選択画素２３０を表し、下段は非選択画素２４０を表す。選択画素２３０と非選択画素２４０は、同一のデータ線１６０に接続された発光画素２０である。
【００７１】
検査装置５０によってプロービング（選択）されるテスト端子が、テスト端子ＴＧ及びテスト端子ＴＭである場合、選択画素２３０は、選択画素２３０のゲート線１７０がテスト端子ＴＧに接続され、選択画素２３０のマージ線１８０がテスト端子ＴＭに接続されている、発光画素２０である。一方、非選択画素２４０は、非選択画素２４０のゲート線３７０がテスト端子ＴＧに接続され、非選択画素２４０のマージ線３８０がテスト端子ＴＭには接続されていない、発光画素２０である。
【００７２】
また、選択画素２３０及び非選択画素２４０が接続されているデータ線１６０は、テスト端子ＴＤに接続されている。
【００７３】
具体的には、例えば、図１において、テスト端子ＴＧ（１）及びＴＭ（１）が選択されている場合、選択画素２３０は、ゲート線Ｇ（１）、マージ線Ｍ（１）、及びデータ線Ｄ（ｍ）に接続されている発光画素２０である。また、このときの非選択画素２４０はゲート線Ｇ（１）及びマージ線Ｍ（２）〜Ｍ（５）に接続され、選択画素２３０と同一のデータ線Ｄ（ｍ）に接続されている発光画素２０である。
【００７４】
以下、例として、図１において、テスト端子ＴＧ（１）及びＴＭ（１）が選択されている場合に、データ線１６０がテスト端子ＴＤに接続されている選択画素２３０及び非選択画素２４０について説明する。
【００７５】
まず、図５の（ａ）で示されるライト前半の期間（図６のＳ１０）において、選択されたテスト端子ＴＧ（１）にＨＩＧＨレベルの電圧が印加される。続いて、選択されたテスト端子ＴＭ（１）にＨＩＧＨレベルの電圧が印加される。
【００７６】
選択画素２３０のゲート線１７０は、テスト端子ＴＧに接続されているため、ゲート線１７０の電圧レベルはＨＩＧＨレベルとなる。したがって、選択画素２３０のスイッチングトランジスタ１１０および１２０は、導通状態（ＯＮ）となる。これにより、画素容量１３０の電極１３１は、参照電源線２００の参照電圧ＶＲと等しくなる。
【００７７】
このとき、参照電源線２００の参照電圧ＶＲは、図３及び図４で説明した通常動作時とは異なり、駆動トランジスタ１４０がオン状態となる電位に設定されている。したがって、駆動トランジスタ１４０も導通状態となる。続いて、選択画素２３０のマージ線１８０は、テスト端子ＴＭに接続されているため、マージ線１８０の電圧レベルはＨＩＧＨレベルとなる。したがって、選択画素２３０のスイッチングトランジスタ１９０は導通状態となる。
【００７８】
同様に、非選択画素２４０では、ゲート線１７０がテスト端子ＴＧに接続されているためゲート線１７０の電圧レベルは、ＨＩＧＨレベルとなる。したがって、スイッチングトランジスタ３１０および３２０が導通状態となる。このとき、画素容量３３０の電極３３１は、参照電源線２００の参照電圧ＶＲと等しくなり、駆動トランジスタ３４０も導通状態となる。
【００７９】
また、非選択画素２４０のマージ線３８０はテスト端子ＴＭに接続されていないため、マージ線３８０の電圧レベルは、ＬＯＷレベルである。したがって、選択画素２３０のスイッチングトランジスタ３９０は非導通状態（ＯＦＦ）となる。
【００８０】
このとき、画素容量３３０の電極３３２は、データ線１６０の電位と等しくなる。
【００８１】
次に、図５の（ｂ）で示されるライト後半の期間について説明する。
【００８２】
ライト後半の期間（図６のＳ１１）では、テスト端子ＴＧ（１）に印加される電圧はＬＯＷレベルとなる。
【００８３】
このとき、選択画素２３０では、ゲート線１７０の電圧レベルはＬＯＷとなるため、スイッチングトランジスタ１１０及び１２０は非導通状態である。
【００８４】
また、選択画素２３０では、ライト前半で画素容量１３０の電極１３１に参照電源線２００の参照電圧ＶＲが充電されているため、駆動トランジスタ１４０は引き続き導通状態である。
【００８５】
また、テスト端子ＴＭ（１）には引き続きＨＩＧＨレベルの電圧が印加されているため、マージ線１８０の電圧レベルはＨＩＧＨレベルであり、スイッチングトランジスタ１９０は導通状態である。
【００８６】
したがって、画素容量１３０の電極１３２は、正電源線の電圧ＶＤＤに等しくなる。すなわち、画素容量１３０には電荷が充電される（書込まれる）。
【００８７】
これに対し、非選択画素２４０では、ゲート線１７０の電圧レベルはＬＯＷとなるため、スイッチングトランジスタ３１０及び３２０は非導通状態である。
【００８８】
また、非選択画素２４０では、ライト前半で画素容量３３０の電極３３１に参照電源線２００の参照電圧ＶＲが充電されているため、駆動トランジスタ３４０は引き続き導通状態である。
【００８９】
また、ライト前半の期間と同様に、マージ線３８０の電圧レベルは、ＬＯＷレベルであるため、スイッチングトランジスタ３９０は非導通状態である。
【００９０】
したがって、画素容量３３０の電極３３２は、データ線１６０の電位と等しいままである。
【００９１】
最後に、図５の（ｃ）で示されるリードの期間について説明する。
【００９２】
リードの期間（図６のＳ１２）では、まず、テスト端子ＴＭ（１）にＬＯＷレベルの電圧が印加される。続いて、テスト端子ＴＧ（１）にＨＩＧＨレベルの電圧が印加される。
【００９３】
このとき、選択画素２３０では、スイッチングトランジスタ１１０及び１２０は導通状態となる。また、画素容量１３０の電極１３１は、参照電源線２００の参照電圧ＶＲとなるため、駆動トランジスタ１４０は導通状態である。
【００９４】
一方、マージ線１８０の電圧レベルはＬＯＷレベルとなり、スイッチングトランジスタ１９０は非導通状態となる。
【００９５】
したがって、選択画素２３０では、リードの期間においてライト後半で画素容量１３０に充電された電荷に応じた電流が、データ線１６０へ流れる。
【００９６】
これに対し、非選択画素２４０では、スイッチングトランジスタ３１０及び３２０は導通状態となり、画素容量３３０の電極３３１が参照電源線２００の参照電圧ＶＲと等しくなるため、駆動トランジスタ３４０は導通状態となる。また、ライト前半及びライト後半の期間と同様に、スイッチングトランジスタ３９０は非導通状態（ＯＦＦ）である。
【００９７】
また、画素容量３３０の電極３３２は、引き続き、データ線１６０の電位と等しいままである。よって、非選択画素２４０からは、データ線１６０には電流は流れない。
【００９８】
また、当然のことながら、データ線１６０に接続されたその他の発光画素２０（選択画素２３０及び非選択画素２４０以外の画素）からもデータ線１６０には電流は流れない。
【００９９】
以上より、データ線１６０が接続されたテスト端子ＴＤから、選択画素２３０の画素容量３３０に応じた電流のみが取り出せる。具体的には、テスト端子ＴＤ（ｍ）からは、テスト端子ＴＧ（１）、ＴＭ（１）、及びＴＤ（ｍ）に電気的に接続された選択画素２３０の画素容量３３０に応じた電流が取り出せる。
【０１００】
上記電流と、ライト前半からライト後半にかけて画素容量３３０に印加されていた電圧、及び時間から選択画素２３０の画素容量３３０を測定することができる。
【０１０１】
なお、上記電流値から、発光画素２０同士の間の相対的な画素容量を測定してもよい。上記のような画素容量の検査の目的は、マトリクス基板１０における各発光画素２０の画素容量（あるいは、その容量から導かれる膜厚等）のばらつきを検査し、異常な画素容量を持つ発光画素を検出することである。したがって、相対的な容量であっても有益な情報であることは言うまでもない。
【０１０２】
以上のようなライト及びリード動作を、選択するテスト端子を変更し、繰り返すことで全ての発光画素の画素容量を測定できる。
【０１０３】
また、テスト端子の選択順序は、プロービング回数が少なくなるほうが好ましい。
【０１０４】
例えば、検査装置５０は、テスト端子ＴＧ（１）を選択したままテスト端子ＴＭ（１）、ＴＭ（２）、ＴＭ（３）、ＴＭ（４）、ＴＭ（５）を順番に選択する。次に、検査装置５０は、テスト端子ＴＭ（５）を選択したまま、テスト端子ＴＧ（１）に代えてテスト端子ＴＧ（２）を選択し、今度は、逆にテスト端子ＴＭ（５）、ＴＭ（４）、ＴＭ（３）、ＴＭ（２）、ＴＭ（１）の順に測定するとよい。
【０１０５】
以上のように、上記実施の形態で説明したマトリクス基板１０によれば、マトリクス基板１０の画素容量検査に伴う制御リソースを大幅に低減し、高速な画素容量検査を実現することができる。
【０１０６】
また、本実施の形態に係るマトリクス基板１０では、画素容量が異常な発光画素２０の場所（アドレス）を特定することができる。したがって、通常の動作時に、検査結果から特定したアドレスの発光画素２０へ検査結果を元に補正したデータ電圧を印加するように制御することで、発光画素２０を狙い通りの輝度で発光させることが可能である。
【０１０７】
なお、上記実施の形態では、隣接する５本のゲート線が接続されたテスト端子ＴＧを設けたが、ゲート線の接続方法はこれに限定されない。例えば、隣接しないゲート線が所定の本数ずつ接続されたテスト端子ＴＧを設けてもよい。１つのテスト端子ＴＧに接続されるゲート線の本数は、マトリクス基板の垂直方向の画素数を考慮し、テスト端子へのプロービング回数が少なくなるように設定されるのが好ましい。
【０１０８】
また、例えば、垂直方向の画素数が７６８画素、つまり、ゲート線の総本数が７６８本である場合にゲート線を５本ずつ１つのテスト端子ＴＧに接続すると、ゲート線が３本しか接続されないテスト端子ＴＧが設けられる。このような場合であっても、上記実施の形態のように発光画素の画素容量は測定可能であり、このような場合も当然、本発明の範囲内に含まれる。
【０１０９】
なお、図５では発光素子１５０及び３５０が図示されているが、本発明に係るマトリクス基板１０の画素容量１３０の検査は発光素子１５０がマトリクス基板１０に実装されていない状態で行われてもよい。
【０１１０】
例えば、マトリクス基板１０に発光素子１５０が実装されていない段階と実装された後の段階の両方において画素容量１３０を測定してもよい。これにより、それぞれの段階での測定結果に基づいてマトリクス基板１０の発光画素２０の画素容量１３０と、発光素子１５０だけの容量とが正確に算出される。
【０１１１】
なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１１２】
本発明のマトリクス基板１０は、例えば、表示パネル用のマトリクス基板として図７に示すようなテレビの製造に好適である。
【産業上の利用可能性】
【０１１３】
本発明は、有機ＥＬ等のアクティブ型表示パネルに用いられるマトリクス基板として、特に、基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減し、高速な検査が可能なマトリクス基板として有用である。
【符号の説明】
【０１１４】
１０ マトリクス基板
２０ 発光画素
３０ａ、３０ｂ、３０ｃ 点線
５０ 検査装置
５１ ＰＣ
５１ａ 制御部
５１ｂ 演算部
５２ 記憶装置
５３ プローブ
６０ 検査回路
８０ 走査線駆動回路
９０ データ線駆動回路
１１０、１２０、１９０、３１０、３２０、３９０ スイッチングトランジスタ
１３０、３３０ 画素容量
１４０、３４０ 駆動トランジスタ
１５０、３５０ 発光素子
１６０ データ線
１７０、３７０ ゲート線
１８０、３８０ マージ線
２００ 参照電源線
２１０ 正電源線
２２０ 負電源線
２３０ 選択画素
２４０ 非選択画素
１３１、１３２、３３１、３３２ 電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に行列状に配置された複数の単位回路と、
前記単位回路の行に対応してそれぞれ配置された複数の第１の制御線と、
前記単位回路の行に対応してそれぞれ配置された複数の第２の制御線と、
前記基板の周縁部に配置された検査用配線と
を具備するマトリクス基板であって、
前記単位回路の各々は、
前記第１の制御線によって導通及び非導通が切り換えられる第１のスイッチング素子と、
前記第１のスイッチング素子に直列に接続され、前記第２の制御線によって導通及び非導通が切り換えられる第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、
前記検査用配線は、
前記行列状に配置された複数の単位回路をＮ行（Ｎは２以上の整数）ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線と、
前記第１の検査用制御線に接続された第１の検査用端子と、
前記検査用ブロックの各々から１本ずつ選択された前記第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線と、
前記第２の検査用制御線に接続された第２の検査用端子とを備える
マトリクス基板。
【請求項２】
前記検査用ブロックは、
前記複数の単位回路を隣接するＮ行ごとにまとめた単位である
請求項１に記載のマトリクス基板。
【請求項３】
前記検査用配線は、
複数の前記検査用ブロックの各々から当該検査用ブロック内での列方向の順番が等しい前記第２の制御線同士を電気的に接続したＮ本の前記第２の検査用制御線を備える
請求項１または２に記載のマトリクス基板。
【請求項４】
請求項１〜３のいずれか１項に記載のマトリクス基板を検査する検査方法であって、
前記第２の検査用端子から信号を入力し前記第２のスイッチング素子を導通させて前記容量素子に検査用電荷を書き込み、
前記第１の検査用端子から信号を入力し前記第１のスイッチング素子を導通させて前記検査用電荷を読み出す
検査方法。
【請求項１】
基板と、
前記基板上に行列状に配置された複数の単位回路と、
前記単位回路の行に対応してそれぞれ配置された複数の第１の制御線と、
前記単位回路の行に対応してそれぞれ配置された複数の第２の制御線と、
前記基板の周縁部に配置された検査用配線と
を具備するマトリクス基板であって、
前記単位回路の各々は、
前記第１の制御線によって導通及び非導通が切り換えられる第１のスイッチング素子と、
前記第１のスイッチング素子に直列に接続され、前記第２の制御線によって導通及び非導通が切り換えられる第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、
前記検査用配線は、
前記行列状に配置された複数の単位回路をＮ行（Ｎは２以上の整数）ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに１本ずつ設けられ、当該検査用ブロックに属するＮ本の前記第１の制御線同士を電気的に接続した第１の検査用制御線と、
前記第１の検査用制御線に接続された第１の検査用端子と、
前記検査用ブロックの各々から１本ずつ選択された前記第２の制御線同士を電気的に接続したＮ本の第２の検査用制御線と、
前記第２の検査用制御線に接続された第２の検査用端子とを備える
マトリクス基板。
【請求項２】
前記検査用ブロックは、
前記複数の単位回路を隣接するＮ行ごとにまとめた単位である
請求項１に記載のマトリクス基板。
【請求項３】
前記検査用配線は、
複数の前記検査用ブロックの各々から当該検査用ブロック内での列方向の順番が等しい前記第２の制御線同士を電気的に接続したＮ本の前記第２の検査用制御線を備える
請求項１または２に記載のマトリクス基板。
【請求項４】
請求項１〜３のいずれか１項に記載のマトリクス基板を検査する検査方法であって、
前記第２の検査用端子から信号を入力し前記第２のスイッチング素子を導通させて前記容量素子に検査用電荷を書き込み、
前記第１の検査用端子から信号を入力し前記第１のスイッチング素子を導通させて前記検査用電荷を読み出す
検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１０５１５９（Ｐ２０１３−１０５１５９Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５１１３６（Ｐ２０１１−２５１１３６）
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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