メモリ制御装置
【課題】セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置において、電源電圧が低下した場合でも、メモリの記憶内容を正確に保持すること。
【解決手段】＋２４Ｖの電源電圧が低下すると、検出信号ｓｄｂｋｕｐｎがＨＩＧＨとなり（１）、それに応じてリブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨとなる（２）。すると、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈがＨＩＧＨとなり（３）、ＳＤＲＡＭコントローラ３３を介してＳＤＲＡＭ９にセルフリフレッシュ動作が指示される。また、リブート信号ｒｅｑ＿ｒｅｂｏｏｔに応じて信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎもＬＯＷとなる（４）。すると、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎ，信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ，信号ｒｓｔ＿ｃｐｕ＿ｎが順次ＬＯＷとなって、監視ブロック３５，リセットコントローラ３７，ＣＰＵ３１が順次リセットされる。
【解決手段】＋２４Ｖの電源電圧が低下すると、検出信号ｓｄｂｋｕｐｎがＨＩＧＨとなり（１）、それに応じてリブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨとなる（２）。すると、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈがＨＩＧＨとなり（３）、ＳＤＲＡＭコントローラ３３を介してＳＤＲＡＭ９にセルフリフレッシュ動作が指示される。また、リブート信号ｒｅｑ＿ｒｅｂｏｏｔに応じて信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎもＬＯＷとなる（４）。すると、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎ，信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ，信号ｒｓｔ＿ｃｐｕ＿ｎが順次ＬＯＷとなって、監視ブロック３５，リセットコントローラ３７，ＣＰＵ３１が順次リセットされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを制御するメモリ制御装置に関し、詳しくは、セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置に関する。
【背景技術】
【０００２】
従来より、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のメモリは、メモリセルの構成上、リフレッシュ動作を必要としている。また、省電力モードなどメモリの読み書きが行われないときは、セルフリフレッシュと呼ばれるリフレッシュモードで記憶内容を保持している。また、この種のメモリを制御するメモリ制御装置としては、パワーダウン信号によって省電力モードが設定されたときに、ＳＤＲＡＭに対してセルフリフレッシュ動作を指示し、続いてＣＰＵ等への電源供給を停止するものも提案されている（例えば、特許文献１参照）。
【０００３】
この場合、ＣＰＵ等への電源供給が停止されることでそのＣＰＵ等によるＳＤＲＡＭへのアクセスも停止される省電力モードの設定時には、ＳＤＲＡＭに対してセルフリフレッシュ動作が指示されるので、低電力で記憶内容を保持することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１では、省電力モードの設定時にＣＰＵの処理を介してＳＤＲＡＭにセルフリフレッシュ動作を指示している。その場合、異常等によって電源の電圧の低下がＣＰＵに伝達されると、ＣＰＵがＳＤＲＡＭ等にアクセスして割り込み処理を行うことによって、ＣＰＵがＳＤＲＡＭにセルフリフレッシュ動作を指示する。
【０００６】
そのＣＰＵが割り込み処理に要する時間が、電源の電圧がＣＰＵを駆動するのに必要な電圧まで低下するまでの時間より長い場合、ＣＰＵがＳＤＲＡＭにセルフリフレッシュ動作を指示することができず、ＳＤＲＡＭは記憶内容を保持することができない。
【０００７】
そこで、本発明は、セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置において、電源の電圧が低下した場合でも、メモリの記憶内容を正確に保持することを目的としてなされた。
【課題を解決するための手段】
【０００８】
上記目的を達するためになされた本発明は、セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置であって、電源から一定値の駆動電圧を生成する駆動電圧生成部と、上記駆動電圧生成部によって生成された駆動電圧によって駆動され、上記メモリにアクセス可能なＣＰＵと、上記駆動電圧生成部が上記電源から上記一定値の駆動電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の誤差範囲における最低電圧未満である閾値が設定され、その設定された閾値未満の上記電源の電圧を検出したときに検出信号を出力する電源電圧検出部と、上記電源電圧検出部が上記検出信号を出力したとき、上記メモリにセルフリフレッシュ動作を指示するリフレッシュ信号と上記ＣＰＵに停止を指示する停止信号とを出力する制御部と、を備えたことを特徴としている。
【０００９】
このように構成された本発明のメモリ制御装置では、駆動電圧生成部は、電源から一定値の駆動電圧を生成し、その駆動電圧によって、メモリにアクセス可能なＣＰＵが駆動される。また、電源電圧検出部は、上記電源の電圧が所定の閾値未満となったときに検出信号を出力する。なお、上記閾値は、上記駆動電圧生成部がその電源から上記一定値の駆動電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の誤差変動範囲における最低電圧未満である閾値が設定される。そして、制御部は、上記電源電圧検出部が上記検出信号を出力したとき、上記メモリにセルフリフレッシュ動作を指示するリフレッシュ信号と上記ＣＰＵに停止を指示する停止信号とを出力する。
【００１０】
このように、本発明では、電源の電圧が上記閾値未満となったときに、上記制御部を介して、上記メモリにセルフリフレッシュ動作を指示すると共に上記ＣＰＵを停止することができる。また、この制御部は、上記メモリにアクセス可能な上記ＣＰＵとは独立している。このため、本発明のメモリ制御装置では、電源の電圧が上記閾値未満に低下した場合でも、ＳＤＲＡＭに対してセルフリフレッシュ動作を指示することによって上記メモリの記憶内容を正確に保持することができ、かつ、上記ＣＰＵを停止する停止信号を出力することによって、ＣＰＵが上記メモリにアクセスすることによる誤動作を防止することができる。
【００１１】
なお、上記制御部は、上記電源電圧検出部が上記検出信号を一定期間出力したとき、リブート信号を出力する監視部と、上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号及び上記停止信号を出力するリセットコントローラ部と、を備えてもよい。この場合、上記電源電圧検出部が上記検出信号を一定期間出力したとき、監視部がリブート信号を出力し、それに応じてリセットコントローラ部が上記リフレッシュ信号及び上記停止信号を出力する。このため、何らかのエラーやノイズにより上記検出信号が一時的に出力された場合には、上記リフレッシュ信号及び上記停止信号が出力されず、当該メモリ制御装置による制御の安定性を確保することができる。
【００１２】
そして、その場合、上記リセットコントローラ部は、上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号と上記監視部をリセットする監視部リセット信号とを出力し、上記監視部は、上記リセットコントローラ部が上記監視部リセット信号を出力したとき、上記リセットコントローラ部をリセットするコントローラリセット信号を出力し、かつ、自身を初期化して停止し、上記リセットコントローラ部は、上記監視部が上記コントローラリセット信号を出力したとき、上記停止信号を出力し、かつ、自身を初期化して停止してもよい。
【００１３】
この場合、上記検出信号が一定期間出力されて上記監視部が上記リブート信号を出力したとき、上記リセットコントローラ部は、上記リフレッシュ信号と、上記監視部をリセットする監視部リセット信号とを出力する。すると、上記監視部は、その監視部リセット信号に応じて、上記リセットコントローラ部をリセットするコントローラリセット信号を出力し、かつ、自身を初期化して停止する。このため、上記リブート信号の出力時には、前述のリフレッシュ信号が出力されるのは勿論のこと、上記監視部は初期化された状態で停止することになる。また、上記監視部が上記コントローラリセット信号を出力したとき、上記リセットコントローラ部は、上記停止信号を出力し、かつ、自身を初期化して停止する。このため、上記リブート信号の出力時には、前述の停止信号が出力されるのは勿論のこと、上記リセットコントローラ部は初期化された状態で停止することになる。
【００１４】
従って、上記リブート信号が出力されて、上記セルフリフレッシュ動作及び上記ＣＰＵの停止がなされた後、当該メモリ制御装置が再起動されるときは、上記監視部及び上記リセットコントローラ部は初期化された状態から再起動される。よって、その再起動時の処理を一層円滑に実行することができる。また、上記駆動電圧生成部は、ＤＣ／ＤＣコンバータで構成されてもよい。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用したメモリ制御装置の構成を概略的に表すブロック図である。
【図２】そのメモリ制御装置の電源電圧低下時の動作を表す図で、（Ａ）は電源電圧の変化を例示する説明図、（Ｂ）は各信号の変化を例示するタイムチャートである。
【発明を実施するための形態】
【００１６】
［メモリ制御装置の構成］
次に、本発明の実施の形態を図面と共に説明する。図１は、本発明が適用されたメモリ制御装置１の構成を概略的に表すブロック図である。なお、本発明が適用されたメモリ制御装置１は、例えば、電子写真方式等で用紙等に画像を形成する画像形成装置に使用されるメモリを制御するのに用いられる。
【００１７】
図１に示すように、本実施の形態のメモリ制御装置１はＡＳＩＣ３を中心に構成されており、そのＡＳＩＣ３には、＋２４Ｖの直流電源（電源の一例）からＤＣ／ＤＣコンバータ５（駆動電圧生成部の一例）によって生成された駆動電圧の一例としての＋３．３Ｖの直流電圧が供給されている。なお、上記＋２４Ｖの直流電源は、商用交流電源から整流されて生成されたものであってもよく、その＋２４Ｖの電圧は、上述した画像形成装置のプリンタエンジン等（図示省略）の駆動電圧として供給されてもよい。
【００１８】
また、上記＋２４Ｖの電源には、電源電圧検出回路７（電源電圧検出部の一例）が接続されており、次のような検出信号ｓｄｂｋｕｐｎをＡＳＩＣ３に入力している。すなわち、図２（Ａ），（Ｂ）に示すように、検出信号ｓｄｂｋｕｐｎは、上記電源の電圧が予め設定された所定の閾値ＶＴＨよりも高いときはＨＩＧＨ、上記電源の電圧がその閾値ＶＴＨよりも低いときはＬＯＷとなる信号である。ここで、上記閾値ＶＴＨは、上記電源からＤＣ／ＤＣコンバータ５が＋３．３Ｖの直流電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の通常の変動範囲の最低電圧であるＶＭ未満の値に設定されている。
【００１９】
画像形成装置の場合、プリンタエンジンが画像形成するのに必要な電圧が２４Ｖであり、その電圧を基にメモリ制御装置１が動作している。メモリ制御装置１は、クロック信号に従い動作し、そのクロック信号が変わる瞬間に多くの論理回路が動作する為に、電源は瞬間的に多くの電流をメモリ制御装置１に供給する必要がある。それが電源の電圧変動が生じる原因であって、その変動の範囲が電源の電圧の誤差範囲である。
【００２０】
また、ＡＳＩＣ３には、セルフリフレッシュ機能を有し、上記電源とは独立した二次電源から＋３．３Ｖの直流電圧を印加されたメモリの一例としてのＳＤＲＡＭ９が接続される。ＡＳＩＣ３に内蔵されたＣＰＵ３１は、同じくＡＳＩＣ３に内蔵されたＳＤＲＡＭコントローラ（ＳＤＲＡＭＣＴＬ）３３を介してＳＤＲＡＭ９にアクセス可能に構成されている。ＳＤＲＡＭ９は、ＣＰＵ３１から読み書きされた内容を記憶しているが、ＳＤＲＡＭのメモリセルの構造上、リフレッシュ動作を必要としている。省電力モードでは、ＳＤＲＡＭ９は、ＳＤＲＡＭコントローラ３３からセルフリフレッシュ制御信号を受信すると、二次電源から供給される電圧によって電荷を補充し、記憶内容を保持する。ＳＤＲＡＭ９がセルフリフレッシュ状態であると、ＣＰＵ３１は、ＳＤＲＡＭ９にアクセスすることができず、記憶内容を読み書きすることができない。
【００２１】
更に、ＡＳＩＣ３は、リセット，ＳＤＢＫＵＰＮ監視ブロック（監視部の一例：以下単に監視ブロックという）３５と、リセットコントローラ３７（リセットコントローラ部の一例）とを備えている。なお、監視ブロック３５とリセットコントローラ３７とはいずれも論理回路によって構成され、両者で制御部の一例に相当する。
【００２２】
また、ＤＣ／ＤＣコンバータ５によって生成された＋３．３Ｖの直流電圧は、リセットＩＣ４１にも入力されている。リセットＩＣ４１は信号ｏｕｔｐｕｔ＿ｒｓｔｉｃを出力しており、その信号ｏｕｔｐｕｔ＿ｒｓｔｉｃは、電源投入後、リセットＩＣ４１への入力電圧が３．３Ｖを超えると所定の遅延時間の後にＨＩＧＨとなる。そして、この信号ｏｕｔｐｕｔ＿ｒｓｔｉｃは、リセットコントローラ３７が出力する後述の信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎと共に、負論理の論理和であるＡＮＤ４３に入力されている。
【００２３】
このＡＮＤ４３の出力は、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎとして、前述の電源電圧検出回路７が出力する検出信号ｓｄｂｋｕｐｎと共に監視ブロック３５に入力されている。なお、この信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎは、監視ブロック３５に対するＬＯＷアクティブのリセット信号でもある。そして、監視ブロック３５は、検出信号ｓｄｂｋｕｐｎに基づいてリブート信号ｒｅｑ＿ｒｅｂｏｏｔを、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎに基づいて、信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ（コントローラリセット信号の一例）をそれぞれリセットコントローラ３７へ出力する。すなわち、リブート信号ｒｅｑ＿ｒｅｂｏｏｔは、検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなると一定期間ＨＩＧＨとなる信号である。また、信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎは、リセットコントローラ３７をリセットするためのＬＯＷアクティブの信号であって、検出信号ｓｄｂｋｕｐｎ及び信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎが共にＬＯＷであるとＬＯＷとなり、他の場合はＨＩＧＨとなる。
【００２４】
リセットコントローラ３７は、リブート信号ｒｅｑ＿ｒｅｂｏｏｔ及び信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎに基づいて、次のような信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎ（監視部リセット信号の一例），信号ｓｅｌｆ＿ｒｅｆｌｅｓｈ（リフレッシュ信号の一例）を出力する。すなわち、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎは、前述のＡＮＤ４３に入力されるＬＯＷアクティブの再起動用リセット信号である。リブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨになると信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎは、ＬＯＷとなる。信号ｓｅｌｆ＿ｒｅｆｌｅｓｈは、ＳＤＲＡＭコントローラ３３へ入力されるセルフリフレッシュ制御信号である。リブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨになると、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈは、一定期間ＨＩＧＨとなる。更に、リセットコントローラ３７は、自身がリセット状態となるとＬＯＷとなる信号ｒｓｔ＿ｃｐｕ＿ｎ（停止信号の一例）をＣＰＵ３１に入力している。この信号ｒｓｔ＿ｃｐｕ＿ｎは、ＣＰＵ３１に対するＬＯＷで有効となるＣＰＵ３１を初期化するＬＯＷアクティブのリセット信号である。
【００２５】
［メモリ制御装置の動作］
次に、このメモリ制御装置１の動作を、電源の遮断若しくはなんらかの異常で電源の電圧が低下した場合を例にとって説明する。図２（Ａ）は、その場合の電源の電圧の変化を例示する説明図であり、図２（Ｂ）は、その場合の上記各信号の変化を例示するタイムチャートである。
【００２６】
図２（Ａ），（Ｂ）に示すように、電源の電圧（供給電圧）が＋２４Ｖに維持されているときは、検出信号ｓｄｂｋｕｐｎ，信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎ，信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎ，信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ，信号ｒｓｔ＿ｃｐｕ＿ｎ，信号ｏｕｔｐｕｔ＿ｒｓｔｉｃはＨＩＧＨとされ、リブート信号ｒｅｑ＿ｒｅｂｏｏｔ，信号ｓｅｌｆ＿ｒｅｆｌｅｓｈはＬＯＷとされる。また、このとき、ＣＰＵ３１は動作しており、ＣＰＵ３１は、ＳＤＲＡＭ９にアクセス可能である。
【００２７】
そして、電源の電圧が低下して閾値ＶＴＨを下回ると、検出信号ｓｄｂｋｕｐｎがＬＯＷとなる（１）。そして、検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなると、リブート信号ｒｅｑ＿ｒｅｂｏｏｔが一定期間ＨＩＧＨとなる（２）。なお、（１）〜（２）に至る一定期間は数ｍｓｅｃ程度の時間である（図２（Ｂ）参照）。
【００２８】
すると、そのリブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨになることにより、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈが一定期間ＨＩＧＨとなる（３）。こうして、セルフリフレッシュ制御信号としてＳＤＲＡＭコントローラ３３へ入力されている信号ｓｅｌｆ＿ｒｅｆｌｅｓｈがＨＩＧＨとなると、ＳＤＲＡＭ９にセルフリフレッシュ動作が指示され、ＳＤＲＡＭ９はセルフリフレッシュ状態となってＣＰＵ３１はアクセス不可となる。
【００２９】
また、前述のようにリブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨとされると、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎもＬＯＷとなる（４）。すると、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎがＬＯＷとなり（５）、監視ブロック３５がリセットされ、リセットコントローラ３７をリセットするための信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ（ＬＯＷアクティブ）もＬＯＷとなる（６）。この結果、リセットコントローラ３７もリセットされ、ＣＰＵ３１をリセットするための信号ｒｓｔ＿ｃｐｕ＿ｎ（ＬＯＷアクティブ）もＬＯＷとなる（７）。このため、ＣＰＵ３１は、それまでの動作状態からリセット状態へと移行する。
【００３０】
また、このようにリセットコントローラ３７がリセットされることによって、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎは初期状態であるＨＩＧＨとなり（７）、それに応じて信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎも初期状態であるＨＩＧＨとなる（８）。そして、更に電源の電圧が低下して、ＶＤＣを下回ると、ＤＣ／ＤＣコンバータ５でＡＳＩＣ３を駆動する＋３．３Ｖの電圧が生成できなくなるので、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎ，信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎと共に、信号ｏｕｔｐｕｔ＿ｒｓｔｉｃもＬＯＷとなる。
【００３１】
［本実施の形態の効果及びその変形例］
このように、本実施の形態では、電源の電圧が閾値ＶＴＨ未満となったときに、ＳＤＲＡＭ９がセルフリフレッシュを行い、ＣＰＵ３１がリセット（初期化）されて停止することができる。また、そのような処理を行う監視ブロック３５，リセットコントローラ３７は、ＳＤＲＡＭ９にアクセス可能なＣＰＵ３１とは独立している。このため、本実施の形態のメモリ制御装置１では、電源の電圧が閾値ＶＴＨ未満に低下した場合、ＳＤＲＡＭ９がセルフリフレッシュ状態となり、そのＳＤＲＡＭ９の記憶内容を正確に保持することができる。
【００３２】
また、ＣＰＵ３１自身がＳＤＲＡＭ９に対してセルフリフレッシュ状態となるように指示したのではなく、電源電圧検出回路７が出力する検出信号ｓｄｂｋｕｐｎに基づいてＳＤＲＡＭ９がセルフリフレッシュ状態になる。本実施の形態では、ＣＰＵ３１がセルフリフレッシュ中のＳＤＲＡＭ９にアクセスすることによる誤動作を防止するために、ＳＤＲＡＭ９はセルフリフレッシュ動作を行い、かつ、ＣＰＵ３１がリセット（初期化）され停止する。
【００３３】
しかも、上記セルフリフレッシュ動作及びＣＰＵ３１のリセットは、電源の電圧が閾値ＶＴＨ未満となったときにＬＯＷとなる検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなったときに実行される。このため、何らかのエラーやノイズにより検出信号ｓｄｂｋｕｐｎが一時的にＬＯＷとなった場合には、上記セルフリフレッシュ動作及びＣＰＵ３１の停止がなされず、当該メモリ制御装置１による制御の安定性を確保することができる。
【００３４】
また、検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなってリブート信号ｒｅｑ＿ｒｅｂｏｏｔが出力されたときは、前述のセルフリフレッシュ動作やＣＰＵ３１のリセットが実行されるのは勿論のこと、監視ブロック３５，リセットコントローラ３７もリセット（初期化）された状態で停止することになる。従って、リブート信号ｒｅｑ＿ｒｅｂｏｏｔが出力されて、上記セルフリフレッシュ動作及びＣＰＵ３１のリセットがなされた後、当該メモリ制御装置１が再起動されるときは、監視ブロック３５，リセットコントローラ３７は初期化された状態から再起動される。よって、その再起動時の処理を一層円滑に実行することができる。
【００３５】
なお、本発明は上記実施の形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、上記駆動電圧生成部は、必ずしもＤＣ／ＤＣコンバータで構成される必要はなく、レギュレータ等を用いて構成されてもよい。また、監視ブロック３５，リセットコントローラ３７は一体の素子として構成されてもよい。但し、上記実施の形態のように、監視ブロック３５，リセットコントローラ３７を別体の素子で構成し、それらをリセットするための信号を互いに出力し合う場合、前述のように各部が初期化された状態から再起動されるようにして処理を円滑にするといった効果が一層確実に得られる。
【符号の説明】
【００３６】
１…メモリ制御装置 ３…ＡＳＩＣ
５…ＤＣ／ＤＣコンバータ ７…電源電圧検出回路
９…ＳＤＲＡＭ ３３…ＳＤＲＡＭコントローラ
３５…リセット，ＳＤＢＫＵＰＮ監視ブロック ３７…リセットコントローラ
４１…リセットＩＣ ４３…ＡＮＤ
３１…ＣＰＵ
【技術分野】
【０００１】
本発明は、メモリを制御するメモリ制御装置に関し、詳しくは、セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置に関する。
【背景技術】
【０００２】
従来より、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のメモリは、メモリセルの構成上、リフレッシュ動作を必要としている。また、省電力モードなどメモリの読み書きが行われないときは、セルフリフレッシュと呼ばれるリフレッシュモードで記憶内容を保持している。また、この種のメモリを制御するメモリ制御装置としては、パワーダウン信号によって省電力モードが設定されたときに、ＳＤＲＡＭに対してセルフリフレッシュ動作を指示し、続いてＣＰＵ等への電源供給を停止するものも提案されている（例えば、特許文献１参照）。
【０００３】
この場合、ＣＰＵ等への電源供給が停止されることでそのＣＰＵ等によるＳＤＲＡＭへのアクセスも停止される省電力モードの設定時には、ＳＤＲＡＭに対してセルフリフレッシュ動作が指示されるので、低電力で記憶内容を保持することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１では、省電力モードの設定時にＣＰＵの処理を介してＳＤＲＡＭにセルフリフレッシュ動作を指示している。その場合、異常等によって電源の電圧の低下がＣＰＵに伝達されると、ＣＰＵがＳＤＲＡＭ等にアクセスして割り込み処理を行うことによって、ＣＰＵがＳＤＲＡＭにセルフリフレッシュ動作を指示する。
【０００６】
そのＣＰＵが割り込み処理に要する時間が、電源の電圧がＣＰＵを駆動するのに必要な電圧まで低下するまでの時間より長い場合、ＣＰＵがＳＤＲＡＭにセルフリフレッシュ動作を指示することができず、ＳＤＲＡＭは記憶内容を保持することができない。
【０００７】
そこで、本発明は、セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置において、電源の電圧が低下した場合でも、メモリの記憶内容を正確に保持することを目的としてなされた。
【課題を解決するための手段】
【０００８】
上記目的を達するためになされた本発明は、セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置であって、電源から一定値の駆動電圧を生成する駆動電圧生成部と、上記駆動電圧生成部によって生成された駆動電圧によって駆動され、上記メモリにアクセス可能なＣＰＵと、上記駆動電圧生成部が上記電源から上記一定値の駆動電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の誤差範囲における最低電圧未満である閾値が設定され、その設定された閾値未満の上記電源の電圧を検出したときに検出信号を出力する電源電圧検出部と、上記電源電圧検出部が上記検出信号を出力したとき、上記メモリにセルフリフレッシュ動作を指示するリフレッシュ信号と上記ＣＰＵに停止を指示する停止信号とを出力する制御部と、を備えたことを特徴としている。
【０００９】
このように構成された本発明のメモリ制御装置では、駆動電圧生成部は、電源から一定値の駆動電圧を生成し、その駆動電圧によって、メモリにアクセス可能なＣＰＵが駆動される。また、電源電圧検出部は、上記電源の電圧が所定の閾値未満となったときに検出信号を出力する。なお、上記閾値は、上記駆動電圧生成部がその電源から上記一定値の駆動電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の誤差変動範囲における最低電圧未満である閾値が設定される。そして、制御部は、上記電源電圧検出部が上記検出信号を出力したとき、上記メモリにセルフリフレッシュ動作を指示するリフレッシュ信号と上記ＣＰＵに停止を指示する停止信号とを出力する。
【００１０】
このように、本発明では、電源の電圧が上記閾値未満となったときに、上記制御部を介して、上記メモリにセルフリフレッシュ動作を指示すると共に上記ＣＰＵを停止することができる。また、この制御部は、上記メモリにアクセス可能な上記ＣＰＵとは独立している。このため、本発明のメモリ制御装置では、電源の電圧が上記閾値未満に低下した場合でも、ＳＤＲＡＭに対してセルフリフレッシュ動作を指示することによって上記メモリの記憶内容を正確に保持することができ、かつ、上記ＣＰＵを停止する停止信号を出力することによって、ＣＰＵが上記メモリにアクセスすることによる誤動作を防止することができる。
【００１１】
なお、上記制御部は、上記電源電圧検出部が上記検出信号を一定期間出力したとき、リブート信号を出力する監視部と、上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号及び上記停止信号を出力するリセットコントローラ部と、を備えてもよい。この場合、上記電源電圧検出部が上記検出信号を一定期間出力したとき、監視部がリブート信号を出力し、それに応じてリセットコントローラ部が上記リフレッシュ信号及び上記停止信号を出力する。このため、何らかのエラーやノイズにより上記検出信号が一時的に出力された場合には、上記リフレッシュ信号及び上記停止信号が出力されず、当該メモリ制御装置による制御の安定性を確保することができる。
【００１２】
そして、その場合、上記リセットコントローラ部は、上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号と上記監視部をリセットする監視部リセット信号とを出力し、上記監視部は、上記リセットコントローラ部が上記監視部リセット信号を出力したとき、上記リセットコントローラ部をリセットするコントローラリセット信号を出力し、かつ、自身を初期化して停止し、上記リセットコントローラ部は、上記監視部が上記コントローラリセット信号を出力したとき、上記停止信号を出力し、かつ、自身を初期化して停止してもよい。
【００１３】
この場合、上記検出信号が一定期間出力されて上記監視部が上記リブート信号を出力したとき、上記リセットコントローラ部は、上記リフレッシュ信号と、上記監視部をリセットする監視部リセット信号とを出力する。すると、上記監視部は、その監視部リセット信号に応じて、上記リセットコントローラ部をリセットするコントローラリセット信号を出力し、かつ、自身を初期化して停止する。このため、上記リブート信号の出力時には、前述のリフレッシュ信号が出力されるのは勿論のこと、上記監視部は初期化された状態で停止することになる。また、上記監視部が上記コントローラリセット信号を出力したとき、上記リセットコントローラ部は、上記停止信号を出力し、かつ、自身を初期化して停止する。このため、上記リブート信号の出力時には、前述の停止信号が出力されるのは勿論のこと、上記リセットコントローラ部は初期化された状態で停止することになる。
【００１４】
従って、上記リブート信号が出力されて、上記セルフリフレッシュ動作及び上記ＣＰＵの停止がなされた後、当該メモリ制御装置が再起動されるときは、上記監視部及び上記リセットコントローラ部は初期化された状態から再起動される。よって、その再起動時の処理を一層円滑に実行することができる。また、上記駆動電圧生成部は、ＤＣ／ＤＣコンバータで構成されてもよい。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用したメモリ制御装置の構成を概略的に表すブロック図である。
【図２】そのメモリ制御装置の電源電圧低下時の動作を表す図で、（Ａ）は電源電圧の変化を例示する説明図、（Ｂ）は各信号の変化を例示するタイムチャートである。
【発明を実施するための形態】
【００１６】
［メモリ制御装置の構成］
次に、本発明の実施の形態を図面と共に説明する。図１は、本発明が適用されたメモリ制御装置１の構成を概略的に表すブロック図である。なお、本発明が適用されたメモリ制御装置１は、例えば、電子写真方式等で用紙等に画像を形成する画像形成装置に使用されるメモリを制御するのに用いられる。
【００１７】
図１に示すように、本実施の形態のメモリ制御装置１はＡＳＩＣ３を中心に構成されており、そのＡＳＩＣ３には、＋２４Ｖの直流電源（電源の一例）からＤＣ／ＤＣコンバータ５（駆動電圧生成部の一例）によって生成された駆動電圧の一例としての＋３．３Ｖの直流電圧が供給されている。なお、上記＋２４Ｖの直流電源は、商用交流電源から整流されて生成されたものであってもよく、その＋２４Ｖの電圧は、上述した画像形成装置のプリンタエンジン等（図示省略）の駆動電圧として供給されてもよい。
【００１８】
また、上記＋２４Ｖの電源には、電源電圧検出回路７（電源電圧検出部の一例）が接続されており、次のような検出信号ｓｄｂｋｕｐｎをＡＳＩＣ３に入力している。すなわち、図２（Ａ），（Ｂ）に示すように、検出信号ｓｄｂｋｕｐｎは、上記電源の電圧が予め設定された所定の閾値ＶＴＨよりも高いときはＨＩＧＨ、上記電源の電圧がその閾値ＶＴＨよりも低いときはＬＯＷとなる信号である。ここで、上記閾値ＶＴＨは、上記電源からＤＣ／ＤＣコンバータ５が＋３．３Ｖの直流電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の通常の変動範囲の最低電圧であるＶＭ未満の値に設定されている。
【００１９】
画像形成装置の場合、プリンタエンジンが画像形成するのに必要な電圧が２４Ｖであり、その電圧を基にメモリ制御装置１が動作している。メモリ制御装置１は、クロック信号に従い動作し、そのクロック信号が変わる瞬間に多くの論理回路が動作する為に、電源は瞬間的に多くの電流をメモリ制御装置１に供給する必要がある。それが電源の電圧変動が生じる原因であって、その変動の範囲が電源の電圧の誤差範囲である。
【００２０】
また、ＡＳＩＣ３には、セルフリフレッシュ機能を有し、上記電源とは独立した二次電源から＋３．３Ｖの直流電圧を印加されたメモリの一例としてのＳＤＲＡＭ９が接続される。ＡＳＩＣ３に内蔵されたＣＰＵ３１は、同じくＡＳＩＣ３に内蔵されたＳＤＲＡＭコントローラ（ＳＤＲＡＭＣＴＬ）３３を介してＳＤＲＡＭ９にアクセス可能に構成されている。ＳＤＲＡＭ９は、ＣＰＵ３１から読み書きされた内容を記憶しているが、ＳＤＲＡＭのメモリセルの構造上、リフレッシュ動作を必要としている。省電力モードでは、ＳＤＲＡＭ９は、ＳＤＲＡＭコントローラ３３からセルフリフレッシュ制御信号を受信すると、二次電源から供給される電圧によって電荷を補充し、記憶内容を保持する。ＳＤＲＡＭ９がセルフリフレッシュ状態であると、ＣＰＵ３１は、ＳＤＲＡＭ９にアクセスすることができず、記憶内容を読み書きすることができない。
【００２１】
更に、ＡＳＩＣ３は、リセット，ＳＤＢＫＵＰＮ監視ブロック（監視部の一例：以下単に監視ブロックという）３５と、リセットコントローラ３７（リセットコントローラ部の一例）とを備えている。なお、監視ブロック３５とリセットコントローラ３７とはいずれも論理回路によって構成され、両者で制御部の一例に相当する。
【００２２】
また、ＤＣ／ＤＣコンバータ５によって生成された＋３．３Ｖの直流電圧は、リセットＩＣ４１にも入力されている。リセットＩＣ４１は信号ｏｕｔｐｕｔ＿ｒｓｔｉｃを出力しており、その信号ｏｕｔｐｕｔ＿ｒｓｔｉｃは、電源投入後、リセットＩＣ４１への入力電圧が３．３Ｖを超えると所定の遅延時間の後にＨＩＧＨとなる。そして、この信号ｏｕｔｐｕｔ＿ｒｓｔｉｃは、リセットコントローラ３７が出力する後述の信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎと共に、負論理の論理和であるＡＮＤ４３に入力されている。
【００２３】
このＡＮＤ４３の出力は、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎとして、前述の電源電圧検出回路７が出力する検出信号ｓｄｂｋｕｐｎと共に監視ブロック３５に入力されている。なお、この信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎは、監視ブロック３５に対するＬＯＷアクティブのリセット信号でもある。そして、監視ブロック３５は、検出信号ｓｄｂｋｕｐｎに基づいてリブート信号ｒｅｑ＿ｒｅｂｏｏｔを、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎに基づいて、信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ（コントローラリセット信号の一例）をそれぞれリセットコントローラ３７へ出力する。すなわち、リブート信号ｒｅｑ＿ｒｅｂｏｏｔは、検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなると一定期間ＨＩＧＨとなる信号である。また、信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎは、リセットコントローラ３７をリセットするためのＬＯＷアクティブの信号であって、検出信号ｓｄｂｋｕｐｎ及び信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎが共にＬＯＷであるとＬＯＷとなり、他の場合はＨＩＧＨとなる。
【００２４】
リセットコントローラ３７は、リブート信号ｒｅｑ＿ｒｅｂｏｏｔ及び信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎに基づいて、次のような信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎ（監視部リセット信号の一例），信号ｓｅｌｆ＿ｒｅｆｌｅｓｈ（リフレッシュ信号の一例）を出力する。すなわち、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎは、前述のＡＮＤ４３に入力されるＬＯＷアクティブの再起動用リセット信号である。リブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨになると信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎは、ＬＯＷとなる。信号ｓｅｌｆ＿ｒｅｆｌｅｓｈは、ＳＤＲＡＭコントローラ３３へ入力されるセルフリフレッシュ制御信号である。リブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨになると、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈは、一定期間ＨＩＧＨとなる。更に、リセットコントローラ３７は、自身がリセット状態となるとＬＯＷとなる信号ｒｓｔ＿ｃｐｕ＿ｎ（停止信号の一例）をＣＰＵ３１に入力している。この信号ｒｓｔ＿ｃｐｕ＿ｎは、ＣＰＵ３１に対するＬＯＷで有効となるＣＰＵ３１を初期化するＬＯＷアクティブのリセット信号である。
【００２５】
［メモリ制御装置の動作］
次に、このメモリ制御装置１の動作を、電源の遮断若しくはなんらかの異常で電源の電圧が低下した場合を例にとって説明する。図２（Ａ）は、その場合の電源の電圧の変化を例示する説明図であり、図２（Ｂ）は、その場合の上記各信号の変化を例示するタイムチャートである。
【００２６】
図２（Ａ），（Ｂ）に示すように、電源の電圧（供給電圧）が＋２４Ｖに維持されているときは、検出信号ｓｄｂｋｕｐｎ，信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎ，信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎ，信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ，信号ｒｓｔ＿ｃｐｕ＿ｎ，信号ｏｕｔｐｕｔ＿ｒｓｔｉｃはＨＩＧＨとされ、リブート信号ｒｅｑ＿ｒｅｂｏｏｔ，信号ｓｅｌｆ＿ｒｅｆｌｅｓｈはＬＯＷとされる。また、このとき、ＣＰＵ３１は動作しており、ＣＰＵ３１は、ＳＤＲＡＭ９にアクセス可能である。
【００２７】
そして、電源の電圧が低下して閾値ＶＴＨを下回ると、検出信号ｓｄｂｋｕｐｎがＬＯＷとなる（１）。そして、検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなると、リブート信号ｒｅｑ＿ｒｅｂｏｏｔが一定期間ＨＩＧＨとなる（２）。なお、（１）〜（２）に至る一定期間は数ｍｓｅｃ程度の時間である（図２（Ｂ）参照）。
【００２８】
すると、そのリブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨになることにより、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈが一定期間ＨＩＧＨとなる（３）。こうして、セルフリフレッシュ制御信号としてＳＤＲＡＭコントローラ３３へ入力されている信号ｓｅｌｆ＿ｒｅｆｌｅｓｈがＨＩＧＨとなると、ＳＤＲＡＭ９にセルフリフレッシュ動作が指示され、ＳＤＲＡＭ９はセルフリフレッシュ状態となってＣＰＵ３１はアクセス不可となる。
【００２９】
また、前述のようにリブート信号ｒｅｑ＿ｒｅｂｏｏｔがＨＩＧＨとされると、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎもＬＯＷとなる（４）。すると、信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎがＬＯＷとなり（５）、監視ブロック３５がリセットされ、リセットコントローラ３７をリセットするための信号ｒｓｔ＿ｒｓｔｃｔｌ＿ｎ（ＬＯＷアクティブ）もＬＯＷとなる（６）。この結果、リセットコントローラ３７もリセットされ、ＣＰＵ３１をリセットするための信号ｒｓｔ＿ｃｐｕ＿ｎ（ＬＯＷアクティブ）もＬＯＷとなる（７）。このため、ＣＰＵ３１は、それまでの動作状態からリセット状態へと移行する。
【００３０】
また、このようにリセットコントローラ３７がリセットされることによって、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎは初期状態であるＨＩＧＨとなり（７）、それに応じて信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎも初期状態であるＨＩＧＨとなる（８）。そして、更に電源の電圧が低下して、ＶＤＣを下回ると、ＤＣ／ＤＣコンバータ５でＡＳＩＣ３を駆動する＋３．３Ｖの電圧が生成できなくなるので、信号ｒｅｂｏｏｔ＿ｏｕｔｐｕｔ＿ｎ，信号ｂ＿ｗａｔｃｈ＿ｉｎ＿ｎと共に、信号ｏｕｔｐｕｔ＿ｒｓｔｉｃもＬＯＷとなる。
【００３１】
［本実施の形態の効果及びその変形例］
このように、本実施の形態では、電源の電圧が閾値ＶＴＨ未満となったときに、ＳＤＲＡＭ９がセルフリフレッシュを行い、ＣＰＵ３１がリセット（初期化）されて停止することができる。また、そのような処理を行う監視ブロック３５，リセットコントローラ３７は、ＳＤＲＡＭ９にアクセス可能なＣＰＵ３１とは独立している。このため、本実施の形態のメモリ制御装置１では、電源の電圧が閾値ＶＴＨ未満に低下した場合、ＳＤＲＡＭ９がセルフリフレッシュ状態となり、そのＳＤＲＡＭ９の記憶内容を正確に保持することができる。
【００３２】
また、ＣＰＵ３１自身がＳＤＲＡＭ９に対してセルフリフレッシュ状態となるように指示したのではなく、電源電圧検出回路７が出力する検出信号ｓｄｂｋｕｐｎに基づいてＳＤＲＡＭ９がセルフリフレッシュ状態になる。本実施の形態では、ＣＰＵ３１がセルフリフレッシュ中のＳＤＲＡＭ９にアクセスすることによる誤動作を防止するために、ＳＤＲＡＭ９はセルフリフレッシュ動作を行い、かつ、ＣＰＵ３１がリセット（初期化）され停止する。
【００３３】
しかも、上記セルフリフレッシュ動作及びＣＰＵ３１のリセットは、電源の電圧が閾値ＶＴＨ未満となったときにＬＯＷとなる検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなったときに実行される。このため、何らかのエラーやノイズにより検出信号ｓｄｂｋｕｐｎが一時的にＬＯＷとなった場合には、上記セルフリフレッシュ動作及びＣＰＵ３１の停止がなされず、当該メモリ制御装置１による制御の安定性を確保することができる。
【００３４】
また、検出信号ｓｄｂｋｕｐｎが一定期間継続してＬＯＷとなってリブート信号ｒｅｑ＿ｒｅｂｏｏｔが出力されたときは、前述のセルフリフレッシュ動作やＣＰＵ３１のリセットが実行されるのは勿論のこと、監視ブロック３５，リセットコントローラ３７もリセット（初期化）された状態で停止することになる。従って、リブート信号ｒｅｑ＿ｒｅｂｏｏｔが出力されて、上記セルフリフレッシュ動作及びＣＰＵ３１のリセットがなされた後、当該メモリ制御装置１が再起動されるときは、監視ブロック３５，リセットコントローラ３７は初期化された状態から再起動される。よって、その再起動時の処理を一層円滑に実行することができる。
【００３５】
なお、本発明は上記実施の形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、上記駆動電圧生成部は、必ずしもＤＣ／ＤＣコンバータで構成される必要はなく、レギュレータ等を用いて構成されてもよい。また、監視ブロック３５，リセットコントローラ３７は一体の素子として構成されてもよい。但し、上記実施の形態のように、監視ブロック３５，リセットコントローラ３７を別体の素子で構成し、それらをリセットするための信号を互いに出力し合う場合、前述のように各部が初期化された状態から再起動されるようにして処理を円滑にするといった効果が一層確実に得られる。
【符号の説明】
【００３６】
１…メモリ制御装置 ３…ＡＳＩＣ
５…ＤＣ／ＤＣコンバータ ７…電源電圧検出回路
９…ＳＤＲＡＭ ３３…ＳＤＲＡＭコントローラ
３５…リセット，ＳＤＢＫＵＰＮ監視ブロック ３７…リセットコントローラ
４１…リセットＩＣ ４３…ＡＮＤ
３１…ＣＰＵ
【特許請求の範囲】
【請求項１】
セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置であって、
電源から一定値の駆動電圧を生成する駆動電圧生成部と、
上記駆動電圧生成部によって生成された駆動電圧によって駆動され、上記メモリにアクセス可能なＣＰＵと、
上記駆動電圧生成部が上記電源から上記一定値の駆動電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の誤差範囲における最低電圧未満である閾値が設定され、その設定された閾値未満の上記電源の電圧を検出したときに検出信号を出力する電源電圧検出部と、
上記電源電圧検出部が上記検出信号を出力したとき、上記メモリにセルフリフレッシュ動作を指示するリフレッシュ信号と上記ＣＰＵに停止を指示する停止信号とを出力する制御部と、
を備えたことを特徴とするメモリ制御装置。
【請求項２】
上記制御部は、上記電源電圧検出部が上記検出信号を一定期間出力したとき、リブート信号を出力する監視部と、
上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号及び上記停止信号を出力するリセットコントローラ部と、
を備えたことを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
上記リセットコントローラ部は、上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号と、上記監視部をリセットする監視部リセット信号とを出力し、
上記監視部は、上記リセットコントローラ部が上記監視部リセット信号を出力したとき、上記リセットコントローラ部をリセットするコントローラリセット信号を出力し、かつ、自身を初期化して停止し、
上記リセットコントローラ部は、上記監視部が上記コントローラリセット信号を出力したとき、上記停止信号を出力し、かつ、自身を初期化して停止することを特徴とする請求項２記載のメモリ制御装置。
【請求項４】
上記駆動電圧生成部は、ＤＣ／ＤＣコンバータで構成されていることを特徴とする請求項１〜３のいずれか１項に記載のメモリ制御装置。
【請求項１】
セルフリフレッシュ機能を有するメモリを制御するメモリ制御装置であって、
電源から一定値の駆動電圧を生成する駆動電圧生成部と、
上記駆動電圧生成部によって生成された駆動電圧によって駆動され、上記メモリにアクセス可能なＣＰＵと、
上記駆動電圧生成部が上記電源から上記一定値の駆動電圧を生成するのに必要な値以上であって、かつ、その電源の電圧の値の誤差範囲における最低電圧未満である閾値が設定され、その設定された閾値未満の上記電源の電圧を検出したときに検出信号を出力する電源電圧検出部と、
上記電源電圧検出部が上記検出信号を出力したとき、上記メモリにセルフリフレッシュ動作を指示するリフレッシュ信号と上記ＣＰＵに停止を指示する停止信号とを出力する制御部と、
を備えたことを特徴とするメモリ制御装置。
【請求項２】
上記制御部は、上記電源電圧検出部が上記検出信号を一定期間出力したとき、リブート信号を出力する監視部と、
上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号及び上記停止信号を出力するリセットコントローラ部と、
を備えたことを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
上記リセットコントローラ部は、上記監視部が上記リブート信号を出力したとき、上記リフレッシュ信号と、上記監視部をリセットする監視部リセット信号とを出力し、
上記監視部は、上記リセットコントローラ部が上記監視部リセット信号を出力したとき、上記リセットコントローラ部をリセットするコントローラリセット信号を出力し、かつ、自身を初期化して停止し、
上記リセットコントローラ部は、上記監視部が上記コントローラリセット信号を出力したとき、上記停止信号を出力し、かつ、自身を初期化して停止することを特徴とする請求項２記載のメモリ制御装置。
【請求項４】
上記駆動電圧生成部は、ＤＣ／ＤＣコンバータで構成されていることを特徴とする請求項１〜３のいずれか１項に記載のメモリ制御装置。
【図１】
【図２】
【図２】
【公開番号】特開２０１１−１８０７７０（Ｐ２０１１−１８０７７０Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４３２１８（Ｐ２０１０−４３２１８）
【出願日】平成２２年２月２６日（２０１０．２．２６）
【出願人】（０００００５２６７）ブラザー工業株式会社 (13,856)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年２月２６日（２０１０．２．２６）
【出願人】（０００００５２６７）ブラザー工業株式会社 (13,856)
【Ｆターム（参考）】
[ Back to top ]