メモリ装置
【課題】数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供する。
【解決手段】第1回路200と第2回路300とは分割して実装可能で、第1回路200は、読み出し・書き込み信号が第1レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、読み出し・書き込み信号が第2レベルのときアドレス信号で指定されたアドレスにデータを書き込むデータ記録回路210と、第2回路からの読み出しまたは書き込み指示を受けて、アドレス信号に応じてデータ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路230と、を含む。
【解決手段】第1回路200と第2回路300とは分割して実装可能で、第1回路200は、読み出し・書き込み信号が第1レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、読み出し・書き込み信号が第2レベルのときアドレス信号で指定されたアドレスにデータを書き込むデータ記録回路210と、第2回路からの読み出しまたは書き込み指示を受けて、アドレス信号に応じてデータ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路230と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、数十年以上の単位で記録データを長期的に保存し読み出し可能な長期保存型のメモリ装置に関するものである。
【背景技術】
【0002】
デジタルカメラやコンピュータ処理等の普及により、デジタルデータをメモリ等に記録し保存することが日常的に行われている。
現在では、不揮発性メモリであるフラッシュメモリを用いたメモリチップやCDR等の情報記録媒体が情報記録および長期保存用として用いられている。
【0003】
メモリチップにおいては、誤書き込み等を防止するために、情報を記録後に書き込み禁止にする等、情報を確実に保存するための技術が種々提案されている(たとえば特許文献1,2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2001-142783号公報
【特許文献2】特開平03-35386号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところが、メモリチップに記録した情報を、数十年以上の単位で記録データを長期的に保存する場合には、以下の不利益がある。
【0006】
長期保存メモリチップは時代の変遷とともに低速に見える。
長期保存メモリチップ本体に長期保存対策をすべて入れ込むとビット(bit)単価が高騰する。
長期保存メモリチップ本体のインタフェース仕様はすぐに陳腐化してしまう。
長期保存メモリのインタフェース仕様はできるだけバリエーションが少ないほど良いが、一般のフラッシュメモリなどのインタフェース仕様は時代とともに変遷し複数世代をまたいでのインタフェースの維持は困難なため、実質読み出せなくなる。
メモリカードは、メモリ本体以外に制御用LSIなどが組み込まれるためメモリ本体以外のコストがビット単価を押し上げている。
【0007】
また、ウイルス攻撃/人為ミスなどにより記録内容が変更されてしまうおそれが高い。
また、NANDフラッシュの場合は読み込み動作のときに弱い書き込みが行われるためデータ保持特性が劣化する。
【0008】
本発明は、数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供することにある。
【課題を解決するための手段】
【0009】
本発明の観点は、データを記録し保存するための第1回路と、上記第1回路の記録および再生のためのデータの転送制御が可能な第2回路と、を有し、上記第1回路と上記第2回路とは分割して実装可能で、上記第1回路は、読み出し・書き込み信号が第1レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第2レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、上記第2回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路と、を含む。
【発明の効果】
【0010】
本発明によれば、数十年以上の単位で記録データを長期的にかつ安定に保存でき、しかも保存データを確実に読み出しすることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態に係る長期保存メモリを採用したメモリ装置の構成例を示すブロック図である。
【図2】本実施形態に係るヒューズ制御の一例を示すフローチャートである。
【図3】本実施形態に係る高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例を示す回路図である。
【図4】本実施形態に係る領域単位書き込み制御回路の書き込みポインタによる制御処理手順を示すフローチャートである。
【図5】本実施形態に係る高速データ転送制御回路による転送継続処理を説明するためのフローチャートである。
【図6】複数の設計基準による設計同一チップ内において回路の複数の使用年数に応じた設計を行う例を概念的に示す図である。
【図7】本実施形態に係るチップ識別データを記録する手順の一例を示すフローチャートである。
【図8】本実施形態に係る高速データ転送制御回路のシリアル通信のフォーマット例を説明するための図である。
【図9】複数モジュールでの故障を回避する構成例を示す図である。
【図10】本実施形態に係るマーク図によりメモリ内に保存したデータのフォーマットを解析する例を説明するための図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.メモリ装置の全体構成
2.ヒューズ制御
3.書き込みポインタによる制御
4.転送継続処理
5.複数設計基準による設計
6.チップ識別データの記録
7.シリアル通信フォーマット
8.複数モジュールの故障回避
9.マーク図による解析
【0013】
<1.メモリ装置の全体構成>
図1は、本発明の実施形態に係る長期保存メモリを採用したメモリ装置の構成例を示すブロック図である。
【0014】
本メモリ装置10は、図1に示すように、第1回路基板20、たとえばメモリカードを形成する第2回路基板30、および第1回路基板20を着脱自在に接続可能なコネクタ40を有している。
【0015】
第1回路基板20は、データを記録し、記録データを数十年から100年の単位で長期的に保存するための第1回路200が実装されている。
第2回路基板30は、第1回路200の記録および再生のためのデータの転送制御が可能な第2回路300、およびコネクタ40が実装されている。
また、第2回路基板30は、電池50が実装可能である。
コネクタ40は、第1回路基板20が着脱自在に接続される。
すなわち、本実施形態においては、第1回路200と第2回路300とは、分割して実装可能に形成されている。
【0016】
図1において、DTはデータを、ADRはアドレスを、SDTはシリアルデータを、R/Wは読み出し信号または書き込み信号を、それぞれ示す。
【0017】
[第1回路200の構成要素]
第1回路200は、データ記録回路としての不揮発性メモリ(NVM)210、全体書き込み制御ヒューズ回路(WCFC)220、高速書き込み読み出し制御回路(HWRCTL)230、および長期信頼性読み出し制御回路(LRRCTL)240を有する。
第1回路200は、2:1セレクタ(SLC;以下、単にセレクタという)250、領域単位書き込み制御回路(AUWCTL)260、不揮発性レジスタ(NREG)270、およびコネクタ40に対して着脱自在に接続可能な接続部280を有する。
第1回路200は、書き込みと読み出しのアドレス(番地)を示すアドレス線LAD1,LAD2,LAD3,LAD4,LAD5を有する。
第1回路200は、書き込みと読み出しのデータを伝達するデータ線LDT1,LDT2,LDT3,LDT4,LDT5を有する。
第1回路200は、第2回路300を通して、読み出し時に第1レベルに設定され、書き込み時に第2レベルに設定される読み出し・書き込み線(R/W線)LRW1,LRW2,LRW3,LRW4を有する。
【0018】
[第2回路300の構成要素]
第2回路300は、高速データ転送制御回路(HDTRCTL)310、高速不揮発性メモリ(HNVM)320、および転送表示部(TRDSP)330を有する。
第2回路300は、書き込みと読み出しのアドレス(番地)を示すアドレス線LAD11,LAD12を有する。
第2回路300は、書き込みと読み出しのデータを伝達するデータ線LDT11,LDT12を有する。
第2回路300は、図示しない上位装置において、読み出し時に第1レベルに設定され、書き込み時に第2レベルに設定されるR/W線(読み出し・書き込み線)LRW11を有する。
第2回路300において、高速データ転送制御回路310の一側の入出力ポートとコネクタ40の所定端子との間に、アドレス線LAD11,LAD12、データ線LDT11,LDT12、およびR/W線LRW11が配線されている。
【0019】
本実施形態において、R/W線LRW1〜LRW4が読み出し時に設定される第1レベルはハイレベル(H)とし、R/W線LRW1〜LRW4が書き込み時に設定される第2レベルはローレベル(L)とする。
【0020】
不揮発性メモリ210は、データ入出力ポートP211、アドレス入力ポートP212、およびR/W信号入力ポートP213を有する。
全体書き込み制御ヒューズ回路220は、R/W信号入力ポートP221、R/S信号出力ポートP222、書き込み禁止信号入力ポートP223、および選択信号出力ポートP224を有する。
高速書き込み読み出し制御回路230は、第1データ入出力ポートP231、第2データ入出力ポートP232、アドレス入力ポートP233、アドレス出力ポートP234、および書き込み禁止信号出力ポートP235を有する。また、高速書き込み読み出し制御回路230は、領域単位書き込み制御回路260との制御信号系の入出力ポートP236を有する。
長期信頼性読み出し制御回路240は、第1データ入出力ポートP241、第2データ入出力ポートP242、アドレス入力ポートP243、およびアドレス出力ポートP244を有する。
セレクタ250は、第1データ入出力ポートP251、第2データ入出力ポートP252、第3データ入出力ポートP253、第1アドレス入力ポートP254、第2アドレス入力ポートP255、およびアドレス出力ポートP256を有する。セレクタ250は、R/W信号入力ポートP257、R/W信号出力ポートP258、および選択信号入力ポートP259を有する。
領域単位書き込み制御回路260は、アドレス入力ポートP261、R/W信号入力ポートP262、およびR/W信号出力ポートP263を有する。
領域単位書き込み制御回路260は、高速書き込み読み出し制御回路230との制御信号系の入出力ポートP264を有する。さらに、領域単位書き込み制御回路260は、不揮発性レジスタ270に対するデータの入出力ポートP265を有する。
接続部280は、入出力端子T1〜T5を含んで形成される。
【0021】
[第1回路200の配線接続]
第1回路200における各配線は以下のように接続されている。
不揮発性メモリ210のデータ入力ポートP211とセレクタ250の第3データ入出力ポートP253が、データ線LDT3により接続されている。
不揮発性メモリ210のアドレス入力ポートP212とセレクタ250のアドレス出力ポートP256が、アドレス線LAD3により接続されている。
不揮発性メモリ210のR/W信号入力ポートP213と全体書き込み制御ヒューズ回路220のR/W信号出力ポートP222が、R/W線LRW4により接続されている。
【0022】
全体書き込み制御ヒューズ回路220のR/W信号入力ポートP221がセレクタ250のR/W信号出力ポートP258に接続されている。
全体書き込み制御ヒューズ回路220の書き込み禁止信号入力ポートP223と高速書き込み読み出し制御回路230の書き込み禁止信号出力ポートP235が、書き込み禁止信号線LWSTPにより接続されている。
全体書き込み制御ヒューズ回路220の選択信号出力ポートP224とセレクタ250の選択信号入力ポートP259が、選択信号線LSELにより接続されている。
【0023】
高速書き込み読み出し制御回路230の第2回路側の第1データ入出力ポートP231と接続部280の対応する端子T1が、データ線LDT1により接続されている。
高速書き込み読み出し制御回路230のアドレス入力ポートP233と接続部280の対応する端子T2が、アドレス線LAD1により接続されている。
領域単位書き込み制御回路260のアドレス入力ポートP261と接続部280の端子T2が、アドレス線LAD1およびその分岐線LADB1により接続されている。
領域単位書き込み制御回路260のR/W信号入力ポートP262と接続部280の端子T3が、R/W線LRW1により接続されている。
長期信頼性読み出し制御回路240の第2回路側のデータ入出力ポートP241と接続部280の対応する端子T4が、データ線LDT4により接続されている。
長期信頼性読み出し制御回路240のアドレス入力ポートP243と接続部280の対応する端子T5が、アドレス線LAD4により接続されている。
【0024】
第1回路200の接続部280がコネクタ40に接続されると、データ線LDT1は接続部280の端子T1、コネクタ40の端子T41を介して第2回路300のデータ線LDT11に接続される。
第1回路200の接続部280がコネクタ40に接続されると、アドレス線LAD1は接続部280の端子T2、コネクタ40の端子T42を介して第2回路300のアドレス線LAD11に接続される。
第1回路200の接続部280がコネクタ40に接続されると、R/W線LRW1は接続部280の端子T3、コネクタ40の端子T43を介して第2回路300のR/W線LRW11に接続される。
第1回路200の接続部280がコネクタ40に接続されると、データ線LDT4は接続部280の端子T4、コネクタ40の端子T44を介して第2回路300のデータ線LDT12に接続される。
第1回路200の接続部280がコネクタ40に接続されると、アドレス線LAD4は接続部280の端子T5、コネクタ40の端子T45を介して第2回路300のアドレス線LAD12に接続される。
【0025】
高速書き込み読み出し制御回路230の第2データ入出力ポートP232とセレクタ250の第1データ入出力ポートP251が、データ線LDT2により接続されている。
高速書き込み読み出し制御回路230のアドレス出力ポートP234とセレクタ250の第1アドレス入力ポートP254が、アドレス線LAD2により接続されている。
領域単位書き込み制御回路260のR/W信号出力ポートP263とセレクタ250のR/W信号入力ポートP257が、R/W線LRW2により接続されている。
長期信頼性読み出し制御回路240のデータ入出力ポートP242とセレクタ250の第2データ入出力ポートP252が、データ線LDT5により接続されている。
長期信頼性読みだし制御回路240のアドレス出力ポートP244とセレクタ250の第2アドレス入力ポートP255が、アドレス線LAD5により接続されている。
【0026】
以上の構成を有する第1回路200は、接続部280をコネクタ40に接続し装着することにより、第2回路300と接続することが可能である。
第1回路200は、接続部280をコネクタ40との接続状態を解除することにより第2回路300と切り離すことが可能で、別の第1回路200の接続部280をコネクタ40に接続することにより、第2回路300と接続することが可能である。
【0027】
本実施形態のメモリ装置10は、データを記録し長期に保存するための第1回路200を、入れ替えることが可能である。
そして、本実施形態のメモリ装置10は、第1回路200および第2回路300における各構成要素が基本的に下記の機能を持つように形成される。
1)ウイルス攻撃/人為ミスなど防止のための書き込み制御機能(書き込みマスク機能)、
2)速度変換、長期保存メモリ本体の劣化防止のためのキャッシュ(Cache)および転送継続を行う機能、
3)信頼性基準の異なる設計回路の混載対応、
4)チップ識別データの書き込み、
の各機能を持たせて、記録データを安定して長期保存が可能となっている。
【0028】
以下、上記各種機能を含むメモリ装置10における第1回路200および第2回路300の各構成要素の具体的な構成および機能について具体的に説明する。
【0029】
[第1回路の各構成要素の機能]
まず、第1回路200の各構成要素の機能について説明する。
【0030】
不揮発性メモリ210は、たとえばフラッシュメモリにより形成される。フラッシュメモリは、NOR型やNAND型のものがあるが、NAND型フラッシュメモリの場合、読み出し動作のときに弱い書き込みが行われる可能性がある。
このため、本実施形態では、不揮発性メモリ210は、長期保存メモリとして機能させるために、NOR型フラッシュメモリにより形成される。
不揮発性メモリ210は、R/W線LRW4が第1レベル(本実施形態ではハイレベル)のときアドレス線LAD3で指定されたアドレスADRから記録データをデータ線LDT3に読み出す。
不揮発性メモリ210は、R/W線LRW4が第2レベルであるローレベルのときアドレス線LAD3で指定されたアドレスADRにデータ線LDT3を転送されたデータDTを書き込む。
【0031】
不揮発性メモリ210は、長期保存メモリとして機能させるために、後述するように、ゲート電極や配線が、金属ではなく耐腐食性の材料、たとえばポリシリコンにより形成される。
不揮発性メモリ210とともに長期保存系回路を形成するセレクタ250、長期信頼性読み出し回路240、全体書き込み制御ヒューズ回路220においても、トランジスタのゲート電極や配線が耐腐食性の材料、たとえばポリシリコンにより形成される。
同様に、データ線LDT3〜LDT5、アドレス線LAD3〜LAD5、およびR/W線LRW3、LRW4等は耐腐食性の材料、たとえばポリシリコンにより形成される。
【0032】
全体書き込み制御ヒューズ回路220は、書き込み禁止信号S230が非アクティブのたとえばローレベルの場合には、R/W線LRW3を供給されたハイレベルまたはローレベルでR/W線LRW4により不揮発性メモリ210に供給する。
全体書き込み制御ヒューズ回路220は、書き込み禁止信号S230がアクティブのたとえばハイレベルの場合には、R/W線LRW4のレベルをハイレベル(第1レベル)に固定し、不揮発性メモリ210へのデータの書き込みを禁止させる。
全体書き込み制御ヒューズ回路220は、ヒューズ回路を有しており、高速書き込み読み出し制御回路230の書き込み禁止信号S230に応じてヒューズ切断(溶断)の制御が行われる。
このヒューズ回路およびその制御については後で詳述する。
全体書き込み制御ヒューズ回路220は、R/W線LRW4のレベルをハイレベル(第1レベル)に固定した場合(たとえばヒューズを溶断した場合)には、選択信号S220をアクティブにしてセレクタ250に出力する。
また、全体書き込み制御ヒューズ回路220は、領域単位書き込み制御回路260によりR/W線LRW2,LRW3が書き込みを禁止するためにハイレベルに設定されている場合には、R/W線LRW4をハイレベルに設定する。
【0033】
高速書き込み読み出し制御回路230は、第2回路300からの読み出しまたは書き込み指示を受けて、アドレス線LAD1およびデータ線LDT1を介した不揮発性メモリ210に対するデータの書き込みおよび読み出し制御を行う。
高速書き込み読み出し制御回路230は、図1の構成においては、領域単位書き込み制御回路260を通して第2回路300からの読み出しまたは書き込み指示を受ける。
高速書き込み読み出し制御回路230は、所定のイベントの発生により不揮発性メモリ210の書き込みマスク処理を行う場合に、書き込み禁止信号S230をアクティブで全体書き込み制御ヒューズ回路220に供給する。
所定のイベントの発生とは、たとえば開始アドレスから書き込みを行い、このアドレスがあらかじめ設定したアドレスに達した場合、あるいは、メモリ取り出し指示があった場合等を指す。
また、イベントの発生は、書き込みポインタによる制御に応じて領域単位書き込み制御回路260によりその旨が報知された場合も含まれる。
この場合、書き込みアドレスはどのようなアドレスから開始してもよいし、カウントアップであってもカウントダウンであってもよいし、任意のアドレスが与えられてもよい。
領域単位書き込み制御回路260は、たとえばカウントアップ式にデータを保存する場合には、書き込まれたアドレスより下位のアドレスへの書き込みを禁止する。
高速書き込み読み出し制御回路230は、領域単位書き込み制御回路260を経由して不揮発性レジスタ270にアクセスすることができる。
これにより、高速書き込み読み出し制御回路230は、第2回路300の高速データ転送制御回路310からのアドレスADRとデータDTおよび領域単位書き込み制御回路260からのR/W信号により書き込みと読み出しが可能となっている。
【0034】
長期信頼性読み出し制御回路240は、全体書き込み制御ヒューズ回路220のR/W線のハイレベルへの肯定により書き込みが禁止された不揮発性メモリ210からの読み出データを、セレクタ250を介して受けて第2回路300に転送する。
長期信頼性読み出し制御回路240は、高速書き込み読み出し制御回路230のデータ線LDT1,LDT2、アドレス線LAD1、LAD2とは異なる、データ線LDT4,LDT5、アドレス線LAD4,LAD5を用いてデータの読み出しを行う。
【0035】
セレクタ250は、全体書き込み制御ヒューズ回路220による選択信号S220が非アクティブの場合、高速書き込み読み出し制御回路230を通して不揮発性メモリ210に対するデータの書き込みおよび読み出しを行う第1経路PT1を選択する。
セレクタ250は、全体書き込み制御ヒューズ回路220による選択信号S220がアクティブの場合、長期信頼性読み出し制御回路240を通して不揮発性メモリ210からのデータの読み出しを行う第2経路PT2を選択する。
本実施形態においては、セレクタ250は、選択信号S220がハイレベル(非アクティブ)の場合には第1経路PT1を選択し、ローレベル(アクティブ)の場合には第2経路PT2を選択する。
【0036】
領域単位書き込み制御回路260は、たとえばイベントの発生をカウントアップ式あるいはカウントダウン方式にデータを保存する場合には、書き込まれたアドレスより下位または上位のアドレスに達する場合とする。
そして、領域単位書き込み制御回路260は、書き込まれたアドレスより下位または上位のアドレスに達すると、書き込みを禁止するようにたとえば高速書き込み読み出し制御回路230に指示を出す。
領域単位書き込み制御回路260は、第2回路300側から入力されたアドレスADRに従い領域単位書き込み制御回路260から出力されるR/W信号が書き込みすなわちローレベルにならないように制御する。
換言すれば、領域単位書き込み制御回路260は、入力されたアドレスADRに従い領域単位書き込み制御回路260から出力されるR/W信号が伝搬されるR/W線LRW2が書き込みすなわちローレベルにならないように制御する。
【0037】
不揮発性レジスタ270は、高速書き込み読み出し制御回路230により領域単位書き込み制御回路260を経由してアクセスすることができる。
不揮発性レジスタ270は、たとえば第2回路300の高速データ転送制御回路310からのアドレスとデータが、領域単位書き込み制御回路260により記憶される。
【0038】
第1回路200における長期信頼性読み出し制御回路240とセレクタ250のうち、長期信頼性読み出し制御回路240に関連する信号の経路に関して、100年後などの長期間使用での特性を見越した半導体等の性能劣化のマージンを見込んだ設計を行う。
高速書き込み読み出し制御回路230およびセレクタ250の残りの回路に関しては通常の半導体等の設計における特性の10年間保障を行う設計マージンでの設計を行う。
また、第1回路200における長期信頼性読み出し制御回路240とセレクタ250のうち、長期信頼性読み出し制御回路240に関連する信号の経路に関して次のような配線を行う。
すなわち、耐腐食性対策として、メタル配線ではなくポリシリコンによる配線を行い、残りの部分に関してはメタル配線も使用して高速回路設計を行う。
具体的な形成例については後で説明する。
【0039】
[第2回路の各構成要素の機能]
次に、第2回路300の各構成要素の機能について説明する。
【0040】
高速データ転送制御回路310は、第1回路200の不揮発性メモリ210への書き込み読み出し制御を行うために、その作業用メモリとしての高速不揮発性メモリ320に接続されている。高速不揮発性メモリ320は、たとえばキャッシュメモリとして機能する。
高速データ転送制御回路310は、シリアルデータポートから入力された不揮発性メモリへの書き込みデータを、いったん高速不揮発性メモリ320に蓄積し、そのデータを順次に第1回路200側に転送する。
高速データ転送制御回路310は、第1回路200の不揮発性メモリ210のデータの読み出しの際に、該当するアドレスのデータが高速不揮発性メモリ320に存在するなら高速不揮発性メモリ320のデータをシリアルデータポートから接続機器に転送する。
このように、高速データ転送制御回路310は、データの継続転送処理機能を有する。
【0041】
第2回路300は、接続機器から取り出されても、内蔵する電池50により電力を供給する。
これにより、高速データ転送制御回路310は、高速不揮発性メモリ320に蓄積された第1回路200の不揮発性メモリ210への書き込みデータは、継続的に高速不揮発性メモリ320から第1回路200側に転送を続ける。
高速データ転送制御回路310は、高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータがなくなった時点で転送を完了させる。
高速データ転送制御回路310は、高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータが存在する場合、転送中表示としてLEDなどの転送表示部330に電流を流すことで、データの転送中であることをユーザに知らせる。
転送表示部330は、報知部の一例である。
【0042】
次に、上記構成を有するメモリ装置10の特徴的な実装構造とその基本的な動作の説明を行う。
その後、ヒューズ制御、書き込みポインタによる制御、転送継続処理、複数の設計基準、チップ識別データの記録処理、シリアル通信フォーマット、複数モジュールでの故障回避構成、およびマーク図により解析について、図面に関連付け順を追って説明する。
【0043】
メモリチップまたは電子回路基板として形成されるメモリ装置10は、長期にわたってデータを記録するための第1回路200とその時代に最適なデータの記録再生ができる第2回路300に分割実装可能に構成される。
そして、メモリ装置10において、第1回路200を第2回路300から切り離し別の第1回路200に入れ替えることができる。
【0044】
第1回路200にはユーザのデータを記録するデータ記録回路としての不揮発性メモリ210が配置されている。
第1回路200の不揮発性メモリの信号線は書き込みと読み出しのデータを伝達するデータ線LDT、書き込みと読み出しの番地を示すアドレス線LAD、読み出し時はハイレベル信号、書き込み時はローレベル信号となるR/W線LRWがある。
R/W線LRW3,LRW4は全体書き込み制御ヒューズ回路220に接続され、全体書き込み制御ヒューズ回路はヒューズを切断することにより、第1回路200の不揮発性メモリ210へのR/W線LRW4がハイレベルに固定される。
【0045】
第1回路200の不揮発性メモリ210の他の信号線、すなわちデータ線LDT3、アドレス線LAD3はセレクタ250に接続され、高速書き込み読み出し制御回路230か長期信頼性読み出し制御回路240のどちらかに接続されるようになっている。
セレクタ250の選択信号S220は全体書き込み制御ヒューズ回路220により決定され、ヒューズが切断される前はハイレベルに固定され、ヒューズが切断されるとプルダウンによりローレベルに固定される。
選択信号S220がハイレベルの場合は、高速書き込み読み出し制御回路230側のデータDTおよびアドレスADRが選択される。
選択信号S220がローレベルの場合は、長期信頼性読み出し制御回路240側のデータDTおよびアドレスADRが選択される。
【0046】
高速書き込み読み出し制御回路230は、領域単位書き込み制御回路260を経由して不揮発性レジスタ270にアクセスする。
第2回路300の高速データ転送制御回路310からのアドレスADRとデータDTおよび領域単位書き込み制御回路260からのR/W信号により書き込みと読み出しが可能となっている。
この不揮発性レジスタ270には、主に第1回路200の不揮発性メモリ210への書き込みアドレスが格納されるが、第1回路200の不揮発性メモリ210に対する個別の識別データが保存される場合もある。
【0047】
高速書き込み読み出し制御回路230と長期信頼性読み出し制御回路240はそれぞれコネクタ40を介して第2回路300に接続される。
第1回路200においては、領域単位書き込み制御回路260により、第1回路200に入力されたアドレスADRに従い領域単位書き込み制御回路260から出力されるR/W信号が書き込み、すなわちローレベルにならないように制御される。
【0048】
領域単位書き込み制御回路260への書き込み制御は次のように行われる。
第2回路300の高速データ転送制御回路310において、第1回路200の不揮発性メモリ210への書き込みアドレスADRが領域単位書き込み制御回路260に転送される。
そして、領域単位書き込み制御回路260により、R/W信号の立ち上がりにより書き込みアドレスが書き込み最小アドレスとして不揮発性レジスタ270に保存される。
領域単位書き込み制御回路260においては、以降のアクセスにおいて保存された書き込み最小アドレスよりも小さいアドレスでR/W信号がローレベルに遷移しないようにすることで、それまでに書き込んだアドレスへの書き込みを禁止するように制御される。
【0049】
第2回路300の高速データ転送制御回路310においては、第1回路200の不揮発性メモリ210への書き込み読み出し制御を行うために、その作業用メモリとしての高速不揮発性メモリ320が用いられる。
高速データ転送制御回路310においては、シリアルデータポートから入力された不揮発性メモリ210への書き込みデータが、いったん高速不揮発性メモリ320に蓄積される。そして、そのデータが順次、第1回路200側に転送されて、不揮発性メモリ210へのデータの書き込みが行われる。
また、第1回路200の不揮発性メモリ210のデータの読み出しの際に、該当するアドレスのデータが第2回路300の高速不揮発性メモリ320に存在するときは次の処理が行われる。
すなわち、高速データ転送制御回路310により、高速不揮発性メモリ320のデータがシリアルデータポートから転送される。
【0050】
第2回路300を搭載する第2回路基板30が機器から取り出されても、第2回路300は内蔵する電池50により電力が供給される。
これにより、第2回路300の高速データ転送制御回路310においては、高速不揮発性メモリ320に蓄積された第1回路200の不揮発性メモリ210への書き込みデータが、継続的に転送される。
このように、高速データ転送制御回路310においては、高速不揮発性メモリ320のデータが第1回路200の不揮発性メモリ210に転送され続ける。そして、第2回路300の高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータがなくなった時点で転送が完了する。
【0051】
第2回路300の高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータが存在する場合は、高速データ転送制御回路310から転送中表示としてLEDなどに電流を流すことでデータの転送中であることをユーザに報知される。
ユーザはその表示がオンの場合には、第1回路200を第2回路300から取り外さないことで、ユーザは第1回路200に保存すべきデータが完全に保存されたことを確認することができる。
【0052】
<2.ヒューズ制御>
次に、ヒューズ制御について説明する。
図2は、本実施形態に係るヒューズ制御の一例を示すフローチャートである。
この図2に関連付けて、不揮発性メモリ210へのデータの書き込みを禁止する全体書き込み制御ヒューズを溶断する手順を説明する。
【0053】
書き込みアドレスはどのようなアドレスから開始しても、カウントアップであってもカウントダウンであってもよいが、ここでは書き込みアドレスゼロから開始して、カウントアップする例を示す。
高速書き込み読み出し制御回路230は、メモリ取り出し指示などがあったか否かの判断を行う(ST1)。
ステップST1において、メモリ取り出し指示がないと判断すると、第1回路200の不揮発性メモリ210への書き込み要求により、第1回路200の不揮発性メモリ書き込みデータが存在するか否かの判断を行う(ST2)。
ステップST2において、第1回路200の不揮発性メモリ書き込みデータが存在すると判断した場合は、セレクタの第1経路PT1を介して第1回路200の不揮発性メモリ210にデータの書き込みを行う(ST3)。
次に、書き込みアドレスが第1回路200の不揮発性メモリ210の最大アドレスなどの決められた最大値を超えているか否かを判断する(ST4)。
ステップST4において、決められた最大値を超えていると判断した場合には、全体書き込み制御ヒューズ回路220のヒューズを切断するように、書き込み禁止信号S230が出力される。これにより、ヒューズが溶断されてR/W線LRW4はハイレベルに固定されて、第1回路200の不揮発性メモリ210への書き込みは終了となる(ST5)。
最大値を超えていない場合にはまだ書き込みが可能であることになるが、もしメモリ取り出し指示などがあった場合には、全体書き込み制御ヒューズを切断するように、書き込み禁止信号S230が出力される。これにより、ヒューズが溶断されてR/W線LRW4はハイレベルに固定されて、第1回路200の不揮発性メモリ210への書き込みは終了となる。
【0054】
[高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例]
図3は、本実施形態に係る高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例を示す回路図である。
ここで、図3に関連付けて高速書き込み読み出し制御回路230において制御される全体書き込み制御のための全体書き込み制御ヒューズ回路220のヒューズの切断方法を説明する。
【0055】
図3の全体書き込み制御ヒューズ回路220は、ヒューズ221、インバータ222、NAND回路223、nチャネルMOS(NMOS)トランジスタNTR1、抵抗素子R1、およびノードND221を有する。
図3の高速書き込み読み出し制御回路230は、インバータ231、デコーダ232、NAND回路233、および制御レジスタ234を有する。
【0056】
全体書き込み制御ヒューズ回路220において、ヒューズ221は、電源ノードVccとノードND221との間に接続されている。
ノードND221と接地GNDとの間に、NMOSトランジスタNTR1と抵抗素子R1が並列に接続されている。NMOSトランジスタNTR1のゲートが高速書き込み読み出し制御回路230の書き込み禁止信号S230の出力ラインに接続されている。
NAND回路223は、第1入力にノードND221に現出する書き込み制御信号WEが供給され、第2入力にインバータ222を介したR/W信号が供給される。
【0057】
高速書き込み読み出し制御回路230において、アドレスADRがデコーダ232においてデコードされる。そして、特定アドレス値としてたとえば第1回路200の不揮発性メモリ210の最大アドレスなどの決められたアドレスの場合にだけライトパルスWPを出力し、そのときのデータの値を制御レジスタ234に記録することができる。
この機能により、制御レジスタ234に「1」を書き込むことにより、書き込み禁止信号S230がハイレベルとなり、全体書き込み制御ヒューズ回路220におけるNMOSトランジスタNTR1をオンとすることができる。
【0058】
チップの生産時点では、ヒューズ221の抵抗値は数百Ω、プルダウン抵抗素子R1の抵抗値が数百Ωであるが、NMOSトランジスタNTR1がオンになると、書き込み制御信号WEが現出するノードND221と接地ノード間の抵抗が数十Ωとなる。
このため、電源ノードVccと書き込み制御信号WEが現出するノードND221との間に大きな電流が流れ、ヒューズ221が切断される。
ヒューズ221が切断されると、ヒューズ221の抵抗値は無限大となるため、書き込み制御信号WEはプルダウン抵抗素子R1により接地電位であるローレベルになる。
R/W信号がインバータ222を介してNAND回路223に入力されている。このNAND回路223のもう片方の入力である書き込み制御信号WEがローレベルであるので、このNAND回路223の出力はローレベルになることができず、ハイレベルを維持しつづけることになり、書き込みが行えなくなる。
【0059】
<3.書き込みポインタによる制御>
図4は、本実施形態に係る領域単位書き込み制御回路の書き込みポインタによる制御処理手順を示すフローチャートである。
次に、図4に関連付けて、書き込みポインタによる制御を用いる領域単位書き込み制御回路260の処理手順を説明する。
【0060】
この場合、書き込みアドレスはどのようなアドレスから開始してもよいし、カウントアップであってもカウントダウンであってもよいし、任意のアドレスが与えられてもよい。
この領域単位書き込み制御回路260の処理の目的は、カウントアップ式にデータを保存する場合には、書き込まれたアドレスより下位のアドレスへの書き込みを禁止することにある。
ここでは書き込みアドレスゼロから開始して、カウントアップする例を示す。
【0061】
領域単位書き込み制御回路260は、第1回路200における不揮発性レジスタ270に書き込み可能最小アドレスを保持するが、書き込むことができる書き込み可能最小アドレスの初期状態としてゼロに設定する(ST11)。
次に、領域単位書き込み制御回路260は、第1回路200の不揮発性メモリ210への書き込み要求により第1回路200の不揮発性メモリ書き込みデータが存在するか否かを判断する(ST12)。
ステップST12において書き込みデータが存在すると判断した場合には、領域単位書き込み制御回路260は、書き込みアドレスが書き込み可能最小アドレスよりも小さいか否かを判断する(ST13)。
ステップST13において、書き込みアドレスが書き込み可能最小アドレスよりも小さいと判断した場合には、高速書き込み読み出し制御回路230により第1回路200の不揮発性メモリ210にデータの書き込みを行う(ST14)。
そして、領域単位書き込み制御回路260は、書き込み可能最小アドレスに書き込みアドレスに1を加算して新たな書き込み可能最小アドレスとする(ST15)。
次に、領域単位書き込み制御回路260は、書き込み可能最小アドレスが第1回路200の不揮発性メモリ210の最大アドレスなどの決められた最大値を超えているか否かの判断を行う(ST16)。
そして、ステップST16において、最大値を超えていないと判断した場合、ステップST12からの処理が繰り返され、最大値を超えていると判断した場合には処理が終了となる。
【0062】
<4.転送継続処理>
図5(A)および(B)は、本実施形態に係る高速データ転送制御回路による転送継続処理を説明するためのフローチャートである。
図5(A)および(B)に関連付けて、ユーザデータを第2回路300の高速不揮発性メモリにいったん蓄積して徐々に第1回路200の不揮発性メモリにユーザデータを書き込む処理を説明する。
【0063】
この処理は二つのプロセスPRC1、PRC2に分かれていて、それぞれが別々に実行される。
プロセスPRC1はステップST20〜ST25の処理を含み、プロセスPRC2はステップST30〜ST34の処理を含む。
【0064】
プロセスPRC1は、不揮発性メモリ210への書き込みセッション開始からスタートして不揮発性メモリへの書き込みセッションがクローズすると終了する(ST20〜ST25)。
このセッションとはワンタイムメモリへデータを書き込みはじめてから書き込みをすべて完了するまでの期間を示す。
高速データ転送制御回路310は、ステップST21において、転送カウンタをゼロに設定する。
次に、高速データ転送制御回路301は、ユーザデータ書き込み要求があるか否かの判断を行う(ST22)。
ステップST22において、ユーザデータ書き込み要求があれば、高速データ転送制御回路301は、要求に従ってユーザデータを読み込んでそのデータをそのまま高速不揮発性メモリ320に転送する(ST23)。
転送カウンタにユーザデータ読み込みデータバイト数を加算して新たな転送カウンタ値とする(ST24)。
不揮発性メモリ210への書き込みセッションがクローズでなければユーザデータ書き込み要求を待ち同様のフローをたどる。セッションクローズの要求があれば終了する(ST25)。
【0065】
プロセスPRC2について、このプロセスは電源がオンになると開始する(ST30)。
プロセスPRC1で高速不揮発性メモリ320に転送されたデータバイト数が転送カウンタにどんどん加算されている。その転送カウンタの値を確認し(ST31)、ゼロでなければ高速不揮発性メモリ320から不揮発性メモリ210へ1バイト転送する(ST32)。
この転送の単位はバイト単位でもよいし、複数のバイトでもよいがその場合は転送カウンタのカウントアップ値が同時に転送するバイト数などを示す転送データ量になるが、ここでは典型的な例として1バイト単位で転送する場合を説明する。
転送カウンタに1を減算(加算)して新たな転送カウンタ値とする(ST33)。この処理を電源がオンである間継続して行う(ST34)。
【0066】
また、第2回路300の高速不揮発性メモリ320に転送すべきデータが存在して、かつ第1回路200および第2回路300に電源が入っている場合は、第2回路300の高速不揮発性メモリ320から第1回路200の不揮発性メモリ210へデータが転送される。
第1回路200および第2回路300を搭載したメモリカードなどのメモリユニットが装置からはずされ、電力が供給されなくなった場合は、プロセスPRC2のステップST32の処理は中段される。すなわち、第2回路300の高速不揮発性メモリ320から第1回路200の不揮発性メモリ210のデータ転送は中断される。
再びメモリユニットが装置に装着され、第1回路200および第2回路300に電源による電力が供給された場合、プロセスPRC2において次の処理が行われる。
すなわち、プロセスPRC2は不揮発性メモリに記録された転送カウンタ値を参照して第2回路300の高速不揮発性メモリ320から第1回路200の不揮発性メモリ210へデータ転送を継続させる。
【0067】
第1回路200および第2回路300にバックアップ用電池などが装着され、メモリユニットが装置からはずされても、第1回路200および第2回路300に電力が供給されつづけている場合には転送が中断されることなく継続される。
【0068】
<5.複数設計基準による設計>
図6(A)および(B)は、複数の設計基準による設計同一チップ内において回路の複数の使用年数に応じた設計を行う例を概念的に示す図である。
次に、図6(A)および(B)に関連付けて、複数の設計基準による設計を用いて、同一チップ内において回路の複数の使用年数に応じた設計を行う例を説明する。
図6(A)は設計信頼性100年の相当する例を示し、図6(B)は設計信頼性10年に相当する例を示している。
また、図6(A−1)および図6(B−1)は平面図、図6(A−2)および図6(B−2)は簡略断面図である。
【0069】
100年保障を行う回路に関しては、100年後などの長期間使用での特性を見越した半導体等の性能劣化のマージンを見込んだ設計を行う。
さらに、耐腐食性を考慮して、たとえばMOSトランジスタのゲート材料にはポリシリコンを使用し、トランジスタサイズおよび配線の線幅が100年後まで保障を行うことができるサイズで設計する。
pチャネルMOS(PMOS)トランジスタPT1Aでの例を示すと、Nウエル101Aにソース領域102Aとドレイン領域103AとしてP領域を形成し、その間に酸化膜104Aを挟んでポリシリコンゲート105Aを形成する。
【0070】
設計信頼性10年の回路に関しては、通常の半導体等の設計における特性の10年間保障を行う設計マージンでの設計を行う。たとえばMOSトランジスタのゲート材料はTiN等のメタルを使用し、トランジスタサイズおよび配線の線幅が100年後までの保障を行うことができるサイズで設計する。
この場合も、PMOSトランジスタPT1Bでの例を示すと、Nウエル101Bにソース領域102Bとドレイン領域103BとしてP領域を形成し、その間に酸化膜104Bを挟んでメタルゲート105Bを形成する。
【0071】
<6.チップ識別データの記録>
図7は、本実施形態に係るチップ識別データを記録する手順の一例を示すフローチャートである。
次に、図7に関連付けて、チップを識別するための識別データを記録する手順を説明する。
【0072】
チップ識別データとしてチップ毎にユニークな値にするなどのチップ識別データを作成する(ST41)。
次に、第1回路200の不揮発性メモリ210に書き込む書き込みアドレスをゼロに設定し(ST42)、第1回路200の不揮発性メモリ210のアドレスゼロに対して書き込みを実行する(ST43)。
次に、書き込みアドレス値に1を足した値を新たな書き込みアドレス値として設定する(ST44)。
新たな書き込みアドレス値が識別に用いる識別データのワード数と同じになったら処理を終了し、同じでなければ書き込みを続ける(ST45)。
【0073】
<7.シリアル通信フォーマット>
図8(A)および(B)は、本実施形態に係る高速データ転送制御回路のシリアル通信のフォーマット例を説明するための図である。図8(A)は書き込み動作時のフォーマットを、図8(B)は読み出し動作時のフォーマット例をそれぞれ示している。
次に、図8(A)および(B)に関連付けて、第2回路300の高速データ転送制御回路310のシリアル通信のフォーマットを説明する。
【0074】
バースト転送などのモードでの高速転送も行うことができるが、ここでは比較的小さなデータ転送について述べるにとどめる。ここでワードとは転送の単位であり、8ビットのバイトデータであったり、16ビットの2バイトデータであったりする。データのみを複数バイトとし、データ以外を1バイトとすることも可能である。
【0075】
図8(A)に示すように、ユーザ装置60からメモリ装置10への書き込みにおいて、ユーザ装置60からメモリ装置10へデータ転送の開始を示すSTARTワードを転送後、続けてR/Wビットをゼロとしてデータの格納アドレスを転送する。
メモリ装置10側で正常に受け取れた場合はメモリからはACKワードをユーザ装置60に返信する。
送るべきデータがユーザ装置60にある場合は、ユーザ装置60はさらにデータワードを転送、メモリ装置10側で正常に受け取れた場合はメモリ装置10からはACKワードをユーザ装置60に返信する。
ユーザ装置60に送るべきデータがなくなった場合は、ユーザ装置60からメモリ装置10にSTOPワードを転送して、一連の書き込み動作が終了する。
【0076】
図8(B)に示すように、ユーザ装置60がメモリ装置10からデータを読み出す場合には、ユーザ装置60からメモリ装置10へデータ転送の開始を示すSTARTワードを転送後、続けてR/Wビットを1としてデータの読み込みアドレスを転送する。
メモリ装置10側で正常に受け取れた場合は、メモリ装置10からはACKワードをユーザ装置60に返信する。
指示された読み込みアドレスのデータをユーザ装置60に転送し、ユーザ装置60側で正常に受け取れた場合はユーザ装置60からはACKワードをメモリ装置10に返信する。
ユーザ装置60は受け取るべきデータがなくなった場合は、ユーザ装置60からメモリ装置10にNAKワードを転送し、続いてSTOPワードを転送して、一連の読み込み動作が終了する。
【0077】
<8.複数モジュールでの故障回避>
図9は、複数モジュールでの故障を回避する構成例を示す図である。
次に、図9に関連付けて、第1回路200の不揮発性メモリ210Aを複数のモジュールとして実装することでモジュールのひとつに致命的問題が発生して読み出せなくなった場合でもすべてのデータを復帰させることができる仕組みを説明する。
【0078】
モジュール毎の処理としては特定ビットなどが読み出せなくなった場合には、それぞれのメモリモジュールのデータをECCによりワード内の単一ビットの復元などは可能であるが、モジュール全体が故障してはモジュール単位でのECCでは復元ができない。
ひとつのメモリチップの中にまったく同じ入出力インタフェースを持つメモリモジュールMMを複数実装し、複数のモジュールにレイド構成でデータを格納する。
図9において、MM1〜MM4がメモリモジュールを示し、211はレイド(RAID)制御部を示している。
【0079】
レイド構成でデータを格納する回路はメモリチップの外部に設置する。
各メモリモジュールMM1〜MM4をハードディスクのそれぞれのハードドライブに置き換えたことに対応するデータの格納を行う。
ハードディスクで一般に使われている用語として、RAID5(ブロック単位での単一パリティ分散)などがあるが、これらに対応したデータの格納を行う。
RAID制御部211の機能はこのようなハードディスクで行われていると同じ機能であるので、ここでは説明を割愛する。
【0080】
たとえばRAID5での場合のデータ格納方法を説明する。
データ系列DTS1としてデータDT1−1、データDT1−1、データDT1−1、パリティPRT1、データ系列DTS2としてデータDT2−1、データDT2−1、データDT2−1、パリティPRT2を考える。
同様に、データ系列DTS3としてデータDT3−1、データDT3−1、データDT3−1、パリティPRT3、データ系列DTS4としてデータDT4−1、データDT4−1、データDT4−1、パリティPRT4を考える。
【0081】
データDT1−1などをデータブロックとよび系列を構成するデータを同一サイズに分割してブロック内の同じ相対アドレスに対するデータのパリティを格納したものをその系列のパリティブロックとしてデータ系列DTS1ならパリティPRT1とする。
単一チップ内のメモリモジュールMM1,MM2,MM3,MM4にはそれぞれデータ系列の一部が入る。
メモリモジュールMM1にはデータDT1−1、データDT2−2、データDT3−3、パリティPRT4が格納される。
メモリモジュールMM2にはデータDT1−2、データDT2−3、データDT4−1、パリティPRT3が格納される。
メモリモジュールMM3にはデータDT1−3、データDT3−1、データDT4−2、パリティPRT2が格納される。
メモリモジュールMM4にはデータDT2−1、データDT3−2、データDT4−3、パリティPRT1が格納される。
【0082】
このようにデータとその対応するパリティをモジュール分割して格納することで次の効果を得ることができる。
すなわち、どのメモリモジュールが故障してモジュール全体が読み出せなくなったとしても、他のメモリモジュールの情報を用いて故障して読み出せなくなったメモリモジュール内に格納されたデータをすべて復元することができる。
【0083】
<9.マーク図による解析>
図10は、本実施形態に係るマーク図によりメモリ内に保存したデータのフォーマットを解析する例を説明するための図である。
次に、メモリ内に保存したデータのフォーマットを解析できるために特定のマークをデータとして保存しかつ特定のマークをチップ表面などに刻印することでメモリチップ内に格納されたデータフォーマットの解析を正確に少ない工数で行う様子を説明する。
【0084】
メモリチップ70の表面にマーク図71として特定の形を認識できるように、たとえばポリシリコンにより図形を形成する。ここでのメモリチップ70は、図1の第1回路200に相当する。
チップ表面とは、チップの表面から光学的に観察できるということであり、チップの最上面は酸化ケイ素などの保護膜が有ってもよい。
メモリチップ70の不揮発性メモリに格納するデータにも同じ図形の画像データを格納する。
データをメモリに格納してから長い年月が経過して格納データのフォーマットが不明になった場合に次の処理を行う。
データ解析のアルゴリズムを複数トライする中で、チップ表面の図形が読み出しデータから解析処理で復元できることを目標とする。
解析途中でまったく異なった図形になり始めた場合はそのアルゴリズムやパラメータでの解析を中断して次のパラメータやアルゴリズムに切り替えて解析をつづけることにより、効率的に解析作業を行うことができ、解析結果の確からしさも確認することができる。
【0085】
以上説明したように、本実施形態によれば、次のような効果が実現可能となっている。
メモリチップのビット単価を最低限に抑えることが可能である。
メモリチップに要求するインタフェース仕様のバリエーションを非常に少なくまたは1タイプのみに限定可能である。
メモリチップのインタフェース仕様を簡素にできることでインタフェース仕様不明のために読み出せなくなるということがなくなる。
【0086】
また、ウイルスおよび人的ミスおよび処理システムバグなどにより、メモリに書き込まれた貴重なデータが書き換えられたり消去されたりすることがなくなる。
ワンタイム書き込みとして長期の保存性を保障可能となる。
メモリの内容をまったく変更できないため改竄ができないことを保障できる。
【0087】
長期保存性のために動作速度の遅いメモリを通常のフラッシュメモリのように高速に利用できる。
長期保存メモリに確実にデータを保存できる。
【0088】
また、現実的な設計基準での設計が可能となる。
腐食しにくい材料のためメモリセルの保持特性に近い読み出しの長期保障が可能である。
【0089】
そして、数十年以上の単位で記録データを長期的にかつ安定に保存でき、しかも保存データを確実に読み出しすることができる。
【符号の説明】
【0090】
10・・・メモリ装置、20・・・第1回路基板、30・・・第2回路基板、40・・・コネクタ、50・・・電池、200・・・第1回路、210・・・不揮発性メモリ(NVM)、220・・・全体書き込み制御ヒューズ回路(WCFC)、230・・・高速書き込み読み出し制御回路(HWRCTL)、240・・・長期信頼性読み出し制御回路(LRRCTL)、250・・・2:1セレクタ(SLC)、260・・・領域単位書き込み制御回路(AUWCTL)、270・・・不揮発性レジスタ(NREG)、280・・・接続部、300・・・第2回路、310・・・高速データ転送制御回路(HDTRCTL)、320・・・高速不揮発性メモリ(HNVM)、330・・・転送表示部(TRDSP)。
【技術分野】
【0001】
本発明は、数十年以上の単位で記録データを長期的に保存し読み出し可能な長期保存型のメモリ装置に関するものである。
【背景技術】
【0002】
デジタルカメラやコンピュータ処理等の普及により、デジタルデータをメモリ等に記録し保存することが日常的に行われている。
現在では、不揮発性メモリであるフラッシュメモリを用いたメモリチップやCDR等の情報記録媒体が情報記録および長期保存用として用いられている。
【0003】
メモリチップにおいては、誤書き込み等を防止するために、情報を記録後に書き込み禁止にする等、情報を確実に保存するための技術が種々提案されている(たとえば特許文献1,2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2001-142783号公報
【特許文献2】特開平03-35386号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところが、メモリチップに記録した情報を、数十年以上の単位で記録データを長期的に保存する場合には、以下の不利益がある。
【0006】
長期保存メモリチップは時代の変遷とともに低速に見える。
長期保存メモリチップ本体に長期保存対策をすべて入れ込むとビット(bit)単価が高騰する。
長期保存メモリチップ本体のインタフェース仕様はすぐに陳腐化してしまう。
長期保存メモリのインタフェース仕様はできるだけバリエーションが少ないほど良いが、一般のフラッシュメモリなどのインタフェース仕様は時代とともに変遷し複数世代をまたいでのインタフェースの維持は困難なため、実質読み出せなくなる。
メモリカードは、メモリ本体以外に制御用LSIなどが組み込まれるためメモリ本体以外のコストがビット単価を押し上げている。
【0007】
また、ウイルス攻撃/人為ミスなどにより記録内容が変更されてしまうおそれが高い。
また、NANDフラッシュの場合は読み込み動作のときに弱い書き込みが行われるためデータ保持特性が劣化する。
【0008】
本発明は、数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供することにある。
【課題を解決するための手段】
【0009】
本発明の観点は、データを記録し保存するための第1回路と、上記第1回路の記録および再生のためのデータの転送制御が可能な第2回路と、を有し、上記第1回路と上記第2回路とは分割して実装可能で、上記第1回路は、読み出し・書き込み信号が第1レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第2レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、上記第2回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路と、を含む。
【発明の効果】
【0010】
本発明によれば、数十年以上の単位で記録データを長期的にかつ安定に保存でき、しかも保存データを確実に読み出しすることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態に係る長期保存メモリを採用したメモリ装置の構成例を示すブロック図である。
【図2】本実施形態に係るヒューズ制御の一例を示すフローチャートである。
【図3】本実施形態に係る高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例を示す回路図である。
【図4】本実施形態に係る領域単位書き込み制御回路の書き込みポインタによる制御処理手順を示すフローチャートである。
【図5】本実施形態に係る高速データ転送制御回路による転送継続処理を説明するためのフローチャートである。
【図6】複数の設計基準による設計同一チップ内において回路の複数の使用年数に応じた設計を行う例を概念的に示す図である。
【図7】本実施形態に係るチップ識別データを記録する手順の一例を示すフローチャートである。
【図8】本実施形態に係る高速データ転送制御回路のシリアル通信のフォーマット例を説明するための図である。
【図9】複数モジュールでの故障を回避する構成例を示す図である。
【図10】本実施形態に係るマーク図によりメモリ内に保存したデータのフォーマットを解析する例を説明するための図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.メモリ装置の全体構成
2.ヒューズ制御
3.書き込みポインタによる制御
4.転送継続処理
5.複数設計基準による設計
6.チップ識別データの記録
7.シリアル通信フォーマット
8.複数モジュールの故障回避
9.マーク図による解析
【0013】
<1.メモリ装置の全体構成>
図1は、本発明の実施形態に係る長期保存メモリを採用したメモリ装置の構成例を示すブロック図である。
【0014】
本メモリ装置10は、図1に示すように、第1回路基板20、たとえばメモリカードを形成する第2回路基板30、および第1回路基板20を着脱自在に接続可能なコネクタ40を有している。
【0015】
第1回路基板20は、データを記録し、記録データを数十年から100年の単位で長期的に保存するための第1回路200が実装されている。
第2回路基板30は、第1回路200の記録および再生のためのデータの転送制御が可能な第2回路300、およびコネクタ40が実装されている。
また、第2回路基板30は、電池50が実装可能である。
コネクタ40は、第1回路基板20が着脱自在に接続される。
すなわち、本実施形態においては、第1回路200と第2回路300とは、分割して実装可能に形成されている。
【0016】
図1において、DTはデータを、ADRはアドレスを、SDTはシリアルデータを、R/Wは読み出し信号または書き込み信号を、それぞれ示す。
【0017】
[第1回路200の構成要素]
第1回路200は、データ記録回路としての不揮発性メモリ(NVM)210、全体書き込み制御ヒューズ回路(WCFC)220、高速書き込み読み出し制御回路(HWRCTL)230、および長期信頼性読み出し制御回路(LRRCTL)240を有する。
第1回路200は、2:1セレクタ(SLC;以下、単にセレクタという)250、領域単位書き込み制御回路(AUWCTL)260、不揮発性レジスタ(NREG)270、およびコネクタ40に対して着脱自在に接続可能な接続部280を有する。
第1回路200は、書き込みと読み出しのアドレス(番地)を示すアドレス線LAD1,LAD2,LAD3,LAD4,LAD5を有する。
第1回路200は、書き込みと読み出しのデータを伝達するデータ線LDT1,LDT2,LDT3,LDT4,LDT5を有する。
第1回路200は、第2回路300を通して、読み出し時に第1レベルに設定され、書き込み時に第2レベルに設定される読み出し・書き込み線(R/W線)LRW1,LRW2,LRW3,LRW4を有する。
【0018】
[第2回路300の構成要素]
第2回路300は、高速データ転送制御回路(HDTRCTL)310、高速不揮発性メモリ(HNVM)320、および転送表示部(TRDSP)330を有する。
第2回路300は、書き込みと読み出しのアドレス(番地)を示すアドレス線LAD11,LAD12を有する。
第2回路300は、書き込みと読み出しのデータを伝達するデータ線LDT11,LDT12を有する。
第2回路300は、図示しない上位装置において、読み出し時に第1レベルに設定され、書き込み時に第2レベルに設定されるR/W線(読み出し・書き込み線)LRW11を有する。
第2回路300において、高速データ転送制御回路310の一側の入出力ポートとコネクタ40の所定端子との間に、アドレス線LAD11,LAD12、データ線LDT11,LDT12、およびR/W線LRW11が配線されている。
【0019】
本実施形態において、R/W線LRW1〜LRW4が読み出し時に設定される第1レベルはハイレベル(H)とし、R/W線LRW1〜LRW4が書き込み時に設定される第2レベルはローレベル(L)とする。
【0020】
不揮発性メモリ210は、データ入出力ポートP211、アドレス入力ポートP212、およびR/W信号入力ポートP213を有する。
全体書き込み制御ヒューズ回路220は、R/W信号入力ポートP221、R/S信号出力ポートP222、書き込み禁止信号入力ポートP223、および選択信号出力ポートP224を有する。
高速書き込み読み出し制御回路230は、第1データ入出力ポートP231、第2データ入出力ポートP232、アドレス入力ポートP233、アドレス出力ポートP234、および書き込み禁止信号出力ポートP235を有する。また、高速書き込み読み出し制御回路230は、領域単位書き込み制御回路260との制御信号系の入出力ポートP236を有する。
長期信頼性読み出し制御回路240は、第1データ入出力ポートP241、第2データ入出力ポートP242、アドレス入力ポートP243、およびアドレス出力ポートP244を有する。
セレクタ250は、第1データ入出力ポートP251、第2データ入出力ポートP252、第3データ入出力ポートP253、第1アドレス入力ポートP254、第2アドレス入力ポートP255、およびアドレス出力ポートP256を有する。セレクタ250は、R/W信号入力ポートP257、R/W信号出力ポートP258、および選択信号入力ポートP259を有する。
領域単位書き込み制御回路260は、アドレス入力ポートP261、R/W信号入力ポートP262、およびR/W信号出力ポートP263を有する。
領域単位書き込み制御回路260は、高速書き込み読み出し制御回路230との制御信号系の入出力ポートP264を有する。さらに、領域単位書き込み制御回路260は、不揮発性レジスタ270に対するデータの入出力ポートP265を有する。
接続部280は、入出力端子T1〜T5を含んで形成される。
【0021】
[第1回路200の配線接続]
第1回路200における各配線は以下のように接続されている。
不揮発性メモリ210のデータ入力ポートP211とセレクタ250の第3データ入出力ポートP253が、データ線LDT3により接続されている。
不揮発性メモリ210のアドレス入力ポートP212とセレクタ250のアドレス出力ポートP256が、アドレス線LAD3により接続されている。
不揮発性メモリ210のR/W信号入力ポートP213と全体書き込み制御ヒューズ回路220のR/W信号出力ポートP222が、R/W線LRW4により接続されている。
【0022】
全体書き込み制御ヒューズ回路220のR/W信号入力ポートP221がセレクタ250のR/W信号出力ポートP258に接続されている。
全体書き込み制御ヒューズ回路220の書き込み禁止信号入力ポートP223と高速書き込み読み出し制御回路230の書き込み禁止信号出力ポートP235が、書き込み禁止信号線LWSTPにより接続されている。
全体書き込み制御ヒューズ回路220の選択信号出力ポートP224とセレクタ250の選択信号入力ポートP259が、選択信号線LSELにより接続されている。
【0023】
高速書き込み読み出し制御回路230の第2回路側の第1データ入出力ポートP231と接続部280の対応する端子T1が、データ線LDT1により接続されている。
高速書き込み読み出し制御回路230のアドレス入力ポートP233と接続部280の対応する端子T2が、アドレス線LAD1により接続されている。
領域単位書き込み制御回路260のアドレス入力ポートP261と接続部280の端子T2が、アドレス線LAD1およびその分岐線LADB1により接続されている。
領域単位書き込み制御回路260のR/W信号入力ポートP262と接続部280の端子T3が、R/W線LRW1により接続されている。
長期信頼性読み出し制御回路240の第2回路側のデータ入出力ポートP241と接続部280の対応する端子T4が、データ線LDT4により接続されている。
長期信頼性読み出し制御回路240のアドレス入力ポートP243と接続部280の対応する端子T5が、アドレス線LAD4により接続されている。
【0024】
第1回路200の接続部280がコネクタ40に接続されると、データ線LDT1は接続部280の端子T1、コネクタ40の端子T41を介して第2回路300のデータ線LDT11に接続される。
第1回路200の接続部280がコネクタ40に接続されると、アドレス線LAD1は接続部280の端子T2、コネクタ40の端子T42を介して第2回路300のアドレス線LAD11に接続される。
第1回路200の接続部280がコネクタ40に接続されると、R/W線LRW1は接続部280の端子T3、コネクタ40の端子T43を介して第2回路300のR/W線LRW11に接続される。
第1回路200の接続部280がコネクタ40に接続されると、データ線LDT4は接続部280の端子T4、コネクタ40の端子T44を介して第2回路300のデータ線LDT12に接続される。
第1回路200の接続部280がコネクタ40に接続されると、アドレス線LAD4は接続部280の端子T5、コネクタ40の端子T45を介して第2回路300のアドレス線LAD12に接続される。
【0025】
高速書き込み読み出し制御回路230の第2データ入出力ポートP232とセレクタ250の第1データ入出力ポートP251が、データ線LDT2により接続されている。
高速書き込み読み出し制御回路230のアドレス出力ポートP234とセレクタ250の第1アドレス入力ポートP254が、アドレス線LAD2により接続されている。
領域単位書き込み制御回路260のR/W信号出力ポートP263とセレクタ250のR/W信号入力ポートP257が、R/W線LRW2により接続されている。
長期信頼性読み出し制御回路240のデータ入出力ポートP242とセレクタ250の第2データ入出力ポートP252が、データ線LDT5により接続されている。
長期信頼性読みだし制御回路240のアドレス出力ポートP244とセレクタ250の第2アドレス入力ポートP255が、アドレス線LAD5により接続されている。
【0026】
以上の構成を有する第1回路200は、接続部280をコネクタ40に接続し装着することにより、第2回路300と接続することが可能である。
第1回路200は、接続部280をコネクタ40との接続状態を解除することにより第2回路300と切り離すことが可能で、別の第1回路200の接続部280をコネクタ40に接続することにより、第2回路300と接続することが可能である。
【0027】
本実施形態のメモリ装置10は、データを記録し長期に保存するための第1回路200を、入れ替えることが可能である。
そして、本実施形態のメモリ装置10は、第1回路200および第2回路300における各構成要素が基本的に下記の機能を持つように形成される。
1)ウイルス攻撃/人為ミスなど防止のための書き込み制御機能(書き込みマスク機能)、
2)速度変換、長期保存メモリ本体の劣化防止のためのキャッシュ(Cache)および転送継続を行う機能、
3)信頼性基準の異なる設計回路の混載対応、
4)チップ識別データの書き込み、
の各機能を持たせて、記録データを安定して長期保存が可能となっている。
【0028】
以下、上記各種機能を含むメモリ装置10における第1回路200および第2回路300の各構成要素の具体的な構成および機能について具体的に説明する。
【0029】
[第1回路の各構成要素の機能]
まず、第1回路200の各構成要素の機能について説明する。
【0030】
不揮発性メモリ210は、たとえばフラッシュメモリにより形成される。フラッシュメモリは、NOR型やNAND型のものがあるが、NAND型フラッシュメモリの場合、読み出し動作のときに弱い書き込みが行われる可能性がある。
このため、本実施形態では、不揮発性メモリ210は、長期保存メモリとして機能させるために、NOR型フラッシュメモリにより形成される。
不揮発性メモリ210は、R/W線LRW4が第1レベル(本実施形態ではハイレベル)のときアドレス線LAD3で指定されたアドレスADRから記録データをデータ線LDT3に読み出す。
不揮発性メモリ210は、R/W線LRW4が第2レベルであるローレベルのときアドレス線LAD3で指定されたアドレスADRにデータ線LDT3を転送されたデータDTを書き込む。
【0031】
不揮発性メモリ210は、長期保存メモリとして機能させるために、後述するように、ゲート電極や配線が、金属ではなく耐腐食性の材料、たとえばポリシリコンにより形成される。
不揮発性メモリ210とともに長期保存系回路を形成するセレクタ250、長期信頼性読み出し回路240、全体書き込み制御ヒューズ回路220においても、トランジスタのゲート電極や配線が耐腐食性の材料、たとえばポリシリコンにより形成される。
同様に、データ線LDT3〜LDT5、アドレス線LAD3〜LAD5、およびR/W線LRW3、LRW4等は耐腐食性の材料、たとえばポリシリコンにより形成される。
【0032】
全体書き込み制御ヒューズ回路220は、書き込み禁止信号S230が非アクティブのたとえばローレベルの場合には、R/W線LRW3を供給されたハイレベルまたはローレベルでR/W線LRW4により不揮発性メモリ210に供給する。
全体書き込み制御ヒューズ回路220は、書き込み禁止信号S230がアクティブのたとえばハイレベルの場合には、R/W線LRW4のレベルをハイレベル(第1レベル)に固定し、不揮発性メモリ210へのデータの書き込みを禁止させる。
全体書き込み制御ヒューズ回路220は、ヒューズ回路を有しており、高速書き込み読み出し制御回路230の書き込み禁止信号S230に応じてヒューズ切断(溶断)の制御が行われる。
このヒューズ回路およびその制御については後で詳述する。
全体書き込み制御ヒューズ回路220は、R/W線LRW4のレベルをハイレベル(第1レベル)に固定した場合(たとえばヒューズを溶断した場合)には、選択信号S220をアクティブにしてセレクタ250に出力する。
また、全体書き込み制御ヒューズ回路220は、領域単位書き込み制御回路260によりR/W線LRW2,LRW3が書き込みを禁止するためにハイレベルに設定されている場合には、R/W線LRW4をハイレベルに設定する。
【0033】
高速書き込み読み出し制御回路230は、第2回路300からの読み出しまたは書き込み指示を受けて、アドレス線LAD1およびデータ線LDT1を介した不揮発性メモリ210に対するデータの書き込みおよび読み出し制御を行う。
高速書き込み読み出し制御回路230は、図1の構成においては、領域単位書き込み制御回路260を通して第2回路300からの読み出しまたは書き込み指示を受ける。
高速書き込み読み出し制御回路230は、所定のイベントの発生により不揮発性メモリ210の書き込みマスク処理を行う場合に、書き込み禁止信号S230をアクティブで全体書き込み制御ヒューズ回路220に供給する。
所定のイベントの発生とは、たとえば開始アドレスから書き込みを行い、このアドレスがあらかじめ設定したアドレスに達した場合、あるいは、メモリ取り出し指示があった場合等を指す。
また、イベントの発生は、書き込みポインタによる制御に応じて領域単位書き込み制御回路260によりその旨が報知された場合も含まれる。
この場合、書き込みアドレスはどのようなアドレスから開始してもよいし、カウントアップであってもカウントダウンであってもよいし、任意のアドレスが与えられてもよい。
領域単位書き込み制御回路260は、たとえばカウントアップ式にデータを保存する場合には、書き込まれたアドレスより下位のアドレスへの書き込みを禁止する。
高速書き込み読み出し制御回路230は、領域単位書き込み制御回路260を経由して不揮発性レジスタ270にアクセスすることができる。
これにより、高速書き込み読み出し制御回路230は、第2回路300の高速データ転送制御回路310からのアドレスADRとデータDTおよび領域単位書き込み制御回路260からのR/W信号により書き込みと読み出しが可能となっている。
【0034】
長期信頼性読み出し制御回路240は、全体書き込み制御ヒューズ回路220のR/W線のハイレベルへの肯定により書き込みが禁止された不揮発性メモリ210からの読み出データを、セレクタ250を介して受けて第2回路300に転送する。
長期信頼性読み出し制御回路240は、高速書き込み読み出し制御回路230のデータ線LDT1,LDT2、アドレス線LAD1、LAD2とは異なる、データ線LDT4,LDT5、アドレス線LAD4,LAD5を用いてデータの読み出しを行う。
【0035】
セレクタ250は、全体書き込み制御ヒューズ回路220による選択信号S220が非アクティブの場合、高速書き込み読み出し制御回路230を通して不揮発性メモリ210に対するデータの書き込みおよび読み出しを行う第1経路PT1を選択する。
セレクタ250は、全体書き込み制御ヒューズ回路220による選択信号S220がアクティブの場合、長期信頼性読み出し制御回路240を通して不揮発性メモリ210からのデータの読み出しを行う第2経路PT2を選択する。
本実施形態においては、セレクタ250は、選択信号S220がハイレベル(非アクティブ)の場合には第1経路PT1を選択し、ローレベル(アクティブ)の場合には第2経路PT2を選択する。
【0036】
領域単位書き込み制御回路260は、たとえばイベントの発生をカウントアップ式あるいはカウントダウン方式にデータを保存する場合には、書き込まれたアドレスより下位または上位のアドレスに達する場合とする。
そして、領域単位書き込み制御回路260は、書き込まれたアドレスより下位または上位のアドレスに達すると、書き込みを禁止するようにたとえば高速書き込み読み出し制御回路230に指示を出す。
領域単位書き込み制御回路260は、第2回路300側から入力されたアドレスADRに従い領域単位書き込み制御回路260から出力されるR/W信号が書き込みすなわちローレベルにならないように制御する。
換言すれば、領域単位書き込み制御回路260は、入力されたアドレスADRに従い領域単位書き込み制御回路260から出力されるR/W信号が伝搬されるR/W線LRW2が書き込みすなわちローレベルにならないように制御する。
【0037】
不揮発性レジスタ270は、高速書き込み読み出し制御回路230により領域単位書き込み制御回路260を経由してアクセスすることができる。
不揮発性レジスタ270は、たとえば第2回路300の高速データ転送制御回路310からのアドレスとデータが、領域単位書き込み制御回路260により記憶される。
【0038】
第1回路200における長期信頼性読み出し制御回路240とセレクタ250のうち、長期信頼性読み出し制御回路240に関連する信号の経路に関して、100年後などの長期間使用での特性を見越した半導体等の性能劣化のマージンを見込んだ設計を行う。
高速書き込み読み出し制御回路230およびセレクタ250の残りの回路に関しては通常の半導体等の設計における特性の10年間保障を行う設計マージンでの設計を行う。
また、第1回路200における長期信頼性読み出し制御回路240とセレクタ250のうち、長期信頼性読み出し制御回路240に関連する信号の経路に関して次のような配線を行う。
すなわち、耐腐食性対策として、メタル配線ではなくポリシリコンによる配線を行い、残りの部分に関してはメタル配線も使用して高速回路設計を行う。
具体的な形成例については後で説明する。
【0039】
[第2回路の各構成要素の機能]
次に、第2回路300の各構成要素の機能について説明する。
【0040】
高速データ転送制御回路310は、第1回路200の不揮発性メモリ210への書き込み読み出し制御を行うために、その作業用メモリとしての高速不揮発性メモリ320に接続されている。高速不揮発性メモリ320は、たとえばキャッシュメモリとして機能する。
高速データ転送制御回路310は、シリアルデータポートから入力された不揮発性メモリへの書き込みデータを、いったん高速不揮発性メモリ320に蓄積し、そのデータを順次に第1回路200側に転送する。
高速データ転送制御回路310は、第1回路200の不揮発性メモリ210のデータの読み出しの際に、該当するアドレスのデータが高速不揮発性メモリ320に存在するなら高速不揮発性メモリ320のデータをシリアルデータポートから接続機器に転送する。
このように、高速データ転送制御回路310は、データの継続転送処理機能を有する。
【0041】
第2回路300は、接続機器から取り出されても、内蔵する電池50により電力を供給する。
これにより、高速データ転送制御回路310は、高速不揮発性メモリ320に蓄積された第1回路200の不揮発性メモリ210への書き込みデータは、継続的に高速不揮発性メモリ320から第1回路200側に転送を続ける。
高速データ転送制御回路310は、高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータがなくなった時点で転送を完了させる。
高速データ転送制御回路310は、高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータが存在する場合、転送中表示としてLEDなどの転送表示部330に電流を流すことで、データの転送中であることをユーザに知らせる。
転送表示部330は、報知部の一例である。
【0042】
次に、上記構成を有するメモリ装置10の特徴的な実装構造とその基本的な動作の説明を行う。
その後、ヒューズ制御、書き込みポインタによる制御、転送継続処理、複数の設計基準、チップ識別データの記録処理、シリアル通信フォーマット、複数モジュールでの故障回避構成、およびマーク図により解析について、図面に関連付け順を追って説明する。
【0043】
メモリチップまたは電子回路基板として形成されるメモリ装置10は、長期にわたってデータを記録するための第1回路200とその時代に最適なデータの記録再生ができる第2回路300に分割実装可能に構成される。
そして、メモリ装置10において、第1回路200を第2回路300から切り離し別の第1回路200に入れ替えることができる。
【0044】
第1回路200にはユーザのデータを記録するデータ記録回路としての不揮発性メモリ210が配置されている。
第1回路200の不揮発性メモリの信号線は書き込みと読み出しのデータを伝達するデータ線LDT、書き込みと読み出しの番地を示すアドレス線LAD、読み出し時はハイレベル信号、書き込み時はローレベル信号となるR/W線LRWがある。
R/W線LRW3,LRW4は全体書き込み制御ヒューズ回路220に接続され、全体書き込み制御ヒューズ回路はヒューズを切断することにより、第1回路200の不揮発性メモリ210へのR/W線LRW4がハイレベルに固定される。
【0045】
第1回路200の不揮発性メモリ210の他の信号線、すなわちデータ線LDT3、アドレス線LAD3はセレクタ250に接続され、高速書き込み読み出し制御回路230か長期信頼性読み出し制御回路240のどちらかに接続されるようになっている。
セレクタ250の選択信号S220は全体書き込み制御ヒューズ回路220により決定され、ヒューズが切断される前はハイレベルに固定され、ヒューズが切断されるとプルダウンによりローレベルに固定される。
選択信号S220がハイレベルの場合は、高速書き込み読み出し制御回路230側のデータDTおよびアドレスADRが選択される。
選択信号S220がローレベルの場合は、長期信頼性読み出し制御回路240側のデータDTおよびアドレスADRが選択される。
【0046】
高速書き込み読み出し制御回路230は、領域単位書き込み制御回路260を経由して不揮発性レジスタ270にアクセスする。
第2回路300の高速データ転送制御回路310からのアドレスADRとデータDTおよび領域単位書き込み制御回路260からのR/W信号により書き込みと読み出しが可能となっている。
この不揮発性レジスタ270には、主に第1回路200の不揮発性メモリ210への書き込みアドレスが格納されるが、第1回路200の不揮発性メモリ210に対する個別の識別データが保存される場合もある。
【0047】
高速書き込み読み出し制御回路230と長期信頼性読み出し制御回路240はそれぞれコネクタ40を介して第2回路300に接続される。
第1回路200においては、領域単位書き込み制御回路260により、第1回路200に入力されたアドレスADRに従い領域単位書き込み制御回路260から出力されるR/W信号が書き込み、すなわちローレベルにならないように制御される。
【0048】
領域単位書き込み制御回路260への書き込み制御は次のように行われる。
第2回路300の高速データ転送制御回路310において、第1回路200の不揮発性メモリ210への書き込みアドレスADRが領域単位書き込み制御回路260に転送される。
そして、領域単位書き込み制御回路260により、R/W信号の立ち上がりにより書き込みアドレスが書き込み最小アドレスとして不揮発性レジスタ270に保存される。
領域単位書き込み制御回路260においては、以降のアクセスにおいて保存された書き込み最小アドレスよりも小さいアドレスでR/W信号がローレベルに遷移しないようにすることで、それまでに書き込んだアドレスへの書き込みを禁止するように制御される。
【0049】
第2回路300の高速データ転送制御回路310においては、第1回路200の不揮発性メモリ210への書き込み読み出し制御を行うために、その作業用メモリとしての高速不揮発性メモリ320が用いられる。
高速データ転送制御回路310においては、シリアルデータポートから入力された不揮発性メモリ210への書き込みデータが、いったん高速不揮発性メモリ320に蓄積される。そして、そのデータが順次、第1回路200側に転送されて、不揮発性メモリ210へのデータの書き込みが行われる。
また、第1回路200の不揮発性メモリ210のデータの読み出しの際に、該当するアドレスのデータが第2回路300の高速不揮発性メモリ320に存在するときは次の処理が行われる。
すなわち、高速データ転送制御回路310により、高速不揮発性メモリ320のデータがシリアルデータポートから転送される。
【0050】
第2回路300を搭載する第2回路基板30が機器から取り出されても、第2回路300は内蔵する電池50により電力が供給される。
これにより、第2回路300の高速データ転送制御回路310においては、高速不揮発性メモリ320に蓄積された第1回路200の不揮発性メモリ210への書き込みデータが、継続的に転送される。
このように、高速データ転送制御回路310においては、高速不揮発性メモリ320のデータが第1回路200の不揮発性メモリ210に転送され続ける。そして、第2回路300の高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータがなくなった時点で転送が完了する。
【0051】
第2回路300の高速不揮発性メモリ320に第1回路200の不揮発性メモリ210に書き込むべきデータが存在する場合は、高速データ転送制御回路310から転送中表示としてLEDなどに電流を流すことでデータの転送中であることをユーザに報知される。
ユーザはその表示がオンの場合には、第1回路200を第2回路300から取り外さないことで、ユーザは第1回路200に保存すべきデータが完全に保存されたことを確認することができる。
【0052】
<2.ヒューズ制御>
次に、ヒューズ制御について説明する。
図2は、本実施形態に係るヒューズ制御の一例を示すフローチャートである。
この図2に関連付けて、不揮発性メモリ210へのデータの書き込みを禁止する全体書き込み制御ヒューズを溶断する手順を説明する。
【0053】
書き込みアドレスはどのようなアドレスから開始しても、カウントアップであってもカウントダウンであってもよいが、ここでは書き込みアドレスゼロから開始して、カウントアップする例を示す。
高速書き込み読み出し制御回路230は、メモリ取り出し指示などがあったか否かの判断を行う(ST1)。
ステップST1において、メモリ取り出し指示がないと判断すると、第1回路200の不揮発性メモリ210への書き込み要求により、第1回路200の不揮発性メモリ書き込みデータが存在するか否かの判断を行う(ST2)。
ステップST2において、第1回路200の不揮発性メモリ書き込みデータが存在すると判断した場合は、セレクタの第1経路PT1を介して第1回路200の不揮発性メモリ210にデータの書き込みを行う(ST3)。
次に、書き込みアドレスが第1回路200の不揮発性メモリ210の最大アドレスなどの決められた最大値を超えているか否かを判断する(ST4)。
ステップST4において、決められた最大値を超えていると判断した場合には、全体書き込み制御ヒューズ回路220のヒューズを切断するように、書き込み禁止信号S230が出力される。これにより、ヒューズが溶断されてR/W線LRW4はハイレベルに固定されて、第1回路200の不揮発性メモリ210への書き込みは終了となる(ST5)。
最大値を超えていない場合にはまだ書き込みが可能であることになるが、もしメモリ取り出し指示などがあった場合には、全体書き込み制御ヒューズを切断するように、書き込み禁止信号S230が出力される。これにより、ヒューズが溶断されてR/W線LRW4はハイレベルに固定されて、第1回路200の不揮発性メモリ210への書き込みは終了となる。
【0054】
[高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例]
図3は、本実施形態に係る高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例を示す回路図である。
ここで、図3に関連付けて高速書き込み読み出し制御回路230において制御される全体書き込み制御のための全体書き込み制御ヒューズ回路220のヒューズの切断方法を説明する。
【0055】
図3の全体書き込み制御ヒューズ回路220は、ヒューズ221、インバータ222、NAND回路223、nチャネルMOS(NMOS)トランジスタNTR1、抵抗素子R1、およびノードND221を有する。
図3の高速書き込み読み出し制御回路230は、インバータ231、デコーダ232、NAND回路233、および制御レジスタ234を有する。
【0056】
全体書き込み制御ヒューズ回路220において、ヒューズ221は、電源ノードVccとノードND221との間に接続されている。
ノードND221と接地GNDとの間に、NMOSトランジスタNTR1と抵抗素子R1が並列に接続されている。NMOSトランジスタNTR1のゲートが高速書き込み読み出し制御回路230の書き込み禁止信号S230の出力ラインに接続されている。
NAND回路223は、第1入力にノードND221に現出する書き込み制御信号WEが供給され、第2入力にインバータ222を介したR/W信号が供給される。
【0057】
高速書き込み読み出し制御回路230において、アドレスADRがデコーダ232においてデコードされる。そして、特定アドレス値としてたとえば第1回路200の不揮発性メモリ210の最大アドレスなどの決められたアドレスの場合にだけライトパルスWPを出力し、そのときのデータの値を制御レジスタ234に記録することができる。
この機能により、制御レジスタ234に「1」を書き込むことにより、書き込み禁止信号S230がハイレベルとなり、全体書き込み制御ヒューズ回路220におけるNMOSトランジスタNTR1をオンとすることができる。
【0058】
チップの生産時点では、ヒューズ221の抵抗値は数百Ω、プルダウン抵抗素子R1の抵抗値が数百Ωであるが、NMOSトランジスタNTR1がオンになると、書き込み制御信号WEが現出するノードND221と接地ノード間の抵抗が数十Ωとなる。
このため、電源ノードVccと書き込み制御信号WEが現出するノードND221との間に大きな電流が流れ、ヒューズ221が切断される。
ヒューズ221が切断されると、ヒューズ221の抵抗値は無限大となるため、書き込み制御信号WEはプルダウン抵抗素子R1により接地電位であるローレベルになる。
R/W信号がインバータ222を介してNAND回路223に入力されている。このNAND回路223のもう片方の入力である書き込み制御信号WEがローレベルであるので、このNAND回路223の出力はローレベルになることができず、ハイレベルを維持しつづけることになり、書き込みが行えなくなる。
【0059】
<3.書き込みポインタによる制御>
図4は、本実施形態に係る領域単位書き込み制御回路の書き込みポインタによる制御処理手順を示すフローチャートである。
次に、図4に関連付けて、書き込みポインタによる制御を用いる領域単位書き込み制御回路260の処理手順を説明する。
【0060】
この場合、書き込みアドレスはどのようなアドレスから開始してもよいし、カウントアップであってもカウントダウンであってもよいし、任意のアドレスが与えられてもよい。
この領域単位書き込み制御回路260の処理の目的は、カウントアップ式にデータを保存する場合には、書き込まれたアドレスより下位のアドレスへの書き込みを禁止することにある。
ここでは書き込みアドレスゼロから開始して、カウントアップする例を示す。
【0061】
領域単位書き込み制御回路260は、第1回路200における不揮発性レジスタ270に書き込み可能最小アドレスを保持するが、書き込むことができる書き込み可能最小アドレスの初期状態としてゼロに設定する(ST11)。
次に、領域単位書き込み制御回路260は、第1回路200の不揮発性メモリ210への書き込み要求により第1回路200の不揮発性メモリ書き込みデータが存在するか否かを判断する(ST12)。
ステップST12において書き込みデータが存在すると判断した場合には、領域単位書き込み制御回路260は、書き込みアドレスが書き込み可能最小アドレスよりも小さいか否かを判断する(ST13)。
ステップST13において、書き込みアドレスが書き込み可能最小アドレスよりも小さいと判断した場合には、高速書き込み読み出し制御回路230により第1回路200の不揮発性メモリ210にデータの書き込みを行う(ST14)。
そして、領域単位書き込み制御回路260は、書き込み可能最小アドレスに書き込みアドレスに1を加算して新たな書き込み可能最小アドレスとする(ST15)。
次に、領域単位書き込み制御回路260は、書き込み可能最小アドレスが第1回路200の不揮発性メモリ210の最大アドレスなどの決められた最大値を超えているか否かの判断を行う(ST16)。
そして、ステップST16において、最大値を超えていないと判断した場合、ステップST12からの処理が繰り返され、最大値を超えていると判断した場合には処理が終了となる。
【0062】
<4.転送継続処理>
図5(A)および(B)は、本実施形態に係る高速データ転送制御回路による転送継続処理を説明するためのフローチャートである。
図5(A)および(B)に関連付けて、ユーザデータを第2回路300の高速不揮発性メモリにいったん蓄積して徐々に第1回路200の不揮発性メモリにユーザデータを書き込む処理を説明する。
【0063】
この処理は二つのプロセスPRC1、PRC2に分かれていて、それぞれが別々に実行される。
プロセスPRC1はステップST20〜ST25の処理を含み、プロセスPRC2はステップST30〜ST34の処理を含む。
【0064】
プロセスPRC1は、不揮発性メモリ210への書き込みセッション開始からスタートして不揮発性メモリへの書き込みセッションがクローズすると終了する(ST20〜ST25)。
このセッションとはワンタイムメモリへデータを書き込みはじめてから書き込みをすべて完了するまでの期間を示す。
高速データ転送制御回路310は、ステップST21において、転送カウンタをゼロに設定する。
次に、高速データ転送制御回路301は、ユーザデータ書き込み要求があるか否かの判断を行う(ST22)。
ステップST22において、ユーザデータ書き込み要求があれば、高速データ転送制御回路301は、要求に従ってユーザデータを読み込んでそのデータをそのまま高速不揮発性メモリ320に転送する(ST23)。
転送カウンタにユーザデータ読み込みデータバイト数を加算して新たな転送カウンタ値とする(ST24)。
不揮発性メモリ210への書き込みセッションがクローズでなければユーザデータ書き込み要求を待ち同様のフローをたどる。セッションクローズの要求があれば終了する(ST25)。
【0065】
プロセスPRC2について、このプロセスは電源がオンになると開始する(ST30)。
プロセスPRC1で高速不揮発性メモリ320に転送されたデータバイト数が転送カウンタにどんどん加算されている。その転送カウンタの値を確認し(ST31)、ゼロでなければ高速不揮発性メモリ320から不揮発性メモリ210へ1バイト転送する(ST32)。
この転送の単位はバイト単位でもよいし、複数のバイトでもよいがその場合は転送カウンタのカウントアップ値が同時に転送するバイト数などを示す転送データ量になるが、ここでは典型的な例として1バイト単位で転送する場合を説明する。
転送カウンタに1を減算(加算)して新たな転送カウンタ値とする(ST33)。この処理を電源がオンである間継続して行う(ST34)。
【0066】
また、第2回路300の高速不揮発性メモリ320に転送すべきデータが存在して、かつ第1回路200および第2回路300に電源が入っている場合は、第2回路300の高速不揮発性メモリ320から第1回路200の不揮発性メモリ210へデータが転送される。
第1回路200および第2回路300を搭載したメモリカードなどのメモリユニットが装置からはずされ、電力が供給されなくなった場合は、プロセスPRC2のステップST32の処理は中段される。すなわち、第2回路300の高速不揮発性メモリ320から第1回路200の不揮発性メモリ210のデータ転送は中断される。
再びメモリユニットが装置に装着され、第1回路200および第2回路300に電源による電力が供給された場合、プロセスPRC2において次の処理が行われる。
すなわち、プロセスPRC2は不揮発性メモリに記録された転送カウンタ値を参照して第2回路300の高速不揮発性メモリ320から第1回路200の不揮発性メモリ210へデータ転送を継続させる。
【0067】
第1回路200および第2回路300にバックアップ用電池などが装着され、メモリユニットが装置からはずされても、第1回路200および第2回路300に電力が供給されつづけている場合には転送が中断されることなく継続される。
【0068】
<5.複数設計基準による設計>
図6(A)および(B)は、複数の設計基準による設計同一チップ内において回路の複数の使用年数に応じた設計を行う例を概念的に示す図である。
次に、図6(A)および(B)に関連付けて、複数の設計基準による設計を用いて、同一チップ内において回路の複数の使用年数に応じた設計を行う例を説明する。
図6(A)は設計信頼性100年の相当する例を示し、図6(B)は設計信頼性10年に相当する例を示している。
また、図6(A−1)および図6(B−1)は平面図、図6(A−2)および図6(B−2)は簡略断面図である。
【0069】
100年保障を行う回路に関しては、100年後などの長期間使用での特性を見越した半導体等の性能劣化のマージンを見込んだ設計を行う。
さらに、耐腐食性を考慮して、たとえばMOSトランジスタのゲート材料にはポリシリコンを使用し、トランジスタサイズおよび配線の線幅が100年後まで保障を行うことができるサイズで設計する。
pチャネルMOS(PMOS)トランジスタPT1Aでの例を示すと、Nウエル101Aにソース領域102Aとドレイン領域103AとしてP領域を形成し、その間に酸化膜104Aを挟んでポリシリコンゲート105Aを形成する。
【0070】
設計信頼性10年の回路に関しては、通常の半導体等の設計における特性の10年間保障を行う設計マージンでの設計を行う。たとえばMOSトランジスタのゲート材料はTiN等のメタルを使用し、トランジスタサイズおよび配線の線幅が100年後までの保障を行うことができるサイズで設計する。
この場合も、PMOSトランジスタPT1Bでの例を示すと、Nウエル101Bにソース領域102Bとドレイン領域103BとしてP領域を形成し、その間に酸化膜104Bを挟んでメタルゲート105Bを形成する。
【0071】
<6.チップ識別データの記録>
図7は、本実施形態に係るチップ識別データを記録する手順の一例を示すフローチャートである。
次に、図7に関連付けて、チップを識別するための識別データを記録する手順を説明する。
【0072】
チップ識別データとしてチップ毎にユニークな値にするなどのチップ識別データを作成する(ST41)。
次に、第1回路200の不揮発性メモリ210に書き込む書き込みアドレスをゼロに設定し(ST42)、第1回路200の不揮発性メモリ210のアドレスゼロに対して書き込みを実行する(ST43)。
次に、書き込みアドレス値に1を足した値を新たな書き込みアドレス値として設定する(ST44)。
新たな書き込みアドレス値が識別に用いる識別データのワード数と同じになったら処理を終了し、同じでなければ書き込みを続ける(ST45)。
【0073】
<7.シリアル通信フォーマット>
図8(A)および(B)は、本実施形態に係る高速データ転送制御回路のシリアル通信のフォーマット例を説明するための図である。図8(A)は書き込み動作時のフォーマットを、図8(B)は読み出し動作時のフォーマット例をそれぞれ示している。
次に、図8(A)および(B)に関連付けて、第2回路300の高速データ転送制御回路310のシリアル通信のフォーマットを説明する。
【0074】
バースト転送などのモードでの高速転送も行うことができるが、ここでは比較的小さなデータ転送について述べるにとどめる。ここでワードとは転送の単位であり、8ビットのバイトデータであったり、16ビットの2バイトデータであったりする。データのみを複数バイトとし、データ以外を1バイトとすることも可能である。
【0075】
図8(A)に示すように、ユーザ装置60からメモリ装置10への書き込みにおいて、ユーザ装置60からメモリ装置10へデータ転送の開始を示すSTARTワードを転送後、続けてR/Wビットをゼロとしてデータの格納アドレスを転送する。
メモリ装置10側で正常に受け取れた場合はメモリからはACKワードをユーザ装置60に返信する。
送るべきデータがユーザ装置60にある場合は、ユーザ装置60はさらにデータワードを転送、メモリ装置10側で正常に受け取れた場合はメモリ装置10からはACKワードをユーザ装置60に返信する。
ユーザ装置60に送るべきデータがなくなった場合は、ユーザ装置60からメモリ装置10にSTOPワードを転送して、一連の書き込み動作が終了する。
【0076】
図8(B)に示すように、ユーザ装置60がメモリ装置10からデータを読み出す場合には、ユーザ装置60からメモリ装置10へデータ転送の開始を示すSTARTワードを転送後、続けてR/Wビットを1としてデータの読み込みアドレスを転送する。
メモリ装置10側で正常に受け取れた場合は、メモリ装置10からはACKワードをユーザ装置60に返信する。
指示された読み込みアドレスのデータをユーザ装置60に転送し、ユーザ装置60側で正常に受け取れた場合はユーザ装置60からはACKワードをメモリ装置10に返信する。
ユーザ装置60は受け取るべきデータがなくなった場合は、ユーザ装置60からメモリ装置10にNAKワードを転送し、続いてSTOPワードを転送して、一連の読み込み動作が終了する。
【0077】
<8.複数モジュールでの故障回避>
図9は、複数モジュールでの故障を回避する構成例を示す図である。
次に、図9に関連付けて、第1回路200の不揮発性メモリ210Aを複数のモジュールとして実装することでモジュールのひとつに致命的問題が発生して読み出せなくなった場合でもすべてのデータを復帰させることができる仕組みを説明する。
【0078】
モジュール毎の処理としては特定ビットなどが読み出せなくなった場合には、それぞれのメモリモジュールのデータをECCによりワード内の単一ビットの復元などは可能であるが、モジュール全体が故障してはモジュール単位でのECCでは復元ができない。
ひとつのメモリチップの中にまったく同じ入出力インタフェースを持つメモリモジュールMMを複数実装し、複数のモジュールにレイド構成でデータを格納する。
図9において、MM1〜MM4がメモリモジュールを示し、211はレイド(RAID)制御部を示している。
【0079】
レイド構成でデータを格納する回路はメモリチップの外部に設置する。
各メモリモジュールMM1〜MM4をハードディスクのそれぞれのハードドライブに置き換えたことに対応するデータの格納を行う。
ハードディスクで一般に使われている用語として、RAID5(ブロック単位での単一パリティ分散)などがあるが、これらに対応したデータの格納を行う。
RAID制御部211の機能はこのようなハードディスクで行われていると同じ機能であるので、ここでは説明を割愛する。
【0080】
たとえばRAID5での場合のデータ格納方法を説明する。
データ系列DTS1としてデータDT1−1、データDT1−1、データDT1−1、パリティPRT1、データ系列DTS2としてデータDT2−1、データDT2−1、データDT2−1、パリティPRT2を考える。
同様に、データ系列DTS3としてデータDT3−1、データDT3−1、データDT3−1、パリティPRT3、データ系列DTS4としてデータDT4−1、データDT4−1、データDT4−1、パリティPRT4を考える。
【0081】
データDT1−1などをデータブロックとよび系列を構成するデータを同一サイズに分割してブロック内の同じ相対アドレスに対するデータのパリティを格納したものをその系列のパリティブロックとしてデータ系列DTS1ならパリティPRT1とする。
単一チップ内のメモリモジュールMM1,MM2,MM3,MM4にはそれぞれデータ系列の一部が入る。
メモリモジュールMM1にはデータDT1−1、データDT2−2、データDT3−3、パリティPRT4が格納される。
メモリモジュールMM2にはデータDT1−2、データDT2−3、データDT4−1、パリティPRT3が格納される。
メモリモジュールMM3にはデータDT1−3、データDT3−1、データDT4−2、パリティPRT2が格納される。
メモリモジュールMM4にはデータDT2−1、データDT3−2、データDT4−3、パリティPRT1が格納される。
【0082】
このようにデータとその対応するパリティをモジュール分割して格納することで次の効果を得ることができる。
すなわち、どのメモリモジュールが故障してモジュール全体が読み出せなくなったとしても、他のメモリモジュールの情報を用いて故障して読み出せなくなったメモリモジュール内に格納されたデータをすべて復元することができる。
【0083】
<9.マーク図による解析>
図10は、本実施形態に係るマーク図によりメモリ内に保存したデータのフォーマットを解析する例を説明するための図である。
次に、メモリ内に保存したデータのフォーマットを解析できるために特定のマークをデータとして保存しかつ特定のマークをチップ表面などに刻印することでメモリチップ内に格納されたデータフォーマットの解析を正確に少ない工数で行う様子を説明する。
【0084】
メモリチップ70の表面にマーク図71として特定の形を認識できるように、たとえばポリシリコンにより図形を形成する。ここでのメモリチップ70は、図1の第1回路200に相当する。
チップ表面とは、チップの表面から光学的に観察できるということであり、チップの最上面は酸化ケイ素などの保護膜が有ってもよい。
メモリチップ70の不揮発性メモリに格納するデータにも同じ図形の画像データを格納する。
データをメモリに格納してから長い年月が経過して格納データのフォーマットが不明になった場合に次の処理を行う。
データ解析のアルゴリズムを複数トライする中で、チップ表面の図形が読み出しデータから解析処理で復元できることを目標とする。
解析途中でまったく異なった図形になり始めた場合はそのアルゴリズムやパラメータでの解析を中断して次のパラメータやアルゴリズムに切り替えて解析をつづけることにより、効率的に解析作業を行うことができ、解析結果の確からしさも確認することができる。
【0085】
以上説明したように、本実施形態によれば、次のような効果が実現可能となっている。
メモリチップのビット単価を最低限に抑えることが可能である。
メモリチップに要求するインタフェース仕様のバリエーションを非常に少なくまたは1タイプのみに限定可能である。
メモリチップのインタフェース仕様を簡素にできることでインタフェース仕様不明のために読み出せなくなるということがなくなる。
【0086】
また、ウイルスおよび人的ミスおよび処理システムバグなどにより、メモリに書き込まれた貴重なデータが書き換えられたり消去されたりすることがなくなる。
ワンタイム書き込みとして長期の保存性を保障可能となる。
メモリの内容をまったく変更できないため改竄ができないことを保障できる。
【0087】
長期保存性のために動作速度の遅いメモリを通常のフラッシュメモリのように高速に利用できる。
長期保存メモリに確実にデータを保存できる。
【0088】
また、現実的な設計基準での設計が可能となる。
腐食しにくい材料のためメモリセルの保持特性に近い読み出しの長期保障が可能である。
【0089】
そして、数十年以上の単位で記録データを長期的にかつ安定に保存でき、しかも保存データを確実に読み出しすることができる。
【符号の説明】
【0090】
10・・・メモリ装置、20・・・第1回路基板、30・・・第2回路基板、40・・・コネクタ、50・・・電池、200・・・第1回路、210・・・不揮発性メモリ(NVM)、220・・・全体書き込み制御ヒューズ回路(WCFC)、230・・・高速書き込み読み出し制御回路(HWRCTL)、240・・・長期信頼性読み出し制御回路(LRRCTL)、250・・・2:1セレクタ(SLC)、260・・・領域単位書き込み制御回路(AUWCTL)、270・・・不揮発性レジスタ(NREG)、280・・・接続部、300・・・第2回路、310・・・高速データ転送制御回路(HDTRCTL)、320・・・高速不揮発性メモリ(HNVM)、330・・・転送表示部(TRDSP)。
【特許請求の範囲】
【請求項1】
データを記録し保存するための第1回路と、
上記第1回路の記録および再生のためのデータの転送制御が可能な第2回路と、を有し、
上記第1回路と上記第2回路とは分割して実装可能で、
上記第1回路は、
読み出し・書き込み信号が第1レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第2レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、
上記第2回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路と、を含む
メモリ装置。
【請求項2】
上記第2回路は、高速データ転送制御回路および当該高速データ転送制御回路に接続されたコネクタを有し、
上記第1回路は、上記コネクタに対して着脱自在に接続可能な接続部を有する
請求項1記載のメモリ装置。
【請求項3】
上記第1回路は、
上記データ記録回路からの読み出しデータを上記書き込み読み出し制御回路とは別経路で上記第2回路に転送する長期信頼性読み出し制御回路を、有し、
上記書き込み読み出し制御回路と上記長期信頼性読み出し制御回路とは、それぞれ異なる経路を介して上記第2回路と接続される
請求項1または2記載のメモリ装置。
【請求項4】
上記長期信頼性読み出し制御回路によるデータ読み出し経路は、上記データ記録回路へのデータ書き込みが禁止されると選択される
請求項3記載のメモリ装置。
【請求項5】
上記第2回路は、
上記第1回路とのデータ転送制御を行うデータ転送制御回路と、
上記データ転送制御回路の作業用メモリと、を含み、
上記データ転送制御回路は、
それぞれ異なる経路を介して上記書き込み読み出し制御回路と上記長期信頼性読み出し制御回路とに接続される
請求項3または4記載のメモリ装置。
【請求項6】
上記第1回路は、
書き込み禁止信号が非アクティブの場合には、上記読み出し・書き込み信号のレベルを供給された第1レベルまたは第2レベルで上記データ記録回路に供給し、上記書き込み禁止信号がアクティブで供給されると、上記読み出し・書き込み信号のレベルを上記第1レベルに固定して上記データ記録回路へのデータの書き込みを禁止させ、選択信号を出力する書き込み制御回路と、
上記書き込み禁止が行われていない場合、上記書き込み読み出し制御回路を通して上記データ記録回路に対するデータの書き込みおよび読み出しを行う第1経路を選択し、上記書き込み禁止制御が行われている場合、上記長期信頼性読み出し制御回路を通して上記データ記録回路からのデータの読み出しを行う第2経路を選択するセレクタと、を含み、
上記書き込み読み出し制御回路は、
上記第2回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記書き込み禁止信号をアクティブで上記書き込み制御回路に供給する
請求項3から5のいずれか一に記載のメモリ装置。
【請求項1】
データを記録し保存するための第1回路と、
上記第1回路の記録および再生のためのデータの転送制御が可能な第2回路と、を有し、
上記第1回路と上記第2回路とは分割して実装可能で、
上記第1回路は、
読み出し・書き込み信号が第1レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第2レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、
上記第2回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路と、を含む
メモリ装置。
【請求項2】
上記第2回路は、高速データ転送制御回路および当該高速データ転送制御回路に接続されたコネクタを有し、
上記第1回路は、上記コネクタに対して着脱自在に接続可能な接続部を有する
請求項1記載のメモリ装置。
【請求項3】
上記第1回路は、
上記データ記録回路からの読み出しデータを上記書き込み読み出し制御回路とは別経路で上記第2回路に転送する長期信頼性読み出し制御回路を、有し、
上記書き込み読み出し制御回路と上記長期信頼性読み出し制御回路とは、それぞれ異なる経路を介して上記第2回路と接続される
請求項1または2記載のメモリ装置。
【請求項4】
上記長期信頼性読み出し制御回路によるデータ読み出し経路は、上記データ記録回路へのデータ書き込みが禁止されると選択される
請求項3記載のメモリ装置。
【請求項5】
上記第2回路は、
上記第1回路とのデータ転送制御を行うデータ転送制御回路と、
上記データ転送制御回路の作業用メモリと、を含み、
上記データ転送制御回路は、
それぞれ異なる経路を介して上記書き込み読み出し制御回路と上記長期信頼性読み出し制御回路とに接続される
請求項3または4記載のメモリ装置。
【請求項6】
上記第1回路は、
書き込み禁止信号が非アクティブの場合には、上記読み出し・書き込み信号のレベルを供給された第1レベルまたは第2レベルで上記データ記録回路に供給し、上記書き込み禁止信号がアクティブで供給されると、上記読み出し・書き込み信号のレベルを上記第1レベルに固定して上記データ記録回路へのデータの書き込みを禁止させ、選択信号を出力する書き込み制御回路と、
上記書き込み禁止が行われていない場合、上記書き込み読み出し制御回路を通して上記データ記録回路に対するデータの書き込みおよび読み出しを行う第1経路を選択し、上記書き込み禁止制御が行われている場合、上記長期信頼性読み出し制御回路を通して上記データ記録回路からのデータの読み出しを行う第2経路を選択するセレクタと、を含み、
上記書き込み読み出し制御回路は、
上記第2回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記書き込み禁止信号をアクティブで上記書き込み制御回路に供給する
請求項3から5のいずれか一に記載のメモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2010−198075(P2010−198075A)
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願番号】特願2009−39054(P2009−39054)
【出願日】平成21年2月23日(2009.2.23)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願日】平成21年2月23日(2009.2.23)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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