レーダ受信信号のパルス圧縮装置
【課題】本発明の課題は、パルス圧縮処理を早い時間で完了しリアルタイム性が向上するレーダ受信信号のパルス圧縮装置を提供することにある。
【解決手段】本発明は、レーダ受信信号をデジタル信号に変換してＩＱ検波したＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｒと虚数部ｊＳのデータを得る第１の高速フーリエ変換部と、レーダ送信信号を生成するＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｔと虚数部ｊＵのデータを得る第２の高速フーリエ変換部と、前記第１の高速フーリエ変換部からのデータＲ，ｊＳと前記第２の高速フーリエ変換部からのデータＴ，ｊＵを用いて複素演算処理してＴ・Ｒ＋Ｕ・Ｓとｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）のデータを得る演算部と、前記演算部からの出力データを逆高速フーリエ変換処理する逆高速フーリエ変換部とを具備することを特徴とする。
【解決手段】本発明は、レーダ受信信号をデジタル信号に変換してＩＱ検波したＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｒと虚数部ｊＳのデータを得る第１の高速フーリエ変換部と、レーダ送信信号を生成するＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｔと虚数部ｊＵのデータを得る第２の高速フーリエ変換部と、前記第１の高速フーリエ変換部からのデータＲ，ｊＳと前記第２の高速フーリエ変換部からのデータＴ，ｊＵを用いて複素演算処理してＴ・Ｒ＋Ｕ・Ｓとｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）のデータを得る演算部と、前記演算部からの出力データを逆高速フーリエ変換処理する逆高速フーリエ変換部とを具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダ受信信号がデジタルＩＱ検波された信号を周波数領域上でパルス圧縮するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で実現可能なレーダ受信信号のパルス圧縮装置に関する。
【背景技術】
【０００２】
航空機搭載用のレーダを開発した場合は、アンテナ方位に対して、リアルタイムに画像データを表示する必要があり、出来る限り、処理時間遅れを小さくしたい要求がある。
【０００３】
従来、周波数領域でのパルス圧縮は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）のパイプラインを用いて実現してきた。
【０００４】
図７は従来のＤＳＰでパルス圧縮処理したときの処理時間を示す説明図である。すなわち、レーダ受信信号を中間周波にしてＡＤ変換した後ＩＱ検波してＩデータとＱデータを得る。このＩデータとＱデータをＤＤＲ等のメモリへの書き込み（Ｗｒｉｔｅ）と共にそのＩデータとＱデータをＤＳＰに取り込み、その後、ＤＳＰメモリからＩデータとＱデータを読み出し（ＲＥＡＤ）パルス圧縮の信号処理を行い、その後、その圧縮データをＤＳＰメモリに書き込み（ＷＲＩＴＥ）と共にＤＤＲ等のメモリに溜め、ＤＤＲ等のメモリから圧縮データを読み出し（Ｒｅａｄ）ビデオデータに変換してビデオ波形を生成していた。
【０００５】
しかしながら、ＤＳＰを使用してパルス圧縮処理する場合、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドがあり、処理時間遅れが大きくなる。通常、あるデータ単位（ＴＲＧ単位：割り込み単位）で処理される場合、処理時間遅れは、５ＴＲＧ以上の処理時間遅れが生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２７５３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記の事情に鑑みてなされたもので、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドをなくし、パルス圧縮処理を早い時間で完了しリアルタイム性が向上するレーダ受信信号のパルス圧縮装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明に係るレーダ受信信号のパルス圧縮装置は、レーダ受信信号をデジタル信号に変換してＩＱ検波したＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｒと虚数部ｊＳのデータを得る第１の高速フーリエ変換部と、レーダ送信信号を生成するＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｔと虚数部ｊＵのデータを得る第２の高速フーリエ変換部と、前記第１の高速フーリエ変換部からのデータＲ，ｊＳと前記第２の高速フーリエ変換部からのデータＴ，ｊＵを用いて複素演算処理してＴ・Ｒ＋Ｕ・Ｓとｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）のデータを得る演算部と、前記演算部からの出力データを逆高速フーリエ変換処理する逆高速フーリエ変換部とを具備することを特徴とするものである。
【発明の効果】
【０００９】
本発明に係るレーダ受信信号のパルス圧縮装置は、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドをなくし、パルス圧縮処理を早い時間で完了しリアルタイム性が向上する。例えば、ＤＳＰを使用せずにＦＰＧＡで実現し、３ＴＲＧ以内での処理を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置の信号処理系統を示す構成説明図である。
【図２】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮計算を示す構成説明図である。
【図３】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図である。
【図４】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図である。
【図５】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮したビデオ波形を示す写真である。
【図６】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置にて処理したときの処理時間を示す説明図である。
【図７】従来のＤＳＰで処理したときの処理時間を示す説明図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、詳細に説明する。
【００１２】
図１は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置の信号処理系統を示す構成説明図である。図１において、１１は送信タイミング生成部（ＴＲＧ）、１２はチャープ（Ｉ）信号発生部、１３はチャープ（Ｑ）信号発生部、１４は送信種信号生成部（チャープ）、１５はデジタル（Ｄ）／アナログ（Ａ）変換部、１６は周波数変換器、１７は信号増幅器、１８はサーキュレータ、１９はアンテナ、２０は周波数変換器、２１はアナログ（Ａ）／デジタル（Ｄ）変換部、２２はＩＱ検波部、２３はパルス圧縮処理部、２４は航空機である。
【００１３】
図１に示すように、送信タイミング生成部（ＴＲＧ）１１の出力端から出力されたタイミング信号がチャープ（Ｉ）信号発生部１２の入力端及びチャープ（Ｑ）信号発生部１３の入力端に加えられ、チャープ（Ｉ）信号発生部１２の出力端から出力されたＩデータが送信種信号生成部（チャープ）１４の一方の入力端に加えられると共にパルス圧縮処理部２３の一方の入力端に加えられる。前記チャープ（Ｑ）信号発生部１３の出力端から出力されたＱデータが送信種信号生成部（チャープ）１４の他方の入力端に加えられると共にパルス圧縮処理部２３の他方の入力端に加えられる。
【００１４】
前記送信種信号生成部（チャープ）１４の出力端から出力された送信種信号はＤ／Ａ変換部１５により中間周波（ＩＦ）のアナログ信号に変換され、さらに周波数変換器１６で高周波（ＲＦ）信号に変換される。周波数変換器１６で変換されたＲＦ信号は信号増幅器１７で増幅されて後、サーキュレータ１８を通って送信信号ＴｘＲＦとしてアンテナ１９より航空機２４に向かって発射される。尚、パルス圧縮する為には、レーダの送信信号はパルス・ド・チャープ信号である必要がある。
【００１５】
航空機２４からの反射波はアンテナ１９により受信されて受信信号ＲｘＲＦとしてサーキュレータ１８を通って周波数変換器２０でＩＦ信号に変換され、さらにＡ／Ｄ変換部２１でデジタル信号に変換された受信データとなる。Ａ／Ｄ変換部２１から出力された受信データはＩＱ検波部２２でＩＱ検波されて、Ｉデータ、Ｑデータのデジタルデータとなり、パルス圧縮処理部２３の別の入力端に加えられる。パルス圧縮処理部２３はパルス圧縮処理部２３から入力されたＩデータ、Ｑデータに対してパルス圧縮処理を実施する。パルス圧縮処理とは受信信号に対して周波数対遅延時間特性を持つ回路を通すことで、パルス内に順番に分散されていた周波数成分が１点に集約され急峻なインパルス状態になる処理である。この原理を用いると、送信パルスは広くても高分解能の受信ビデオがえられる。
【００１６】
図２は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮計算を示す構成説明図であり、周波数領域でのＦＦＴ（高速フーリエ変換）の計算の模式図である。
【００１７】
すなわち、受信信号のＩデータ、Ｑデータ、それぞれに対してパルス圧縮を行う。受信データのＩデータをＦＦＴして得られた信号を複素平面上で、Ｒ及びＳと表す。実数部をＲ、虚数部をＳとすると、ＦＦＴしたデータは、Ｒ＋ｊＳと表される。
【００１８】
パルス圧縮を実現する為には、参照データも必要となるため、送信種信号のデータ（チャープデータ）も同様に処理を行う。送信種信号をＩＱ検波し、得られたＩデータに対して、ＦＦＴ処理を行う。ＦＦＴ後に得られた信号を複素平面上で、Ｔ及びＵと表す。実数部をＴ、虚数部をＵとすると、ＦＦＴしたデータは、Ｔ＋ｊＵと表される。
【００１９】
ＦＦＴ処理された結果は、周波数領域上のデータとなる。周波数領域での値で複素演算Ｔ・Ｒ＋Ｕ・Ｓ＋ｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）を実施し、得られたデータは、実数部Ｔ・Ｒ＋Ｕ・Ｓ及び虚数部−Ｔ・Ｓ＋Ｕ・Ｒに整理される。得られた結果を逆ＦＦＴすることで、時間領域のデータに戻し、パルス圧縮されたＩデータが得られる。
【００２０】
同様の処理をＱデータに対しても同じように行う。
【００２１】
図３は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図であり、Ｉデータのパルス圧縮処理である。図３において、３１はシフトレジスタ、３２はＦＦＴ（高速フーリエ変換）回路、３３，３４，３５，３６，３７は乗算回路、３８，３９は加算回路、４０は極性反転回路、４１はＩＦＦＴ（逆高速フーリエ変換）回路である。
【００２２】
図３に示すように、レーダ受信信号のＩデータ（ＩＣＨ：２ＭＨｚ，１６ｂｉｔ）はシフトレジスタ３１を介してＦＦＴ回路３２の入力端に入力される。ＦＦＴ回路３２の一方の出力端にはＩデータの実数部であるＩ（ｒｅａｌ）＝Ｒが出力され、ＦＦＴ回路３２の他方の出力端にはＩデータの虚数部であるＩ（ｉｍａｇｉｎａｒｙ）＝Ｓが出力される。ＦＦＴ回路３２から出力されたＩ（ｒｅａｌ）＝Ｒは乗算回路３３，３４のそれぞれ一方の入力端に入力され、ＦＦＴ回路３２から出力されたＩ（ｉｍａｇｉｎａｒｙ）＝Ｓは乗算回路３５，３６のそれぞれ一方の入力端に入力される。
【００２３】
乗算回路３３，３６のそれぞれ他方の入力端にはレーダ送信種信号を生成するＩデータの実数部であるＩ′（ｒｅａｌ）＝Ｔが入力され、乗算回路３４，３５のそれぞれ他方の入力端にはレーダ送信種信号を生成するＩデータの虚数部であるＩ′（ｉｍａｇｉｎａｒｙ）＝Ｕが入力される。
【００２４】
乗算回路３３の出力端にはＲ・Ｔが出力されて加算回路３８の一方の入力端に入力され、乗算回路３４の出力端にはＵ・Ｒが出力されて加算回路３９の一方の入力端に入力される。乗算回路３５の出力端にはＵ・Ｓが出力されて加算回路３８の他方の入力端に入力され、乗算回路３６の出力端にはＴ・Ｓが出力されて乗算回路３７の一方の入力端に入力される。乗算回路３７の他方の入力端には極性反転回路４０からの出力信号−１が入力され、乗算回路３７の出力端には−Ｔ・Ｓが出力されて加算回路３９の他方の入力端に入力される。
【００２５】
加算回路３８の出力端には（Ｒ・Ｔ＋Ｕ・Ｓ）＝ｒｅａｌ（Ｒ・Ｔ＋Ｕ・Ｓ）が出力されてＩＦＦＴ回路４１の一方の入力端に入力され、加算回路３８の出力端には（−Ｔ・Ｓ＋Ｕ・Ｒ）＝ｉｍａｇｉｎａｒｙ（−Ｔ・Ｓ＋Ｕ・Ｒ）が出力されてＩＦＦＴ回路４１の他方の入力端に入力される。ＩＦＦＴ回路４１の出力端にはパルス圧縮されたＩデータであるＩｃｏｍｖ（２ＭＨｚ，１６ｂｉｔ）が抽出される。
【００２６】
図４は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図であり、Ｑデータのパルス圧縮処理である。図４において、５１はシフトレジスタ、５２はＦＦＴ（高速フーリエ変換）回路、５３，５４，５５，５６，５７は乗算回路、５８，５９は加算回路、６０は極性反転回路、６１はＩＦＦＴ（逆高速フーリエ変換）回路である。
【００２７】
図４に示すように、レーダ受信信号のＱデータ（ＱＣＨ：２ＭＨｚ，１６ｂｉｔ）はシフトレジスタ５１を介してＦＦＴ回路５２の入力端に入力される。ＦＦＴ回路５２の一方の出力端にはＱデータの実数部であるＱ（ｒｅａｌ）＝Ｒが出力され、ＦＦＴ回路５２の他方の出力端にはＱデータの虚数部であるＱ（ｉｍａｇｉｎａｒｙ）＝Ｓが出力される。ＦＦＴ回路５２から出力されたＱ（ｒｅａｌ）＝Ｒは乗算回路５３，５４のそれぞれ一方の入力端に入力され、ＦＦＴ回路５２から出力されたＱ（ｉｍａｇｉｎａｒｙ）＝Ｓは乗算回路５５，５６のそれぞれ一方の入力端に入力される。
【００２８】
乗算回路５３，５６のそれぞれ他方の入力端にはレーダ送信種信号を生成するＱデータの実数部であるＱ′（ｒｅａｌ）＝Ｔが入力され、乗算回路５４，５５のそれぞれ他方の入力端にはレーダ送信種信号を生成するＱデータの虚数部であるＱ′（ｉｍａｇｉｎａｒｙ）＝Ｕが入力される。
【００２９】
乗算回路５３の出力端にはＲ・Ｔが出力されて加算回路５８の一方の入力端に入力され、乗算回路５４の出力端にはＵ・Ｒが出力されて加算回路５９の一方の入力端に入力される。乗算回路５５の出力端にはＵ・Ｓが出力されて加算回路５８の他方の入力端に入力され、乗算回路５６の出力端にはＴ・Ｓが出力されて乗算回路５７の一方の入力端に入力される。乗算回路５７の他方の入力端には極性反転回路６０からの出力信号−１が入力され、乗算回路５７の出力端には−Ｔ・Ｓが出力されて加算回路５９の他方の入力端に入力される。
【００３０】
加算回路５８の出力端には（Ｒ・Ｔ＋Ｕ・Ｓ）＝ｒｅａｌ（Ｒ・Ｔ＋Ｕ・Ｓ）が出力されてＩＦＦＴ回路６１の一方の入力端に入力され、加算回路５８の出力端には（−Ｔ・Ｓ＋Ｕ・Ｒ）＝ｉｍａｇｉｎａｒｙ（−Ｔ・Ｓ＋Ｕ・Ｒ）が出力されてＩＦＦＴ回路６１の他方の入力端に入力される。ＩＦＦＴ回路６１の出力端にはパルス圧縮されたＱデータであるＱｃｏｍｖ（２ＭＨｚ，１６ｂｉｔ）が抽出される。
【００３１】
図５は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮したビデオ波形を示す写真である。すなわち、実際に、パルス圧縮した信号の信号強度を算出し、ビデオ波形としたものを示し、中央の角の様に見える部分が、圧縮された箇所である。
【００３２】
図６は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置にて処理したときの処理時間を示す説明図である。すなわち、レーダ受信信号をアンテナで受信して中間周波にした信号をＡＤ変換してデジタルデータとして後、ＩＱ検波したＩデータ、Ｑデータを用いてパルス圧縮の信号処理をして圧縮データを得てビデオデータに変換してビデオ波形を生成していた。
【００３３】
以上のように、本発明に係るレーダ受信信号のパルス圧縮装置は、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドをなくし、パルス圧縮処理を早い時間で完了しリアルタイム性が向上する。例えば、ＤＳＰを使用せずにＦＰＧＡで実現し、３ＴＲＧでの処理を実現することができる。
【００３４】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００３５】
１１…送信タイミング生成部、１２…チャープ（Ｉ）信号発生部、１３…チャープ（Ｑ）信号発生部、１４…送信種信号生成部（チャープ）、１５…デジタル（Ｄ）／アナログ（Ａ）変換部、１６…周波数変換器、１７…信号増幅器、１８…サーキュレータ、１９…アンテナ、２０…周波数変換器、２１…アナログ（Ａ）／デジタル（Ｄ）変換部、２２…ＩＱ検波部、２３…パルス圧縮処理部、２４…航空機、３１…シフトレジスタ、３２…ＦＦＴ（高速フーリエ変換）回路、３３，３４，３５，３６，３７…乗算回路、３８，３９…加算回路、４０…極性反転回路、４１…ＩＦＦＴ（逆高速フーリエ変換）回路、５１…シフトレジスタ、５２…ＦＦＴ（高速フーリエ変換）回路、５３，５４，５５，５６，５７…乗算回路、５８，５９…加算回路、６０…極性反転回路、６１…ＩＦＦＴ（逆高速フーリエ変換）回路。
【技術分野】
【０００１】
本発明は、レーダ受信信号がデジタルＩＱ検波された信号を周波数領域上でパルス圧縮するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で実現可能なレーダ受信信号のパルス圧縮装置に関する。
【背景技術】
【０００２】
航空機搭載用のレーダを開発した場合は、アンテナ方位に対して、リアルタイムに画像データを表示する必要があり、出来る限り、処理時間遅れを小さくしたい要求がある。
【０００３】
従来、周波数領域でのパルス圧縮は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）のパイプラインを用いて実現してきた。
【０００４】
図７は従来のＤＳＰでパルス圧縮処理したときの処理時間を示す説明図である。すなわち、レーダ受信信号を中間周波にしてＡＤ変換した後ＩＱ検波してＩデータとＱデータを得る。このＩデータとＱデータをＤＤＲ等のメモリへの書き込み（Ｗｒｉｔｅ）と共にそのＩデータとＱデータをＤＳＰに取り込み、その後、ＤＳＰメモリからＩデータとＱデータを読み出し（ＲＥＡＤ）パルス圧縮の信号処理を行い、その後、その圧縮データをＤＳＰメモリに書き込み（ＷＲＩＴＥ）と共にＤＤＲ等のメモリに溜め、ＤＤＲ等のメモリから圧縮データを読み出し（Ｒｅａｄ）ビデオデータに変換してビデオ波形を生成していた。
【０００５】
しかしながら、ＤＳＰを使用してパルス圧縮処理する場合、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドがあり、処理時間遅れが大きくなる。通常、あるデータ単位（ＴＲＧ単位：割り込み単位）で処理される場合、処理時間遅れは、５ＴＲＧ以上の処理時間遅れが生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２７５３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記の事情に鑑みてなされたもので、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドをなくし、パルス圧縮処理を早い時間で完了しリアルタイム性が向上するレーダ受信信号のパルス圧縮装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明に係るレーダ受信信号のパルス圧縮装置は、レーダ受信信号をデジタル信号に変換してＩＱ検波したＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｒと虚数部ｊＳのデータを得る第１の高速フーリエ変換部と、レーダ送信信号を生成するＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｔと虚数部ｊＵのデータを得る第２の高速フーリエ変換部と、前記第１の高速フーリエ変換部からのデータＲ，ｊＳと前記第２の高速フーリエ変換部からのデータＴ，ｊＵを用いて複素演算処理してＴ・Ｒ＋Ｕ・Ｓとｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）のデータを得る演算部と、前記演算部からの出力データを逆高速フーリエ変換処理する逆高速フーリエ変換部とを具備することを特徴とするものである。
【発明の効果】
【０００９】
本発明に係るレーダ受信信号のパルス圧縮装置は、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドをなくし、パルス圧縮処理を早い時間で完了しリアルタイム性が向上する。例えば、ＤＳＰを使用せずにＦＰＧＡで実現し、３ＴＲＧ以内での処理を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置の信号処理系統を示す構成説明図である。
【図２】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮計算を示す構成説明図である。
【図３】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図である。
【図４】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図である。
【図５】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮したビデオ波形を示す写真である。
【図６】本発明の実施形態に係るレーダ受信信号のパルス圧縮装置にて処理したときの処理時間を示す説明図である。
【図７】従来のＤＳＰで処理したときの処理時間を示す説明図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、詳細に説明する。
【００１２】
図１は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置の信号処理系統を示す構成説明図である。図１において、１１は送信タイミング生成部（ＴＲＧ）、１２はチャープ（Ｉ）信号発生部、１３はチャープ（Ｑ）信号発生部、１４は送信種信号生成部（チャープ）、１５はデジタル（Ｄ）／アナログ（Ａ）変換部、１６は周波数変換器、１７は信号増幅器、１８はサーキュレータ、１９はアンテナ、２０は周波数変換器、２１はアナログ（Ａ）／デジタル（Ｄ）変換部、２２はＩＱ検波部、２３はパルス圧縮処理部、２４は航空機である。
【００１３】
図１に示すように、送信タイミング生成部（ＴＲＧ）１１の出力端から出力されたタイミング信号がチャープ（Ｉ）信号発生部１２の入力端及びチャープ（Ｑ）信号発生部１３の入力端に加えられ、チャープ（Ｉ）信号発生部１２の出力端から出力されたＩデータが送信種信号生成部（チャープ）１４の一方の入力端に加えられると共にパルス圧縮処理部２３の一方の入力端に加えられる。前記チャープ（Ｑ）信号発生部１３の出力端から出力されたＱデータが送信種信号生成部（チャープ）１４の他方の入力端に加えられると共にパルス圧縮処理部２３の他方の入力端に加えられる。
【００１４】
前記送信種信号生成部（チャープ）１４の出力端から出力された送信種信号はＤ／Ａ変換部１５により中間周波（ＩＦ）のアナログ信号に変換され、さらに周波数変換器１６で高周波（ＲＦ）信号に変換される。周波数変換器１６で変換されたＲＦ信号は信号増幅器１７で増幅されて後、サーキュレータ１８を通って送信信号ＴｘＲＦとしてアンテナ１９より航空機２４に向かって発射される。尚、パルス圧縮する為には、レーダの送信信号はパルス・ド・チャープ信号である必要がある。
【００１５】
航空機２４からの反射波はアンテナ１９により受信されて受信信号ＲｘＲＦとしてサーキュレータ１８を通って周波数変換器２０でＩＦ信号に変換され、さらにＡ／Ｄ変換部２１でデジタル信号に変換された受信データとなる。Ａ／Ｄ変換部２１から出力された受信データはＩＱ検波部２２でＩＱ検波されて、Ｉデータ、Ｑデータのデジタルデータとなり、パルス圧縮処理部２３の別の入力端に加えられる。パルス圧縮処理部２３はパルス圧縮処理部２３から入力されたＩデータ、Ｑデータに対してパルス圧縮処理を実施する。パルス圧縮処理とは受信信号に対して周波数対遅延時間特性を持つ回路を通すことで、パルス内に順番に分散されていた周波数成分が１点に集約され急峻なインパルス状態になる処理である。この原理を用いると、送信パルスは広くても高分解能の受信ビデオがえられる。
【００１６】
図２は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮計算を示す構成説明図であり、周波数領域でのＦＦＴ（高速フーリエ変換）の計算の模式図である。
【００１７】
すなわち、受信信号のＩデータ、Ｑデータ、それぞれに対してパルス圧縮を行う。受信データのＩデータをＦＦＴして得られた信号を複素平面上で、Ｒ及びＳと表す。実数部をＲ、虚数部をＳとすると、ＦＦＴしたデータは、Ｒ＋ｊＳと表される。
【００１８】
パルス圧縮を実現する為には、参照データも必要となるため、送信種信号のデータ（チャープデータ）も同様に処理を行う。送信種信号をＩＱ検波し、得られたＩデータに対して、ＦＦＴ処理を行う。ＦＦＴ後に得られた信号を複素平面上で、Ｔ及びＵと表す。実数部をＴ、虚数部をＵとすると、ＦＦＴしたデータは、Ｔ＋ｊＵと表される。
【００１９】
ＦＦＴ処理された結果は、周波数領域上のデータとなる。周波数領域での値で複素演算Ｔ・Ｒ＋Ｕ・Ｓ＋ｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）を実施し、得られたデータは、実数部Ｔ・Ｒ＋Ｕ・Ｓ及び虚数部−Ｔ・Ｓ＋Ｕ・Ｒに整理される。得られた結果を逆ＦＦＴすることで、時間領域のデータに戻し、パルス圧縮されたＩデータが得られる。
【００２０】
同様の処理をＱデータに対しても同じように行う。
【００２１】
図３は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図であり、Ｉデータのパルス圧縮処理である。図３において、３１はシフトレジスタ、３２はＦＦＴ（高速フーリエ変換）回路、３３，３４，３５，３６，３７は乗算回路、３８，３９は加算回路、４０は極性反転回路、４１はＩＦＦＴ（逆高速フーリエ変換）回路である。
【００２２】
図３に示すように、レーダ受信信号のＩデータ（ＩＣＨ：２ＭＨｚ，１６ｂｉｔ）はシフトレジスタ３１を介してＦＦＴ回路３２の入力端に入力される。ＦＦＴ回路３２の一方の出力端にはＩデータの実数部であるＩ（ｒｅａｌ）＝Ｒが出力され、ＦＦＴ回路３２の他方の出力端にはＩデータの虚数部であるＩ（ｉｍａｇｉｎａｒｙ）＝Ｓが出力される。ＦＦＴ回路３２から出力されたＩ（ｒｅａｌ）＝Ｒは乗算回路３３，３４のそれぞれ一方の入力端に入力され、ＦＦＴ回路３２から出力されたＩ（ｉｍａｇｉｎａｒｙ）＝Ｓは乗算回路３５，３６のそれぞれ一方の入力端に入力される。
【００２３】
乗算回路３３，３６のそれぞれ他方の入力端にはレーダ送信種信号を生成するＩデータの実数部であるＩ′（ｒｅａｌ）＝Ｔが入力され、乗算回路３４，３５のそれぞれ他方の入力端にはレーダ送信種信号を生成するＩデータの虚数部であるＩ′（ｉｍａｇｉｎａｒｙ）＝Ｕが入力される。
【００２４】
乗算回路３３の出力端にはＲ・Ｔが出力されて加算回路３８の一方の入力端に入力され、乗算回路３４の出力端にはＵ・Ｒが出力されて加算回路３９の一方の入力端に入力される。乗算回路３５の出力端にはＵ・Ｓが出力されて加算回路３８の他方の入力端に入力され、乗算回路３６の出力端にはＴ・Ｓが出力されて乗算回路３７の一方の入力端に入力される。乗算回路３７の他方の入力端には極性反転回路４０からの出力信号−１が入力され、乗算回路３７の出力端には−Ｔ・Ｓが出力されて加算回路３９の他方の入力端に入力される。
【００２５】
加算回路３８の出力端には（Ｒ・Ｔ＋Ｕ・Ｓ）＝ｒｅａｌ（Ｒ・Ｔ＋Ｕ・Ｓ）が出力されてＩＦＦＴ回路４１の一方の入力端に入力され、加算回路３８の出力端には（−Ｔ・Ｓ＋Ｕ・Ｒ）＝ｉｍａｇｉｎａｒｙ（−Ｔ・Ｓ＋Ｕ・Ｒ）が出力されてＩＦＦＴ回路４１の他方の入力端に入力される。ＩＦＦＴ回路４１の出力端にはパルス圧縮されたＩデータであるＩｃｏｍｖ（２ＭＨｚ，１６ｂｉｔ）が抽出される。
【００２６】
図４は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮部の処理系統を示す構成説明図であり、Ｑデータのパルス圧縮処理である。図４において、５１はシフトレジスタ、５２はＦＦＴ（高速フーリエ変換）回路、５３，５４，５５，５６，５７は乗算回路、５８，５９は加算回路、６０は極性反転回路、６１はＩＦＦＴ（逆高速フーリエ変換）回路である。
【００２７】
図４に示すように、レーダ受信信号のＱデータ（ＱＣＨ：２ＭＨｚ，１６ｂｉｔ）はシフトレジスタ５１を介してＦＦＴ回路５２の入力端に入力される。ＦＦＴ回路５２の一方の出力端にはＱデータの実数部であるＱ（ｒｅａｌ）＝Ｒが出力され、ＦＦＴ回路５２の他方の出力端にはＱデータの虚数部であるＱ（ｉｍａｇｉｎａｒｙ）＝Ｓが出力される。ＦＦＴ回路５２から出力されたＱ（ｒｅａｌ）＝Ｒは乗算回路５３，５４のそれぞれ一方の入力端に入力され、ＦＦＴ回路５２から出力されたＱ（ｉｍａｇｉｎａｒｙ）＝Ｓは乗算回路５５，５６のそれぞれ一方の入力端に入力される。
【００２８】
乗算回路５３，５６のそれぞれ他方の入力端にはレーダ送信種信号を生成するＱデータの実数部であるＱ′（ｒｅａｌ）＝Ｔが入力され、乗算回路５４，５５のそれぞれ他方の入力端にはレーダ送信種信号を生成するＱデータの虚数部であるＱ′（ｉｍａｇｉｎａｒｙ）＝Ｕが入力される。
【００２９】
乗算回路５３の出力端にはＲ・Ｔが出力されて加算回路５８の一方の入力端に入力され、乗算回路５４の出力端にはＵ・Ｒが出力されて加算回路５９の一方の入力端に入力される。乗算回路５５の出力端にはＵ・Ｓが出力されて加算回路５８の他方の入力端に入力され、乗算回路５６の出力端にはＴ・Ｓが出力されて乗算回路５７の一方の入力端に入力される。乗算回路５７の他方の入力端には極性反転回路６０からの出力信号−１が入力され、乗算回路５７の出力端には−Ｔ・Ｓが出力されて加算回路５９の他方の入力端に入力される。
【００３０】
加算回路５８の出力端には（Ｒ・Ｔ＋Ｕ・Ｓ）＝ｒｅａｌ（Ｒ・Ｔ＋Ｕ・Ｓ）が出力されてＩＦＦＴ回路６１の一方の入力端に入力され、加算回路５８の出力端には（−Ｔ・Ｓ＋Ｕ・Ｒ）＝ｉｍａｇｉｎａｒｙ（−Ｔ・Ｓ＋Ｕ・Ｒ）が出力されてＩＦＦＴ回路６１の他方の入力端に入力される。ＩＦＦＴ回路６１の出力端にはパルス圧縮されたＱデータであるＱｃｏｍｖ（２ＭＨｚ，１６ｂｉｔ）が抽出される。
【００３１】
図５は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置のパルス圧縮したビデオ波形を示す写真である。すなわち、実際に、パルス圧縮した信号の信号強度を算出し、ビデオ波形としたものを示し、中央の角の様に見える部分が、圧縮された箇所である。
【００３２】
図６は本発明の実施形態に係るレーダ受信信号のパルス圧縮装置にて処理したときの処理時間を示す説明図である。すなわち、レーダ受信信号をアンテナで受信して中間周波にした信号をＡＤ変換してデジタルデータとして後、ＩＱ検波したＩデータ、Ｑデータを用いてパルス圧縮の信号処理をして圧縮データを得てビデオデータに変換してビデオ波形を生成していた。
【００３３】
以上のように、本発明に係るレーダ受信信号のパルス圧縮装置は、メモリの読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）のオーバーヘッドをなくし、パルス圧縮処理を早い時間で完了しリアルタイム性が向上する。例えば、ＤＳＰを使用せずにＦＰＧＡで実現し、３ＴＲＧでの処理を実現することができる。
【００３４】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００３５】
１１…送信タイミング生成部、１２…チャープ（Ｉ）信号発生部、１３…チャープ（Ｑ）信号発生部、１４…送信種信号生成部（チャープ）、１５…デジタル（Ｄ）／アナログ（Ａ）変換部、１６…周波数変換器、１７…信号増幅器、１８…サーキュレータ、１９…アンテナ、２０…周波数変換器、２１…アナログ（Ａ）／デジタル（Ｄ）変換部、２２…ＩＱ検波部、２３…パルス圧縮処理部、２４…航空機、３１…シフトレジスタ、３２…ＦＦＴ（高速フーリエ変換）回路、３３，３４，３５，３６，３７…乗算回路、３８，３９…加算回路、４０…極性反転回路、４１…ＩＦＦＴ（逆高速フーリエ変換）回路、５１…シフトレジスタ、５２…ＦＦＴ（高速フーリエ変換）回路、５３，５４，５５，５６，５７…乗算回路、５８，５９…加算回路、６０…極性反転回路、６１…ＩＦＦＴ（逆高速フーリエ変換）回路。
【特許請求の範囲】
【請求項１】
レーダ受信信号をデジタル信号に変換してＩＱ検波したＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｒと虚数部ｊＳのデータを得る第１の高速フーリエ変換部と、
レーダ送信信号を生成するＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｔと虚数部ｊＵのデータを得る第２の高速フーリエ変換部と、
前記第１の高速フーリエ変換部からのデータＲ，ｊＳと前記第２の高速フーリエ変換部からのデータＴ，ｊＵを用いて複素演算処理してＴ・Ｒ＋Ｕ・Ｓとｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）のデータを得る演算部と、
前記演算部からの出力データを逆高速フーリエ変換処理する逆高速フーリエ変換部と
を具備することを特徴とするレーダ受信信号のパルス圧縮装置。
【請求項１】
レーダ受信信号をデジタル信号に変換してＩＱ検波したＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｒと虚数部ｊＳのデータを得る第１の高速フーリエ変換部と、
レーダ送信信号を生成するＩデータとＱデータをそれぞれ高速フーリエ変換処理して周波数領域上の実数部Ｔと虚数部ｊＵのデータを得る第２の高速フーリエ変換部と、
前記第１の高速フーリエ変換部からのデータＲ，ｊＳと前記第２の高速フーリエ変換部からのデータＴ，ｊＵを用いて複素演算処理してＴ・Ｒ＋Ｕ・Ｓとｊ（−Ｔ・Ｓ＋Ｕ・Ｒ）のデータを得る演算部と、
前記演算部からの出力データを逆高速フーリエ変換処理する逆高速フーリエ変換部と
を具備することを特徴とするレーダ受信信号のパルス圧縮装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１９１１３３（Ｐ２０１１−１９１１３３Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５６３４９（Ｐ２０１０−５６３４９）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００２２１１５５）東芝電波プロダクツ株式会社 (62)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００２２１１５５）東芝電波プロダクツ株式会社 (62)
【Ｆターム（参考）】
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