不揮発性メモリセル、不揮発性メモリ装置、及び不揮発性メモリ装置の製造方法
【課題】不揮発性メモリセルを提供する。
【解決手段】不揮発性メモリセルは、互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜、第１層間絶縁膜と第２層間絶縁膜とを貫く第１電極、第１電極の側面に沿って第１電極と並ぶように形成された抵抗変化膜、及び第１層間絶縁膜と第２層間絶縁膜との間に形成された第２電極を含み、第２電極は金属からなる導電膜と導電膜が含む導電物質の拡散を防止する拡散防止膜を含む。
【解決手段】不揮発性メモリセルは、互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜、第１層間絶縁膜と第２層間絶縁膜とを貫く第１電極、第１電極の側面に沿って第１電極と並ぶように形成された抵抗変化膜、及び第１層間絶縁膜と第２層間絶縁膜との間に形成された第２電極を含み、第２電極は金属からなる導電膜と導電膜が含む導電物質の拡散を防止する拡散防止膜を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセル及びこれを含む不揮発性メモリ装置に関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などのような半導体を利用して実現する記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置と不揮発性メモリ装置に区分される。
【０００３】
揮発性メモリ装置は、電源供給が遮断されると保存していたデータが消滅するメモリ装置である。揮発性メモリ装置は、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などを含む。不揮発性メモリ装置は、電源供給が遮断されても保存していたデータを維持するメモリ装置である。不揮発性メモリ装置は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、抵抗メモリ装置（例えば、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ））などを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、集積度を向上させた不揮発性メモリセルを提供するものである。
【０００５】
本発明が解決しようとする他の技術的課題は、集積度を向上させた不揮発性メモリ装置を提供するものである。
【０００６】
本発明が解決しようとするまた他の技術的課題は、集積度を向上させた不揮発性メモリ装置の製造方法を提供するものである。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の不揮発性メモリセルの一実施形態は、互いに離隔して順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、第１層間絶縁膜と第２層間絶縁膜とを貫く第１電極と、第１電極の側面に沿って第１電極と並ぶように形成された抵抗変化膜と、第１層間絶縁膜と第２層間絶縁膜との間に形成された第２電極と、を含み、第２電極は金属からなる導電膜と、導電膜が含む導電物質の拡散を防止する拡散防止膜とを含む。
【０００９】
前記技術的課題を達成するための本発明の不揮発性メモリセルの他の実施形態は、互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、第１層間絶縁膜と第２層間絶縁膜とを貫く第１電極と、第１電極の側面に沿って第１電極と並ぶように形成された抵抗変化膜と、第１層間絶縁膜と第２層間絶縁膜との間に形成された第２電極と、を含み、第１電極または第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、第１電極と第２電極の仕事関数は４．０ｅＶ〜６ｅＶであり、抵抗変化膜は酸素欠乏によってＮ型半導体の特性を有する金属酸化膜である。
【００１０】
前記他の技術的課題を達成するための本発明の不揮発性メモリ装置の一実施形態は、ビットライン及びビットラインコンタクトが形成された第１層間絶縁膜と、第１層間絶縁膜上に交互に積層された多数の第２層間絶縁膜及び第１電極と、多数の第２層間絶縁膜と第１電極とを貫いて、ビットラインコンタクトと接触する第２電極と、第２電極の側面に沿って第２電極と並ぶように形成された抵抗変化膜と、を含み、第１電極と第２電極のうち少なくとも何れか一つは金属からなる導電膜を含む。
【００１１】
前記他の技術的課題を達成するための本発明の不揮発性メモリ装置の他の実施形態は、交互に積層された多数の第１層間絶縁膜及び第１電極と、多数の第１層間絶縁膜と第１電極とを貫く多数の第２電極と、第２電極の側面に沿って第２電極と直接接触して並ぶように形成され、第１電極と直接接触する多数の抵抗変化膜と、を含み、多数の第１電極と多数の第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、多数の第１電極、多数の第２電極、及び多数の抵抗変化膜はｎ（ここで、ｎ≧２、ｎは自然数）個の不揮発性メモリセルを定義し、各不揮発性メモリセルに印加される電圧により各不揮発性メモリセルに含まれた抵抗変化膜に流れる電流を図示する電圧−電流曲線は、不揮発性メモリセルにインヒビット電圧が印加されることによって抵抗変化膜にインヒビット電流が流れ、抵抗変化膜の抵抗が変化しない第１区間と、不揮発性メモリセルにスイッチング電圧が印加されることによって抵抗変化膜にスイッチング電流が流れ、抵抗変化膜の抵抗が変化する第２区間とを含み、スイッチング電流とインヒビット電流とは次の式を満たす。
インヒビット電流×（ｎ−１）＜スイッチング電流 （数式１）
【００１２】
前記他の技術的課題を達成するための本発明の不揮発性メモリ装置のまた他の実施形態は、第１金属を含む第１電極と、第２電極と、第１及び第２電極と接触する抵抗変化膜を含む第１メモリセルと、を含み、第１メモリセルは第１電極、第２電極及び抵抗変化膜のうちいずれか一つと接続するスイッチを含まない。
【００１３】
前記また他の技術的課題を達成するための本発明の不揮発性メモリ装置の製造方法の一実施形態は、第１層間絶縁膜、犠牲膜及び第２層間絶縁膜を順次に形成する工程と、第１層間絶縁膜、犠牲膜及び第２層間絶縁膜を貫く抵抗変化膜と第１電極とを形成する工程と、第１層間絶縁膜、犠牲膜及び第２層間絶縁膜をエッチングして犠牲膜の側面を露出させる分離トレンチを形成する工程と、犠牲膜をエッチングして抵抗変化膜の側面を露出させる電極トレンチを形成する工程と、電極トレンチの内部に金属からなる導電膜を形成して第２電極を形成する工程と、を含む。
【００１４】
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態による不揮発性メモリ装置を説明するための概念図である。
【図２】図１に示すメモリブロックを説明するための斜視図である。
【図３】図２に示すＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
【図４】図３に示すＴＳ１領域を詳しく図示する拡大図であり、本発明の一実施形態による不揮発性メモリセルを説明するための図である。
【図５】本発明による一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【図６】本発明による一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【図７】本発明による一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【図８】本発明の実施形態による不揮発性メモリセルの電極に印加される電圧により抵抗変化膜に流れる形成電流を図示する電圧−電流曲線である。
【図９】本発明の他の実施形態による不揮発性メモリ装置を説明するための斜視図である。
【図１０】図９に示すＸ−Ｘ’線に沿って切断した断面図である。
【図１１】図１０に示すＴＳ５領域を詳しく図示する拡大図である。
【図１２】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。
【図１３】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１４】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１５】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１６】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１７】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１８】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１９】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。
【図２０】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２１】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２２】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２３】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２４】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２５】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２６】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２７】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２８】本発明のいくつかの実施形態によるメモリシステムを説明するためのブロック図である。
【図２９】図２８に示すメモリシステムの応用例を図示するブロック図である。
【図３０】図２９を参照して説明したメモリシステムを含むコンピュータシステムを図示するブロック図である。
【図３１】本発明の実施形態による不揮発性メモリセルからなるメモリセルアレイの回路図である。
【図３２】本発明の実施形態による不揮発性メモリセルからなるメモリセルアレイの回路図である。
【発明を実施するための形態】
【００１６】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。明細書全体にかけて同一参照符号は同一構成要素を示す。
【００１７】
一つの素子（ｅｌｅｍｅｎｔ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「結合された（ｃｏｕｐｌｅｄ ｔｏ）」と示されることは、他の素子と直接連結または結合された場合または中間に他の素子を介在する場合をすべて含む。これに対し、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接結合された（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と示されることは中間に他の素子を介在しないことを示す。明細書全体にかけて、同一参照符号は同一構成要素を示す。「及び／または」は言及された項目の各々及び一つ以上のすべての組合せを含む。
【００１８】
「第１」、「第２」などが多様な素子、構成要素及び／またはセクションを記述するために使用されるが、これらの素子、構成要素及び／またはセクションはこれらの用語によって制限されないことはもちろんである。これらの用語は、単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素または第１セクションは本発明の技術的思想内で第２素子、第２構成要素または第２セクションでもありうることはもちろんである。
【００１９】
本明細書で使用された用語は、実施形態について説明するためであり、本発明を制限しようとするものではない。本明細書で、単数形は特別に言及しない限り複数形も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００２０】
他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解できる意味で使用される。また一般的に使用される辞書に定義されている用語は特別に定義して明らかにしない限り理想的にまたは過度に解釈されない。
【００２１】
以下、図１〜図４を参照して本発明の一実施形態による不揮発性メモリセル及びこれを含む不揮発性メモリ装置について説明する。
【００２２】
図１は、本発明の一実施形態による不揮発性メモリ装置について説明するための概念図である。図２は、図１に示すメモリブロックを説明するための斜視図である。図３は、図２に示すＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。図４は、図３に示すＴＳ１領域を詳しく図示する拡大図であり、本発明の一実施形態による不揮発性メモリセルを説明するための図である。
【００２３】
図１を参照すると、本発明の一実施形態による不揮発性メモリ装置１のメモリセルアレイは、多数のメモリブロック（ＢＬＫ１〜ＢＬＫｎ但し、ｎは自然数）を含み得る。各メモリブロック（ＢＬＫ１〜ＢＬＫｎ）は第１方向〜第３方向（Ｄ１、Ｄ２、Ｄ３）に延長され得る。第１方向〜第３方向（Ｄ１、Ｄ２、Ｄ３）は、図示するように、互いに交差する方向であり、互いに異なる方向であり得る。例えば、第１方向〜第３方向（Ｄ１、Ｄ２、Ｄ３）は互いに直角に交差する方向であり得るが、これに限定されるものではない。
【００２４】
図２〜図４を参照すると、メモリブロック（ＢＬＫｉ、但し、１≦ｉ≦ｎ、ｉは自然数）は第１層間絶縁膜１１１上に形成された多数の第２層間絶縁膜１１２、多数の第１電極１１５、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）、及び多数の抵抗変化膜１１６を含み得る。
【００２５】
第１層間絶縁膜１１１には図示するように、ビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成され得る。ビットライン（３３１〜３３３）は、図示するように互いに離隔され第３方向Ｄ３に沿って延長するように形成され得る。ビットラインコンタクト３２０はビットライン（３３１〜３３３）と電気的に接続し、第１層間絶縁膜１１１により露出した形態で形成され得る。
【００２６】
一方、図２及び図３にはビットライン（３３１〜３３３）とビットラインコンタクト３２０とを区別できるように形成しているものを図示するが、本発明はこれに制限されるものではない。すなわち、ビットライン（３３１〜３３３）とビットラインコンタクト３２０とは互いに区別されず、一体で形成され得る。また、図２及び図３にはビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成された第１層間絶縁膜１１１が、多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の下部に形成されていることを図示するが、本発明はこれに制限されるものではない。すなわち、ビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成された第１層間絶縁膜１１１は必要に応じて多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の上部に形成され得る。
【００２７】
多数の第２層間絶縁膜１１２は、第１層間絶縁膜１１１上に第２方向Ｄ２に沿って互いに離隔して順次に積層され得る。図２に図示するように、多数の第２層間絶縁膜１１２の各々は第１方向Ｄ１に沿って長く延長するように形成され得る。
【００２８】
多数の第１電極１１５は、第２方向Ｄ２に沿って長く延長して形成され、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は、第１方向Ｄ１に沿って長く延長して形成される。具体的には、多数の第１電極１１５は第１層間絶縁膜１１１上にピラー（ｐｉｌｌａｒ）形状に配置され、積層された多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とを貫いて、ビットラインコンタクト３２０と接触するように形成される。
【００２９】
多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は積層された多数の第２層間絶縁膜１１２の間に各々形成され得る。このような多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は多数の第１電極１１５と交差するように形成され得る。
【００３０】
一方、図２及び図３に図示するように、多数の第１電極１１５は第１方向Ｄ１及び第３方向Ｄ３に沿って互いに離隔して配列され得る。すなわち、多数の第１電極１１５はマトリックス形状に配列され得る。図面では、多数の第１電極１１５が３×３で配列されているものを図示するが、本発明はこれに制限されるものではない。
【００３１】
第３方向Ｄ３に沿って配列された多数の第１電極１１５の間の多数の第２層間絶縁膜１１２内に分離トレンチＤＴが形成され得る。このような、分離トレンチＤＴにより露出する多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の側面と多数の第２層間絶縁膜１１２の側面とは互いに整列するように形成され得る。
【００３２】
第３方向Ｄ３に沿って配列された多数の第１電極１１５はビットライン（３３１〜３３３）によって互いに電気的に接続することがきる。すなわち、第３方向Ｄ３に沿って配列された多数の第１電極１１５はビットライン（３３１〜３３３）を互いに共有することができる。一方、第２方向Ｄ２に沿って配列された多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は多数の第１電極１１５と抵抗変化膜１１６とを互いに共有することができる。
【００３３】
多数の第１電極１１５は各々金属からなる導電膜を含み得る。第１電極１１５を形成する金属の例としては、Ｒｕ、ＲｕＯｘ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ、Ｃｕまたはこれらの合金が挙げられるが、本発明はこれに限定されるものではない。また、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は各々金属からなる導電膜を含み得る。このように第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成する金属の例としては、Ｗ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｉｒまたはこれらの合金が挙げられるが、本発明はこれに限定されない。
【００３４】
本発明のいくつかの実施形態において、多数の第１電極１１５及び多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は互いに同一な金属からなる金属電極であり得る。また、本発明の他のいくつかの実施形態において、多数の第１電極１１５及び多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は互いに異なる金属からなる金属電極であり得る。
【００３５】
抵抗変化膜１１６は、多数の第１電極１１５と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）との間に各々配置され得る。抵抗変化膜１１６は多数の第１電極１１５の側面に沿って多数の第１電極１１５と第２方向Ｄ２に沿って並ぶように形成され得る。
【００３６】
抵抗変化膜１１６は例えば、ＴＭＯ（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ）であり得る。具体的には、ＴＭＯは例えば、ＨｆＯｘ、ＴｉＯｘ、ＴａＯｘ、ＺｎＯ、Ｔｉ２Ｏ、Ｎｂ２Ｏ５、ＺｒＯ２、ＮｉＯであり得るが、本発明はこれに制限されるものではない。
【００３７】
不揮発性メモリセルＴＳ１は第１電極１１５と第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とが交差する領域で定義される。すなわち、図４を参照すると、本発明の一実施形態による不揮発性メモリセルＴＳ１は、互いに離隔して順次に積層された多数の第２層間絶縁膜１１２と、多数の第２層間絶縁膜１１２を貫く第１電極１１５及び抵抗変化膜１１６と、多数の第２層間絶縁膜１１２との間に形成された第２電極２３３とを含み得る。
【００３８】
一方、不揮発性メモリセルＴＳ１を構成する第１電極１１５と第２電極２３３の形状は必要に応じて多様に変形し得る。以下、図５〜図７を参照して本発明の一実施形態の変形実施形態による不揮発性メモリセルについて説明する。
【００３９】
図５〜図７は、本発明の一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【００４０】
初めに、図５を参照すると、本発明の一実施形態の一変形実施形態による不揮発性メモリセルＴＳ２の第２電極２３３は拡散防止膜２３３ａと金属からなる導電膜２３３ｂとを含み得る。ここで、拡散防止膜２３３ａは抵抗変化膜１１６と接触して形成され、導電膜２３３ｂは拡散防止膜２３３ａ上に形成され得る。具体的には、拡散防止膜２３３ａは図示するように第２層間絶縁膜１１２の下面（２３３ａ’を参照）、抵抗変化膜１１６の側面（２３３ａ’’を参照）、及び第２層間絶縁膜１１２の上面（２３３ａ’’’を参照）に沿って導電膜２３３ｂの一部を囲む形状で形成され得る。
【００４１】
金属からなる導電膜２３３ｂは導電物質Ｍ（例えば、金属粒子）を含むことができ、拡散防止膜２３３ａは導電膜２３３ｂに含まれた導電物質Ｍが抵抗変化膜１１６や第２層間絶縁膜１１２に拡散することを防止する役割を果たすことができる。本実施形態において、導電膜２３３ｂが含むこのような導電物質Ｍは金属を含み得る。このような導電膜２３３ｂと拡散防止膜２３３ａの組合せの例として、Ｗ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが本発明はこれに制限されるものではない。
【００４２】
一方、分離トレンチＤＴにより露出する第２層間絶縁膜１１２の側面と、拡散防止膜２３３ａの側面と、導電膜２３３ｂの側面とは互いに整列するように形成され得る。
【００４３】
次に図６を参照すると、本発明の一実施形態の他の変形実施形態による不揮発性メモリセルＴＳ３の第１電極１１５は拡散防止膜１１５ａと金属からなる導電膜１１５ｂとを含み得る。ここで、拡散防止膜１１５ａは抵抗変化膜１１６と接触し、抵抗変化膜１１６と並ぶように形成され、導電膜１１５ｂはこのような拡散防止膜１１５ａ上に形成され得る。ここで導電膜１１５ｂは導電物質Ｍ（例えば、金属粒子）を含むことができ、拡散防止膜１１５ａは導電膜１１５ｂに含まれた導電物質Ｍが抵抗変化膜１１６に拡散することを防止する役割を果たすことができる。このような導電膜１１５ｂと拡散防止膜１１５ａの組合せの例として、Ｗ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが本発明はこれに制限されるものではない。
【００４４】
次に図７を参照すると、本発明の一実施形態のまた他の変形実施形態による不揮発性メモリセルＴＳ４の第１電極１１５と第２電極２３３は各々拡散防止膜（１１５ａ、２３３ａ）と金属からなる導電膜（１１５ｂ、２３３ｂ）を含み得る。この場合、各拡散防止膜（１１５ａ、２３３ａ）は導電膜（１１５ｂ、２３３ｂ）から導電物質Ｍが抵抗変化膜１１６または第２層間絶縁膜１１２に拡散することを防止する役割を果たすことができる。
【００４５】
一方、本発明のいくつかの実施形態において、抵抗変化膜１１６は図示するように第１電極１１５及び第２電極２３３と直接接触（ｄｉｒｅｃｔｌｙ ｃｏｎｔａｃｔ）して形成され得る。また、抵抗変化膜１１６と第１電極１１５及び第２電極２３３との間には別途のダイオード（ｄｉｏｄｅ）が形成されなくてもよい。このように抵抗変化膜１１６と第１電極１１５及び第２電極２３３との間に別途のダイオードが形成されないことは、本発明の実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）が双方向ダイオードの電圧−電流特性を有するからである。以下図８を参照してこれについてより詳細に説明する。
【００４６】
図８は、本発明の実施形態による不揮発性メモリセルの電圧−電流特性を示す曲線である。
【００４７】
図８を参照すると、各セル（ＴＳ１〜ＴＳ４）に印加される電圧（Ｖ）により抵抗変化膜１１６に流れる形成電流（Ｉ）を図示する電圧−電流曲線は、セルに所定の電圧Ｖｉｎｈが印加されてもあたかもダイオードが形成されているようにセルにはほぼ０に近い電流（Ｉｉｎｈ）が流れ、抵抗変化膜１１６の抵抗が変化しない第１区間（ＩＮＨＩＢＩＴ）と、セルにスイッチング電圧Ｖｓｗが印加され、セルにスイッチング電流（Ｉｓｗ）が流れ、抵抗変化膜１１６の抵抗が変化する第２区間（ＳＥＴ、ＲＥＳＥＴ）とを含み得る。
【００４８】
ここで、第１区間（ＩＮＨＩＢＩＴ）は抵抗変化膜１１６の抵抗が変化しない区間であるため、不揮発性メモリセル（ＴＳ１〜ＴＳ４）がプログラムされない区間を意味し、第２区間（ＳＥＴ、ＲＥＳＥＴ）は抵抗変化膜１１６の抵抗が変化する区間であるため、不揮発性メモリセル（ＴＳ１〜ＴＳ４）がプログラムされる区間を意味する。
【００４９】
具体的には初めに、リセット状態（ＲＥＳＥＴ区間の抵抗レベル）にあった抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈが印加されても間抵抗変化膜１１６の抵抗は変化しない。また、抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈを超えるセット電圧Ｖｓｗが印加されると、抵抗変化膜１１６の抵抗はセット状態（ＳＥＴ区間の抵抗レベル）に変化する。これに対し、セット状態（ＳＥＴ区間の抵抗レベル）にあった抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈが印加されても間抵抗変化膜１１６の抵抗は変化しない。また抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈを超えるリセット電圧Ｖｓｗが印加されると、抵抗変化膜１１６の抵抗はリセット状態（ＲＥＳＥＴ区間の抵抗レベル）に変化する。本実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）は、このような原理を利用して抵抗変化膜１１６にデータを保存する。
【００５０】
ここで、第１区間（ＩＮＨＩＢＩＴ）での抵抗変化膜１１６の抵抗の大きさは図示するように第２区間（ＳＥＴ、ＲＥＳＥＴ）での抵抗変化膜１１６の抵抗の大きさより大きくてもよい。具体的には、第１区間（ＩＮＨＩＢＩＴ）での抵抗変化膜１１６の抵抗の大きさは、第２区間（ＳＥＴ、ＲＥＳＥＴ）での抵抗変化膜１１６の抵抗の大きさの最大値より大きくてもよい。したがって、第１区間（ＩＮＨＩＢＩＴ）で抵抗変化膜１１６に流れる電流（例えば、インヒビット電流（Ｉｉｎｈ））は、第２区間（ＳＥＴ、ＲＥＳＥＴ）で抵抗変化膜１１６に流れる電流（例えば、スイッチング電流（Ｉｓｗ））より小さくてもよい。特にいくつかの実施形態で、第１区間（ＩＮＨＩＢＩＴ）で抵抗変化膜１１６に流れる電流（例えば、インヒビット電流（Ｉｉｎｈ））の大きさはほぼ０に近い値となる。
【００５１】
すなわち、本実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）は、不揮発性メモリセル（ＴＳ１〜ＴＳ４）にインヒビット電圧Ｖｉｎｈが印加されると、抵抗変化膜１１６に流れる電流（例えば、インヒビット電流（Ｉｉｎｈ））の大きさがほぼ０に近い値となる。すなわち、本実施形態では抵抗変化膜１１６と電極（１１５、２３３）との間に別途のダイオードが形成されなくても、不揮発性メモリセル（ＴＳ１〜ＴＳ４）自体が双方向ダイオードの特性を有し得る。したがって、本実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）の電極（１１５、２３３）と抵抗変化膜１１６との間に別途のダイオードを形成する必要がなくなる。
【００５２】
不揮発性メモリセル（ＴＳ１〜ＴＳ４）がプログラムされるよう選択されない場合の不揮発性メモリセル（ＴＳ１〜ＴＳ４）の電圧−電流曲線が図８の第１区間（ＩＮＨＩＢＩＴ）であることについて先立って説明した。このような第１区間（ＩＮＨＩＢＩＴ）の存在によって本発明の実施形態による不揮発性メモリ装置に含まれるｎ（ここで、ｎ≧２、ｎは自然数）個の不揮発性メモリセルのうち１個の不揮発性メモリセルがプログラムされ、残り（ｎ−１）個の不揮発性メモリセルがプログラムされない場合、プログラムされる１個の不揮発性メモリセルに流れる電流の大きさは残り（ｎ−１）個の不揮発性メモリセルに流れる電流の大きさの合計より大きくてもよい。以下、図３１及び図３２を参照してこれについてより詳細に説明する。
【００５３】
図３１及び図３２は、本発明の実施形態による不揮発性メモリセルからなるメモリセルアレイの回路図である。
【００５４】
図３１を参照すると、本発明の実施形態による多数の第１電極１１５、多数の第２電極２３３、及び多数の抵抗変化膜１１６は図示するようにｎ（ここで、ｎ＝ｐ×ｑ、ｐ、ｑは自然数）個の不揮発性メモリセルを定義することができる。
【００５５】
具体的には、例えば第１電極１１５はｐ個のビットライン（ＢＬ１〜ＢＬｐ）であり得、第２電極２３３はｑ個のワードライン（ＷＬ１〜ＷＬｑ）であり得る。またそれぞれのビットライン（ＢＬ１〜ＢＬｐ）とワードライン（ＷＬ１〜ＷＬｑ）とが交差する領域に形成された抵抗変化膜１１６が一つのメモリセルＭＣＰを定義することができる。したがって、図３１に図示するメモリセルアレイには、横方向にｐ個のメモリセルＭＣＰが定義され、縦方向にｑ個のメモリセルＭＣＰが定義されるため、合計ｎ（ｎ＝ｐ×ｑ）個の不揮発性メモリセルが定義される。
【００５６】
ここで、第２ビットラインＢＬ２と第３ワードラインＷＬ３とが交差する領域に定義されたメモリセルＭＣＰがプログラムされ、他のメモリセルはプログラムされないとする。メモリセルＭＣＰをプログラムするためにはメモリセルＭＣＰに図８に図示するスイッチング電圧Ｖｓｗを予め印加しなければならないため、第２ビットラインＢＬ２には例えば、スイッチング電圧Ｖｓｗが印加され、第３ワードラインＷＬ３には例えば、接地電圧Ｖｇｎｄが印加され得る。残りのメモリセル（ＭＣＮＰ１〜３）はプログラムされてはならないため、残りのビットライン（ＢＬ１、ＢＬ３〜ＢＬｐ）と残りのワードライン（ＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬｑ）には例えば、図８に図示するインヒビット電圧Ｖｉｎｈが印加され得る。
【００５７】
ここで、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）には（Ｖｓｗ−Ｖｉｎｈ）の電圧が印加される。従って、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）にはＶｉｎｈの電圧が印加される。一方、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）にはビットライン（ＢＬ１、ＢＬ３〜ＢＬｐ）とワードライン（ＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬｑ）との間に電位差が存在しないため、電圧が印加されなくなる。
【００５８】
本実施形態で、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）に流れる電流（Ｉａ）と、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）に流れる電流（Ｉｂ）と、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）に流れる電流（Ｉｃ）の合計は、プログラムされるメモリセルＭＣＰに流れる電流（図８のＩｓｗ）より小さい。すなわち、本発明の実施形態による不揮発性メモリ装置は次の式を満足する。
【００５９】
Ｉａ＋Ｉｂ＋Ｉｃ＝（（Ｖｓｗ−Ｖｉｎｈ）／Ｒ１×（ｑ−１））＋（Ｖｉｎｈ／Ｒ２×（ｐ−１））＋０＝Ｉｉｎｈ×（ｎ−１）＜Ｉｓｗ （数式２）
（ここで、Ｒ１はプログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされないメモリセルの抵抗値、Ｒ２はプログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされないメモリセルの抵抗値）
【００６０】
一方、ｎ個のメモリセルのうち１個のメモリセルＭＣＰをプログラムするためには、ビットライン（ＢＬ１〜ＢＬｐ）とワードライン（ＷＬ１〜ＷＬｑ）にはこれと異なる電圧が印加され得る。以下、図３２を参照してこれについてより詳細に説明する。
【００６１】
図３２を参照すると、第２ビットラインＢＬ２と第３ワードラインＷＬ３とが交差する領域に定義されたメモリセルＭＣＰをプログラムさせ、他のメモリセルをプログラムさせないように、第２ビットラインＢＬ２に例えば、スイッチング電圧Ｖｓｗを印加し、第３ワードラインＷＬ３には例えば、接地電圧Ｖｇｎｄを印加し、残りのビットライン（ＢＬ１、ＢＬ３〜ＢＬｐ）と残りのワードライン（ＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬｑ）に例えば、（Ｖｓｗ−Ｖｉｎｈ）の電圧を印加することができる。
【００６２】
ここで、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）にはＶｉｎｈの電圧が印加され、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）にもＶｉｎｈの電圧が印加される。一方、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）には（Ｖｓｗ−２Ｖｉｎｈ）の電圧が印加される。
【００６３】
この場合にも、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）に流れる電流（Ｉａ）と、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）に流れる電流（Ｉｂ）と、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）に流れる電流（Ｉｃ）の合計は、プログラムされるメモリセルＭＣＰに流れる電流（図８のＩｓｗ）より小さくなる。
【００６４】
図８に図示するように電圧−電流特性は、例えば第１電極１１５及び第２電極２３３と抵抗変化膜１１６の膜質特性をどのように調節するかにより実現することができる。
【００６５】
例えば、第１電極１１５及び第２電極２３３が４．０ｅＶ〜６ｅＶの仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有するようにし、抵抗変化膜１１６が酸素欠乏によってＮ型半導体特性を有するようにすると、図８に図示するように電圧−電流特性を実現することができる。
【００６６】
このような特性を有する第１電極１１５及び第２電極２３３の例としては、Ｐｔ、Ｉｒ、Ｒｕなどのような貴金属（ｎｏｂｌｅ ｍｅｔａｌ）及びその酸化物、ＴｉＮ、ＴａＮなどのような金属窒化物（ｍｅｔａｌ ｎｉｔｒｉｄｅ）、Ｗ、Ｃｕなどのように遷移金属（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ）が挙げられる。また先立って説明した特性を有する抵抗変化膜１１６の例としては、ＨｆＯ２−ｘ、ＴｉＯ２−ｘ、ＴａＯ２−ｘなどが挙げられる。
【００６７】
一方、図８に図示するように電圧−電流特性を実現できる第１電極１１５及び第２電極２３３と抵抗変化膜１１６の膜質特性が前述した説明に制限されるものではない。
【００６８】
本発明のいくつかの実施形態で、第１電極１１５と第２電極２３３を４．０ｅＶ以下の仕事関数を有するようにし、抵抗変化膜１１６を酸素過剰によってＰ型半導体特性を有する金属酸化膜で構成することによって図８に図示するように電圧−電流特性を実現することも可能である。
【００６９】
このように本実施形態による不揮発性メモリ装置では、不揮発性メモリセルに別途のダイオードを形成しなくても、抵抗変化メモリセルの実現が可能であるため、装置の集積度を大きく向上することができる。
【００７０】
次に、図９〜図１１を参照して本発明の他の実施形態による不揮発性メモリセル及びこれを含む不揮発性メモリ装置について説明する。
【００７１】
図９は、本発明の他の実施形態による不揮発性メモリ装置を説明するための斜視図である。図１０は、図９に示すＸ−Ｘ’線に沿って切断した断面図である。図１１は、図１０に示すＴＳ５領域を詳しく図示する拡大図である。以下では、先立って説明した本発明の一実施形態による不揮発性メモリ装置と実質的に異なる点を中心に説明する。
【００７２】
図９〜図１１を参照すると、本発明の他の実施形態による不揮発性メモリ装置５は分離絶縁膜１２２をさらに含み得る。このような分離絶縁膜１２２は多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とを貫いて、第１電極１２０及び抵抗変化膜１２１と並ぶように形成され得る。具体的には、分離絶縁膜１２２は多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とを貫く第１電極１２０及び抵抗変化膜１２１と第２方向Ｄ２に沿って並ぶように形成され得る。
【００７３】
このとき、抵抗変化膜１２１は、図示するように第２方向Ｄ２に沿って延長されて形成されるだけでなく、第１方向Ｄ１にも延長して形成され得る。また、第１電極１２０と抵抗変化膜１２１は分離絶縁膜１２２の側面を囲む形状で形成され得る。
【００７４】
図１１には不揮発性メモリセル（ＴＳ５）の第１電極１２０と第２電極２３３が、各々拡散防止膜（図示せず）を含まないものを図示しているが、第１電極１２０と第２電極２３３は先立って説明した変形実施形態に多様に変形することが可能である。また、図１１に図示する第１電極１２０または第２電極２３３のうち少なくともいずれか一つの電極に印加される印加電圧により、抵抗変化膜１２１に流れる形成電流を図示する電圧−電流曲線は図８に示す通りである。
【００７５】
次に、図１２〜図１８を参照して本発明の一実施形態による不揮発性メモリ装置の製造方法について説明する。
【００７６】
図１２は、本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。図１３〜図１８は、本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【００７７】
初めに、図１２と図１３を参照すると、第１層間絶縁膜１１１上に多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とを交互に積層する（Ｓ１００）。このとき、本発明のいくつかの実施形態において、第１層間絶縁膜１１１には互いに離隔され第３方向Ｄ３に沿って延長されたビットライン（３３１〜３３３）と、ビットライン（３３１〜３３３）と電気的に接続して第１層間絶縁膜１１１により露出したビットラインコンタクト３２０が形成されている場合もある。しかし、これは一つの本発明の実施形態に過ぎず、本発明の他の実施形態では第１層間絶縁膜１１１にビットライン（３３１〜３３３）とビットラインコンタクト３２０が形成されていない場合もある。
【００７８】
多数の犠牲膜１１３は多数の第２層間絶縁膜１１２に対してエッチング選択比を有する物質からなる。このような犠牲膜１１３と第２層間絶縁膜１１２の例としては、シリコン窒化膜とシリコン酸化膜が挙げられるが、本発明がこれに制限されるものではない。
【００７９】
次に、図１２と図１４を参照すると、多数のチャンネルトレンチ（ＣＴ１）を形成する（Ｓ１１０）。具体的には、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とをエッチングして、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３の側面を露出させる多数のチャンネルトレンチ（ＣＴ１）を形成する。このとき、多数のチャンネルトレンチ（ＣＴ１）により第１層間絶縁膜１１１が露出され得る。また、本発明のいくつかの実施形態で、このような多数のチャンネルトレンチ（ＣＴ１）により第１層間絶縁膜１１１に形成されたビットラインコンタクト３２０が露出し得る。
【００８０】
図１４にはこのようなチャンネルトレンチ（ＣＴ１）の形状を円柱形状で図示しているが、チャンネルトレンチ（ＣＴ１）の形状はこれに制限されるものではない。すなわち、必要に応じてチャンネルトレンチ（ＣＴ１）の形状は三角柱、六角柱など多様に変形することができる。
【００８１】
次に、図１２と図１５を参照すると、抵抗変化膜１１６と第１電極１１５とを形成する（Ｓ１２０）。具体的には、初めに、各チャンネルトレンチ（ＣＴ１）の内部に露出した多数の第２層間絶縁膜１１２の側面と多数の犠牲膜１１３の側面とに沿って抵抗変化膜１１６を形成する。そして、抵抗変化膜１１６が形成された各チャンネルトレンチ（ＣＴ１）の内部に導電膜（図示せず）を形成し、これを平坦化して多数の第１電極１１５を形成することができる。このとき、本発明のいくつかの実施形態で、多数の第１電極１１５は多数のチャンネルトレンチ（ＣＴ１）により露出したビットラインコンタクト３２０と接触するように形成され得る。
【００８２】
このような多数の第１電極１１５は金属からなる導電膜を含み得る。具体的には、多数の第１電極１１５に含まれた導電膜を成す金属は例えば、Ｒｕ、ＲｕＯｘ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ、Ｃｕまたはこれらの合金からなる。
【００８３】
一方、多数の第１電極１１５は導電物質を含む導電膜（図６の１１５ｂ）と導電物質の拡散を防止する拡散防止膜（図６の１１５ａ）を含む二重膜構造であり得る。このような二重膜構造の多数の第１電極１１５は、抵抗変化膜１１６の側面に沿って拡散防止膜（図６の１１５ａ）を先に形成し、拡散防止膜（図６の１１５ａ）上に導電膜（図６の１１５ｂ）を形成することによって形成され得る。
【００８４】
このような二重膜構造の第１電極１１５の例としては、Ｗ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが、本発明がこれに制限されるものではない。
【００８５】
次に、図１２と図１６を参照すると、分離トレンチＤＴを形成する（Ｓ１３０）。具体的には、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とをエッチングし、多数の犠牲膜１１３の側面を露出させる分離トレンチＤＴを形成することができる。このような分離トレンチＤＴは図示するように第１方向Ｄ１に沿って延長するように形成され得る。
【００８６】
続いて、図１２と図１７を参照すると、電極トレンチ（ＥＴ）を形成する（Ｓ１４０）。具体的には、分離トレンチ（図１６のＤＴ）の側面が露出した多数の犠牲膜１１３をエッチングし、抵抗変化膜１１６の側面を露出させる電極トレンチ（ＥＴ）を形成することができる。このとき、犠牲膜１１３は多数の第２層間絶縁膜１１２及び抵抗変化膜１１６に対するエッチング選択比を利用することによってエッチングされ得る。すなわち、多数の第２層間絶縁膜１１２と抵抗変化膜１１６より犠牲膜１１３に対するエッチング選択比が高い物質または溶液を使用し、犠牲膜１１３のみを選択的にエッチングすることによって電極トレンチ（ＥＴ）を形成することができる。
【００８７】
このように犠牲膜１１３のみを選択的にエッチングする工程として、燐酸やＨＦなどを利用した湿式エッチング（ｗｅｔ ｅｔｃｈｉｎｇ）工程が挙げられるが、本発明がこれに制限されるものではない。
【００８８】
次に、図１２と図１８を参照すると、第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成する（Ｓ１５０）。具体的には、電極トレンチ（図１７のＥＴ）の内部を満たす導電膜（図示せず）を形成し、各不揮発性メモリセルが互いに分離するように導電膜（図示せず）を平坦化することによって多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成することができる。
【００８９】
このような多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は金属からなる導電膜を含み得る。具体的には、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）に含まれた導電膜を成す金属はＷ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｉｒまたはこれらの合金からなる。
【００９０】
一方、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は導電物質を含む導電膜（図５の２３３ｂ）と導電物質の拡散を防止する拡散防止膜（図５の２３３ａ）を含む二重膜構造であり得る。このような二重膜構造の多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は、第２層間絶縁膜１１２の下面（図５の２３３’参照）、抵抗変化膜１１６の側面（図５の２３３ａ’’参照）、及び第２層間絶縁膜１１２の上面（図５の２３３ａ’’’参照）に沿って拡散防止膜（図５の２３３ａ）を先に形成し、拡散防止膜（図５の２３３ａ）上に導電膜（図５の２３３ｂ）を形成した後、各不揮発性メモリセルが互いに分離するように拡散防止膜（図５の２３３ａ）と導電膜（図５の２３３ｂ）とを平坦化することによって形成され得る。このような平坦化過程で、第２層間絶縁膜（図５の１１２）の側面と、拡散防止膜（図５の２３３ａ）の側面と、導電膜（図５の２３３ｂ）の側面とは互いに整列するように形成され得る。
【００９１】
このような二重膜構造の多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の例としてはＷ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが、本発明がこれに制限されるものではない。
【００９２】
次に、図１９〜図２７を参照して本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明する。
【００９３】
図１９は、本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。図２０〜図２７は、本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。以下では、先立って説明した本発明の一実施形態による不揮発性メモリ装置の製造方法と実質的に異なる点を中心に説明する。
【００９４】
図１９及び図２０を参照すると、第１層間絶縁膜１１１上に多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とを交互に積層する（Ｓ２００）。このとき、本発明のいくつかの実施形態で、第１層間絶縁膜１１１にはビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成され得る。
【００９５】
次に、図１９及び図２１を参照すると、多数の第２層間絶縁膜１１２と、多数の犠牲膜１１３とをエッチングし、多数のチャンネルトレンチ（ＣＴ２）を形成する（Ｓ２１０）。このとき、多数のチャンネルトレンチ（ＣＴ２）は図示するように第１方向Ｄ１に沿って延長された形態で形成され得る。
【００９６】
次に、図１９及び図２２を参照すると、各チャンネルトレンチ（ＣＴ２）の内部に抵抗変化膜１２１を形成する（Ｓ２２０）。このとき、抵抗変化膜１２１は露出した多数の第２層間絶縁膜１１２の側面と多数の犠牲膜１１３の側面とに沿って形成されるが、図示するように第１方向Ｄ１に沿って延長するように形成され得る。
【００９７】
次に、図１９及び図２３を参照すると、抵抗変化膜１２１が形成された各チャンネルトレンチ（ＣＴ２）の内部に多数の分離絶縁膜１２２と多数のチャンネル溝（ＣＨ）とを形成する（Ｓ２３０）。具体的には、初めに、抵抗変化膜１２１が形成された各チャンネルトレンチ（ＣＴ２）の内部に例えば、酸化絶縁膜（図示せず）を形成する。そして、このような酸化絶縁膜（図示せず）をエッチングし、第１層間絶縁膜１１１を露出させる多数のチャンネル溝（ＣＨ）と、多数の分離絶縁膜１２２とを形成する。このとき、本発明のいくつかの実施形態で、このような多数のチャンネル溝（ＣＨ）によって第１層間絶縁膜１１１に形成されたビットラインコンタクト３２０が露出し得る。
【００９８】
次に、図１９及び図２４を参照すると、第１電極１２０を形成する（Ｓ２４０）。具体的には、各チャンネル溝（図２３のＣＨ）の内部に導電膜（図示せず）を形成し、これを平坦化してその側面が抵抗変化膜１２１と分離絶縁膜１２２で囲まれた多数の第１電極１２０を形成することができる。このとき、本発明のいくつかの実施形態で、多数の第１電極１２０は多数のチャンネル溝（ＣＨ）により露出したビットラインコンタクト３２０と接触するように形成され得る。
【００９９】
次に、図１９と図２５を参照すると、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とをエッチングし、多数の犠牲膜１１３の側面を露出させる分離トレンチＤＴを形成する（Ｓ２５０）。続いて、図１９と図２６を参照すると、側面が露出した多数の犠牲膜１１３をエッチングして抵抗変化膜１２１の側面を露出させる電極トレンチ（ＥＴ）を形成する（Ｓ２６０）。そして図１９及び図２７を参照すると、電極トレンチ（図２５のＥＴ）の内部を満たす導電膜（図示せず）を形成し、各不揮発性メモリセルが互いに分離するように導電膜（図示せず）を平坦化することによって多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成する（Ｓ２７０）。
【０１００】
以上で説明した本発明の多様な実施形態による不揮発性メモリ装置の場合、積層される不揮発性メモリセルの数を増やすことが比較的容易である。したがって、集積度が向上した不揮発性メモリ装置の提供が可能である。
【０１０１】
次に、図２８〜図３０を参照して本発明のいくつかの実施形態によるメモリシステム及びその応用例について説明する。
【０１０２】
図２８は、本発明のいくつかの実施形態によるメモリシステムを説明するためのブロック図である。図２９は、図２８のメモリシステムの応用例を示すブロック図である。図３０は、図２９を参照して説明したメモリシステムを含むコンピュータシステムを示すブロック図である。
【０１０３】
図２８を参照すると、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
【０１０４】
不揮発性メモリ装置１１００は、先立って説明した集積度が向上した不揮発性メモリ装置であり得る。
【０１０５】
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホスト（Ｈｏｓｔ）からの要請に応答し、コントローラ１２００は不揮発性メモリ装置１１００にアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読み取り、書き込み、消去、そして背景（ｂａｃｋｇｒｏｕｎｄ）の動作を制御するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成される。コントローラ１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０１０６】
例示的には、コントローラ１２００はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、そしてメモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のようなよく知られている構成要素をさらに含む。ＲＡＭは、プロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間のキャッシュメモリ、そして不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間のバッファメモリのうち少なくとも一つとして利用される。プロセシングユニットはコントローラ１２００の諸般の動作を制御する。
【０１０７】
ホストインターフェースはホスト（Ｈｏｓｔ）及びコントローラ１２００の間のデータ交換を行うためのプロトコルを含む。例示的に、コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどのような多様なインターフェースプロトコルのうち少なくとも一つにより外部（ホスト）と通信するように構成される。メモリインターフェースは不揮発性メモリ装置１１００とインターフェーシングする。例えば、メモリインターフェースはＮＡＮＤインターフェースまたはＮＯＲインターフェースを含む。
【０１０８】
メモリシステム１０００はエラー訂正ブロックを追加して含み構成され得る。エラー訂正ブロックはエラー訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み込んだデータのエラーを検出して、訂正するように構成される。例示的には、エラー訂正ブロックはコントローラ１２００の構成要素として提供される。エラー訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供されてもよい。
【０１０９】
コントローラ１２００と不揮発性メモリ装置１１００とは一つの半導体装置に集積され得る。例示的には、コントローラ１２００と不揮発性メモリ装置１１００とは一つの半導体装置に集積し、メモリカードを構成することができる。例えば、コントローラ１２００と不揮発性メモリ装置１１００は一つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュカード（登録商標）（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのようなメモリカードを構成する。
【０１１０】
コントローラ１２００と不揮発性メモリ装置１１００とは、一つの半導体装置に集積し、半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成することができる。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを保存するように構成される保存装置を含む。メモリシステム１０が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に連結されたホスト（Ｈｏｓｔ）の動作速度は画期的に改善される。
【０１１１】
他の例として、メモリシステム１０００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、電子書籍（ｅ−ｂｏｏｋ）、携帯マルチメディアプレーヤー（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、三次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルボイスレコーダ（ｄｉｇｉｔａｌ ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオ録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオ再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置のうち一つ、コンピュータ・ネットワークを構成する多様な電子装置のうち一つ、テレマティクスネットワークを構成する多様な電子装置のうち一つ、ＲＦＩＤ装置、またはコンピュータシステムを構成する多様な構成要素のうち一つなどのような電子装置の多様な構成要素のうち一つとして提供される。
【０１１２】
例示的に、不揮発性メモリ装置１１００またはメモリシステム１０００は多様な形態のパッケージで実装され得る。例えば、不揮発性メモリ装置１１００またはメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ Ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ Ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化され、実装され得る。
【０１１３】
次に、図２９を参照すると、メモリシステム２０００は不揮発性メモリ装置２１００とコントローラ２２００とを含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは一つの共通チャンネルを介してコントローラ２２００と通信するように構成される。例えば、複数の不揮発性メモリチップは第１〜第ｋチャンネル（ＣＨ１〜ＣＨｋ）を介してコントローラ２２００と通信することを図示している。
【０１１４】
各不揮発性メモリチップは図１〜図１１を参照して説明した不揮発性メモリ装置１と同様に構成される。
【０１１５】
図２９を参照して、一つのチャンネルに複数の不揮発性メモリチップが連結するものと説明した。しかし、一つのチャンネルに一つの不揮発性メモリチップが連結するようにメモリシステム２０００を変形できることを理解することができる。
【０１１６】
次に、図３０を参照すると、コンピュータシステム３０００は、中央処理装置３１００、ＲＡＭ（３２００、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ユーザインターフェース３３００、電源３４００、そしてメモリシステム２０００を含む。
【０１１７】
メモリシステム２０００は、システムバス３５００を介して、中央処理処置３１００、ＲＡＭ３２００、ユーザインターフェース３３００、及び電源３４００に電気的に接続する。ユーザインターフェース３３００を介して提供されるか、または中央処理装置３１００によって処理されたデータはメモリシステム２０００に保存される。
【０１１８】
図３０を参照すると、不揮発性メモリ装置２１００はコントローラ２２００を介してシステムバス３５００に接続するものと図示している。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接連結するように構成され得る。
【０１１９】
図３０で、図２９を参照して説明されたメモリシステム２０００が提供されるものと図示されている。しかし、メモリシステム２０００は図２８を参照して説明されたメモリシステム１０００に代替してもよい。
【０１２０】
例示的に、コンピュータシステム３０００は図２８と図２９を参照して説明したメモリシステム（１０００、２０００）をいずれも含むように構成され得る。
【０１２１】
以上添付された図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【０１２２】
１１１、１１２ 層間絶縁膜
１１３ 犠牲膜
１１５、１２０ 第１電極
１１６、１２１ 抵抗変化膜
２１１〜２９１、２１２〜２９２、２１３〜２９３ 第２電極
３３１、３３２、３３３ ビットライン
３２０ ビットラインコンタクト
Ｓ１００〜Ｓ１５０、Ｓ２００〜Ｓ２７０ 不揮発性メモリ装置の製造方法
【技術分野】
【０００１】
本発明は、不揮発性メモリセル及びこれを含む不揮発性メモリ装置に関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などのような半導体を利用して実現する記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置と不揮発性メモリ装置に区分される。
【０００３】
揮発性メモリ装置は、電源供給が遮断されると保存していたデータが消滅するメモリ装置である。揮発性メモリ装置は、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などを含む。不揮発性メモリ装置は、電源供給が遮断されても保存していたデータを維持するメモリ装置である。不揮発性メモリ装置は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、抵抗メモリ装置（例えば、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ））などを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、集積度を向上させた不揮発性メモリセルを提供するものである。
【０００５】
本発明が解決しようとする他の技術的課題は、集積度を向上させた不揮発性メモリ装置を提供するものである。
【０００６】
本発明が解決しようとするまた他の技術的課題は、集積度を向上させた不揮発性メモリ装置の製造方法を提供するものである。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の不揮発性メモリセルの一実施形態は、互いに離隔して順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、第１層間絶縁膜と第２層間絶縁膜とを貫く第１電極と、第１電極の側面に沿って第１電極と並ぶように形成された抵抗変化膜と、第１層間絶縁膜と第２層間絶縁膜との間に形成された第２電極と、を含み、第２電極は金属からなる導電膜と、導電膜が含む導電物質の拡散を防止する拡散防止膜とを含む。
【０００９】
前記技術的課題を達成するための本発明の不揮発性メモリセルの他の実施形態は、互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、第１層間絶縁膜と第２層間絶縁膜とを貫く第１電極と、第１電極の側面に沿って第１電極と並ぶように形成された抵抗変化膜と、第１層間絶縁膜と第２層間絶縁膜との間に形成された第２電極と、を含み、第１電極または第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、第１電極と第２電極の仕事関数は４．０ｅＶ〜６ｅＶであり、抵抗変化膜は酸素欠乏によってＮ型半導体の特性を有する金属酸化膜である。
【００１０】
前記他の技術的課題を達成するための本発明の不揮発性メモリ装置の一実施形態は、ビットライン及びビットラインコンタクトが形成された第１層間絶縁膜と、第１層間絶縁膜上に交互に積層された多数の第２層間絶縁膜及び第１電極と、多数の第２層間絶縁膜と第１電極とを貫いて、ビットラインコンタクトと接触する第２電極と、第２電極の側面に沿って第２電極と並ぶように形成された抵抗変化膜と、を含み、第１電極と第２電極のうち少なくとも何れか一つは金属からなる導電膜を含む。
【００１１】
前記他の技術的課題を達成するための本発明の不揮発性メモリ装置の他の実施形態は、交互に積層された多数の第１層間絶縁膜及び第１電極と、多数の第１層間絶縁膜と第１電極とを貫く多数の第２電極と、第２電極の側面に沿って第２電極と直接接触して並ぶように形成され、第１電極と直接接触する多数の抵抗変化膜と、を含み、多数の第１電極と多数の第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、多数の第１電極、多数の第２電極、及び多数の抵抗変化膜はｎ（ここで、ｎ≧２、ｎは自然数）個の不揮発性メモリセルを定義し、各不揮発性メモリセルに印加される電圧により各不揮発性メモリセルに含まれた抵抗変化膜に流れる電流を図示する電圧−電流曲線は、不揮発性メモリセルにインヒビット電圧が印加されることによって抵抗変化膜にインヒビット電流が流れ、抵抗変化膜の抵抗が変化しない第１区間と、不揮発性メモリセルにスイッチング電圧が印加されることによって抵抗変化膜にスイッチング電流が流れ、抵抗変化膜の抵抗が変化する第２区間とを含み、スイッチング電流とインヒビット電流とは次の式を満たす。
インヒビット電流×（ｎ−１）＜スイッチング電流 （数式１）
【００１２】
前記他の技術的課題を達成するための本発明の不揮発性メモリ装置のまた他の実施形態は、第１金属を含む第１電極と、第２電極と、第１及び第２電極と接触する抵抗変化膜を含む第１メモリセルと、を含み、第１メモリセルは第１電極、第２電極及び抵抗変化膜のうちいずれか一つと接続するスイッチを含まない。
【００１３】
前記また他の技術的課題を達成するための本発明の不揮発性メモリ装置の製造方法の一実施形態は、第１層間絶縁膜、犠牲膜及び第２層間絶縁膜を順次に形成する工程と、第１層間絶縁膜、犠牲膜及び第２層間絶縁膜を貫く抵抗変化膜と第１電極とを形成する工程と、第１層間絶縁膜、犠牲膜及び第２層間絶縁膜をエッチングして犠牲膜の側面を露出させる分離トレンチを形成する工程と、犠牲膜をエッチングして抵抗変化膜の側面を露出させる電極トレンチを形成する工程と、電極トレンチの内部に金属からなる導電膜を形成して第２電極を形成する工程と、を含む。
【００１４】
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態による不揮発性メモリ装置を説明するための概念図である。
【図２】図１に示すメモリブロックを説明するための斜視図である。
【図３】図２に示すＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
【図４】図３に示すＴＳ１領域を詳しく図示する拡大図であり、本発明の一実施形態による不揮発性メモリセルを説明するための図である。
【図５】本発明による一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【図６】本発明による一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【図７】本発明による一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【図８】本発明の実施形態による不揮発性メモリセルの電極に印加される電圧により抵抗変化膜に流れる形成電流を図示する電圧−電流曲線である。
【図９】本発明の他の実施形態による不揮発性メモリ装置を説明するための斜視図である。
【図１０】図９に示すＸ−Ｘ’線に沿って切断した断面図である。
【図１１】図１０に示すＴＳ５領域を詳しく図示する拡大図である。
【図１２】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。
【図１３】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１４】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１５】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１６】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１７】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１８】本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図１９】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。
【図２０】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２１】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２２】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２３】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２４】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２５】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２６】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２７】本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【図２８】本発明のいくつかの実施形態によるメモリシステムを説明するためのブロック図である。
【図２９】図２８に示すメモリシステムの応用例を図示するブロック図である。
【図３０】図２９を参照して説明したメモリシステムを含むコンピュータシステムを図示するブロック図である。
【図３１】本発明の実施形態による不揮発性メモリセルからなるメモリセルアレイの回路図である。
【図３２】本発明の実施形態による不揮発性メモリセルからなるメモリセルアレイの回路図である。
【発明を実施するための形態】
【００１６】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。明細書全体にかけて同一参照符号は同一構成要素を示す。
【００１７】
一つの素子（ｅｌｅｍｅｎｔ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「結合された（ｃｏｕｐｌｅｄ ｔｏ）」と示されることは、他の素子と直接連結または結合された場合または中間に他の素子を介在する場合をすべて含む。これに対し、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接結合された（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と示されることは中間に他の素子を介在しないことを示す。明細書全体にかけて、同一参照符号は同一構成要素を示す。「及び／または」は言及された項目の各々及び一つ以上のすべての組合せを含む。
【００１８】
「第１」、「第２」などが多様な素子、構成要素及び／またはセクションを記述するために使用されるが、これらの素子、構成要素及び／またはセクションはこれらの用語によって制限されないことはもちろんである。これらの用語は、単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素または第１セクションは本発明の技術的思想内で第２素子、第２構成要素または第２セクションでもありうることはもちろんである。
【００１９】
本明細書で使用された用語は、実施形態について説明するためであり、本発明を制限しようとするものではない。本明細書で、単数形は特別に言及しない限り複数形も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００２０】
他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解できる意味で使用される。また一般的に使用される辞書に定義されている用語は特別に定義して明らかにしない限り理想的にまたは過度に解釈されない。
【００２１】
以下、図１〜図４を参照して本発明の一実施形態による不揮発性メモリセル及びこれを含む不揮発性メモリ装置について説明する。
【００２２】
図１は、本発明の一実施形態による不揮発性メモリ装置について説明するための概念図である。図２は、図１に示すメモリブロックを説明するための斜視図である。図３は、図２に示すＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。図４は、図３に示すＴＳ１領域を詳しく図示する拡大図であり、本発明の一実施形態による不揮発性メモリセルを説明するための図である。
【００２３】
図１を参照すると、本発明の一実施形態による不揮発性メモリ装置１のメモリセルアレイは、多数のメモリブロック（ＢＬＫ１〜ＢＬＫｎ但し、ｎは自然数）を含み得る。各メモリブロック（ＢＬＫ１〜ＢＬＫｎ）は第１方向〜第３方向（Ｄ１、Ｄ２、Ｄ３）に延長され得る。第１方向〜第３方向（Ｄ１、Ｄ２、Ｄ３）は、図示するように、互いに交差する方向であり、互いに異なる方向であり得る。例えば、第１方向〜第３方向（Ｄ１、Ｄ２、Ｄ３）は互いに直角に交差する方向であり得るが、これに限定されるものではない。
【００２４】
図２〜図４を参照すると、メモリブロック（ＢＬＫｉ、但し、１≦ｉ≦ｎ、ｉは自然数）は第１層間絶縁膜１１１上に形成された多数の第２層間絶縁膜１１２、多数の第１電極１１５、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）、及び多数の抵抗変化膜１１６を含み得る。
【００２５】
第１層間絶縁膜１１１には図示するように、ビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成され得る。ビットライン（３３１〜３３３）は、図示するように互いに離隔され第３方向Ｄ３に沿って延長するように形成され得る。ビットラインコンタクト３２０はビットライン（３３１〜３３３）と電気的に接続し、第１層間絶縁膜１１１により露出した形態で形成され得る。
【００２６】
一方、図２及び図３にはビットライン（３３１〜３３３）とビットラインコンタクト３２０とを区別できるように形成しているものを図示するが、本発明はこれに制限されるものではない。すなわち、ビットライン（３３１〜３３３）とビットラインコンタクト３２０とは互いに区別されず、一体で形成され得る。また、図２及び図３にはビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成された第１層間絶縁膜１１１が、多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の下部に形成されていることを図示するが、本発明はこれに制限されるものではない。すなわち、ビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成された第１層間絶縁膜１１１は必要に応じて多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の上部に形成され得る。
【００２７】
多数の第２層間絶縁膜１１２は、第１層間絶縁膜１１１上に第２方向Ｄ２に沿って互いに離隔して順次に積層され得る。図２に図示するように、多数の第２層間絶縁膜１１２の各々は第１方向Ｄ１に沿って長く延長するように形成され得る。
【００２８】
多数の第１電極１１５は、第２方向Ｄ２に沿って長く延長して形成され、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は、第１方向Ｄ１に沿って長く延長して形成される。具体的には、多数の第１電極１１５は第１層間絶縁膜１１１上にピラー（ｐｉｌｌａｒ）形状に配置され、積層された多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とを貫いて、ビットラインコンタクト３２０と接触するように形成される。
【００２９】
多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は積層された多数の第２層間絶縁膜１１２の間に各々形成され得る。このような多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は多数の第１電極１１５と交差するように形成され得る。
【００３０】
一方、図２及び図３に図示するように、多数の第１電極１１５は第１方向Ｄ１及び第３方向Ｄ３に沿って互いに離隔して配列され得る。すなわち、多数の第１電極１１５はマトリックス形状に配列され得る。図面では、多数の第１電極１１５が３×３で配列されているものを図示するが、本発明はこれに制限されるものではない。
【００３１】
第３方向Ｄ３に沿って配列された多数の第１電極１１５の間の多数の第２層間絶縁膜１１２内に分離トレンチＤＴが形成され得る。このような、分離トレンチＤＴにより露出する多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の側面と多数の第２層間絶縁膜１１２の側面とは互いに整列するように形成され得る。
【００３２】
第３方向Ｄ３に沿って配列された多数の第１電極１１５はビットライン（３３１〜３３３）によって互いに電気的に接続することがきる。すなわち、第３方向Ｄ３に沿って配列された多数の第１電極１１５はビットライン（３３１〜３３３）を互いに共有することができる。一方、第２方向Ｄ２に沿って配列された多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は多数の第１電極１１５と抵抗変化膜１１６とを互いに共有することができる。
【００３３】
多数の第１電極１１５は各々金属からなる導電膜を含み得る。第１電極１１５を形成する金属の例としては、Ｒｕ、ＲｕＯｘ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ、Ｃｕまたはこれらの合金が挙げられるが、本発明はこれに限定されるものではない。また、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は各々金属からなる導電膜を含み得る。このように第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成する金属の例としては、Ｗ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｉｒまたはこれらの合金が挙げられるが、本発明はこれに限定されない。
【００３４】
本発明のいくつかの実施形態において、多数の第１電極１１５及び多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は互いに同一な金属からなる金属電極であり得る。また、本発明の他のいくつかの実施形態において、多数の第１電極１１５及び多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は互いに異なる金属からなる金属電極であり得る。
【００３５】
抵抗変化膜１１６は、多数の第１電極１１５と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）との間に各々配置され得る。抵抗変化膜１１６は多数の第１電極１１５の側面に沿って多数の第１電極１１５と第２方向Ｄ２に沿って並ぶように形成され得る。
【００３６】
抵抗変化膜１１６は例えば、ＴＭＯ（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ）であり得る。具体的には、ＴＭＯは例えば、ＨｆＯｘ、ＴｉＯｘ、ＴａＯｘ、ＺｎＯ、Ｔｉ２Ｏ、Ｎｂ２Ｏ５、ＺｒＯ２、ＮｉＯであり得るが、本発明はこれに制限されるものではない。
【００３７】
不揮発性メモリセルＴＳ１は第１電極１１５と第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とが交差する領域で定義される。すなわち、図４を参照すると、本発明の一実施形態による不揮発性メモリセルＴＳ１は、互いに離隔して順次に積層された多数の第２層間絶縁膜１１２と、多数の第２層間絶縁膜１１２を貫く第１電極１１５及び抵抗変化膜１１６と、多数の第２層間絶縁膜１１２との間に形成された第２電極２３３とを含み得る。
【００３８】
一方、不揮発性メモリセルＴＳ１を構成する第１電極１１５と第２電極２３３の形状は必要に応じて多様に変形し得る。以下、図５〜図７を参照して本発明の一実施形態の変形実施形態による不揮発性メモリセルについて説明する。
【００３９】
図５〜図７は、本発明の一実施形態の変形実施形態による不揮発性メモリセルを説明するための拡大断面図である。
【００４０】
初めに、図５を参照すると、本発明の一実施形態の一変形実施形態による不揮発性メモリセルＴＳ２の第２電極２３３は拡散防止膜２３３ａと金属からなる導電膜２３３ｂとを含み得る。ここで、拡散防止膜２３３ａは抵抗変化膜１１６と接触して形成され、導電膜２３３ｂは拡散防止膜２３３ａ上に形成され得る。具体的には、拡散防止膜２３３ａは図示するように第２層間絶縁膜１１２の下面（２３３ａ’を参照）、抵抗変化膜１１６の側面（２３３ａ’’を参照）、及び第２層間絶縁膜１１２の上面（２３３ａ’’’を参照）に沿って導電膜２３３ｂの一部を囲む形状で形成され得る。
【００４１】
金属からなる導電膜２３３ｂは導電物質Ｍ（例えば、金属粒子）を含むことができ、拡散防止膜２３３ａは導電膜２３３ｂに含まれた導電物質Ｍが抵抗変化膜１１６や第２層間絶縁膜１１２に拡散することを防止する役割を果たすことができる。本実施形態において、導電膜２３３ｂが含むこのような導電物質Ｍは金属を含み得る。このような導電膜２３３ｂと拡散防止膜２３３ａの組合せの例として、Ｗ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが本発明はこれに制限されるものではない。
【００４２】
一方、分離トレンチＤＴにより露出する第２層間絶縁膜１１２の側面と、拡散防止膜２３３ａの側面と、導電膜２３３ｂの側面とは互いに整列するように形成され得る。
【００４３】
次に図６を参照すると、本発明の一実施形態の他の変形実施形態による不揮発性メモリセルＴＳ３の第１電極１１５は拡散防止膜１１５ａと金属からなる導電膜１１５ｂとを含み得る。ここで、拡散防止膜１１５ａは抵抗変化膜１１６と接触し、抵抗変化膜１１６と並ぶように形成され、導電膜１１５ｂはこのような拡散防止膜１１５ａ上に形成され得る。ここで導電膜１１５ｂは導電物質Ｍ（例えば、金属粒子）を含むことができ、拡散防止膜１１５ａは導電膜１１５ｂに含まれた導電物質Ｍが抵抗変化膜１１６に拡散することを防止する役割を果たすことができる。このような導電膜１１５ｂと拡散防止膜１１５ａの組合せの例として、Ｗ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが本発明はこれに制限されるものではない。
【００４４】
次に図７を参照すると、本発明の一実施形態のまた他の変形実施形態による不揮発性メモリセルＴＳ４の第１電極１１５と第２電極２３３は各々拡散防止膜（１１５ａ、２３３ａ）と金属からなる導電膜（１１５ｂ、２３３ｂ）を含み得る。この場合、各拡散防止膜（１１５ａ、２３３ａ）は導電膜（１１５ｂ、２３３ｂ）から導電物質Ｍが抵抗変化膜１１６または第２層間絶縁膜１１２に拡散することを防止する役割を果たすことができる。
【００４５】
一方、本発明のいくつかの実施形態において、抵抗変化膜１１６は図示するように第１電極１１５及び第２電極２３３と直接接触（ｄｉｒｅｃｔｌｙ ｃｏｎｔａｃｔ）して形成され得る。また、抵抗変化膜１１６と第１電極１１５及び第２電極２３３との間には別途のダイオード（ｄｉｏｄｅ）が形成されなくてもよい。このように抵抗変化膜１１６と第１電極１１５及び第２電極２３３との間に別途のダイオードが形成されないことは、本発明の実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）が双方向ダイオードの電圧−電流特性を有するからである。以下図８を参照してこれについてより詳細に説明する。
【００４６】
図８は、本発明の実施形態による不揮発性メモリセルの電圧−電流特性を示す曲線である。
【００４７】
図８を参照すると、各セル（ＴＳ１〜ＴＳ４）に印加される電圧（Ｖ）により抵抗変化膜１１６に流れる形成電流（Ｉ）を図示する電圧−電流曲線は、セルに所定の電圧Ｖｉｎｈが印加されてもあたかもダイオードが形成されているようにセルにはほぼ０に近い電流（Ｉｉｎｈ）が流れ、抵抗変化膜１１６の抵抗が変化しない第１区間（ＩＮＨＩＢＩＴ）と、セルにスイッチング電圧Ｖｓｗが印加され、セルにスイッチング電流（Ｉｓｗ）が流れ、抵抗変化膜１１６の抵抗が変化する第２区間（ＳＥＴ、ＲＥＳＥＴ）とを含み得る。
【００４８】
ここで、第１区間（ＩＮＨＩＢＩＴ）は抵抗変化膜１１６の抵抗が変化しない区間であるため、不揮発性メモリセル（ＴＳ１〜ＴＳ４）がプログラムされない区間を意味し、第２区間（ＳＥＴ、ＲＥＳＥＴ）は抵抗変化膜１１６の抵抗が変化する区間であるため、不揮発性メモリセル（ＴＳ１〜ＴＳ４）がプログラムされる区間を意味する。
【００４９】
具体的には初めに、リセット状態（ＲＥＳＥＴ区間の抵抗レベル）にあった抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈが印加されても間抵抗変化膜１１６の抵抗は変化しない。また、抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈを超えるセット電圧Ｖｓｗが印加されると、抵抗変化膜１１６の抵抗はセット状態（ＳＥＴ区間の抵抗レベル）に変化する。これに対し、セット状態（ＳＥＴ区間の抵抗レベル）にあった抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈが印加されても間抵抗変化膜１１６の抵抗は変化しない。また抵抗変化膜１１６にインヒビット電圧Ｖｉｎｈを超えるリセット電圧Ｖｓｗが印加されると、抵抗変化膜１１６の抵抗はリセット状態（ＲＥＳＥＴ区間の抵抗レベル）に変化する。本実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）は、このような原理を利用して抵抗変化膜１１６にデータを保存する。
【００５０】
ここで、第１区間（ＩＮＨＩＢＩＴ）での抵抗変化膜１１６の抵抗の大きさは図示するように第２区間（ＳＥＴ、ＲＥＳＥＴ）での抵抗変化膜１１６の抵抗の大きさより大きくてもよい。具体的には、第１区間（ＩＮＨＩＢＩＴ）での抵抗変化膜１１６の抵抗の大きさは、第２区間（ＳＥＴ、ＲＥＳＥＴ）での抵抗変化膜１１６の抵抗の大きさの最大値より大きくてもよい。したがって、第１区間（ＩＮＨＩＢＩＴ）で抵抗変化膜１１６に流れる電流（例えば、インヒビット電流（Ｉｉｎｈ））は、第２区間（ＳＥＴ、ＲＥＳＥＴ）で抵抗変化膜１１６に流れる電流（例えば、スイッチング電流（Ｉｓｗ））より小さくてもよい。特にいくつかの実施形態で、第１区間（ＩＮＨＩＢＩＴ）で抵抗変化膜１１６に流れる電流（例えば、インヒビット電流（Ｉｉｎｈ））の大きさはほぼ０に近い値となる。
【００５１】
すなわち、本実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）は、不揮発性メモリセル（ＴＳ１〜ＴＳ４）にインヒビット電圧Ｖｉｎｈが印加されると、抵抗変化膜１１６に流れる電流（例えば、インヒビット電流（Ｉｉｎｈ））の大きさがほぼ０に近い値となる。すなわち、本実施形態では抵抗変化膜１１６と電極（１１５、２３３）との間に別途のダイオードが形成されなくても、不揮発性メモリセル（ＴＳ１〜ＴＳ４）自体が双方向ダイオードの特性を有し得る。したがって、本実施形態による不揮発性メモリセル（ＴＳ１〜ＴＳ４）の電極（１１５、２３３）と抵抗変化膜１１６との間に別途のダイオードを形成する必要がなくなる。
【００５２】
不揮発性メモリセル（ＴＳ１〜ＴＳ４）がプログラムされるよう選択されない場合の不揮発性メモリセル（ＴＳ１〜ＴＳ４）の電圧−電流曲線が図８の第１区間（ＩＮＨＩＢＩＴ）であることについて先立って説明した。このような第１区間（ＩＮＨＩＢＩＴ）の存在によって本発明の実施形態による不揮発性メモリ装置に含まれるｎ（ここで、ｎ≧２、ｎは自然数）個の不揮発性メモリセルのうち１個の不揮発性メモリセルがプログラムされ、残り（ｎ−１）個の不揮発性メモリセルがプログラムされない場合、プログラムされる１個の不揮発性メモリセルに流れる電流の大きさは残り（ｎ−１）個の不揮発性メモリセルに流れる電流の大きさの合計より大きくてもよい。以下、図３１及び図３２を参照してこれについてより詳細に説明する。
【００５３】
図３１及び図３２は、本発明の実施形態による不揮発性メモリセルからなるメモリセルアレイの回路図である。
【００５４】
図３１を参照すると、本発明の実施形態による多数の第１電極１１５、多数の第２電極２３３、及び多数の抵抗変化膜１１６は図示するようにｎ（ここで、ｎ＝ｐ×ｑ、ｐ、ｑは自然数）個の不揮発性メモリセルを定義することができる。
【００５５】
具体的には、例えば第１電極１１５はｐ個のビットライン（ＢＬ１〜ＢＬｐ）であり得、第２電極２３３はｑ個のワードライン（ＷＬ１〜ＷＬｑ）であり得る。またそれぞれのビットライン（ＢＬ１〜ＢＬｐ）とワードライン（ＷＬ１〜ＷＬｑ）とが交差する領域に形成された抵抗変化膜１１６が一つのメモリセルＭＣＰを定義することができる。したがって、図３１に図示するメモリセルアレイには、横方向にｐ個のメモリセルＭＣＰが定義され、縦方向にｑ個のメモリセルＭＣＰが定義されるため、合計ｎ（ｎ＝ｐ×ｑ）個の不揮発性メモリセルが定義される。
【００５６】
ここで、第２ビットラインＢＬ２と第３ワードラインＷＬ３とが交差する領域に定義されたメモリセルＭＣＰがプログラムされ、他のメモリセルはプログラムされないとする。メモリセルＭＣＰをプログラムするためにはメモリセルＭＣＰに図８に図示するスイッチング電圧Ｖｓｗを予め印加しなければならないため、第２ビットラインＢＬ２には例えば、スイッチング電圧Ｖｓｗが印加され、第３ワードラインＷＬ３には例えば、接地電圧Ｖｇｎｄが印加され得る。残りのメモリセル（ＭＣＮＰ１〜３）はプログラムされてはならないため、残りのビットライン（ＢＬ１、ＢＬ３〜ＢＬｐ）と残りのワードライン（ＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬｑ）には例えば、図８に図示するインヒビット電圧Ｖｉｎｈが印加され得る。
【００５７】
ここで、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）には（Ｖｓｗ−Ｖｉｎｈ）の電圧が印加される。従って、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）にはＶｉｎｈの電圧が印加される。一方、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）にはビットライン（ＢＬ１、ＢＬ３〜ＢＬｐ）とワードライン（ＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬｑ）との間に電位差が存在しないため、電圧が印加されなくなる。
【００５８】
本実施形態で、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）に流れる電流（Ｉａ）と、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）に流れる電流（Ｉｂ）と、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）に流れる電流（Ｉｃ）の合計は、プログラムされるメモリセルＭＣＰに流れる電流（図８のＩｓｗ）より小さい。すなわち、本発明の実施形態による不揮発性メモリ装置は次の式を満足する。
【００５９】
Ｉａ＋Ｉｂ＋Ｉｃ＝（（Ｖｓｗ−Ｖｉｎｈ）／Ｒ１×（ｑ−１））＋（Ｖｉｎｈ／Ｒ２×（ｐ−１））＋０＝Ｉｉｎｈ×（ｎ−１）＜Ｉｓｗ （数式２）
（ここで、Ｒ１はプログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされないメモリセルの抵抗値、Ｒ２はプログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされないメモリセルの抵抗値）
【００６０】
一方、ｎ個のメモリセルのうち１個のメモリセルＭＣＰをプログラムするためには、ビットライン（ＢＬ１〜ＢＬｐ）とワードライン（ＷＬ１〜ＷＬｑ）にはこれと異なる電圧が印加され得る。以下、図３２を参照してこれについてより詳細に説明する。
【００６１】
図３２を参照すると、第２ビットラインＢＬ２と第３ワードラインＷＬ３とが交差する領域に定義されたメモリセルＭＣＰをプログラムさせ、他のメモリセルをプログラムさせないように、第２ビットラインＢＬ２に例えば、スイッチング電圧Ｖｓｗを印加し、第３ワードラインＷＬ３には例えば、接地電圧Ｖｇｎｄを印加し、残りのビットライン（ＢＬ１、ＢＬ３〜ＢＬｐ）と残りのワードライン（ＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬｑ）に例えば、（Ｖｓｗ−Ｖｉｎｈ）の電圧を印加することができる。
【００６２】
ここで、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）にはＶｉｎｈの電圧が印加され、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）にもＶｉｎｈの電圧が印加される。一方、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）には（Ｖｓｗ−２Ｖｉｎｈ）の電圧が印加される。
【００６３】
この場合にも、プログラムされるメモリセルＭＣＰとビットラインＢＬ２を共有し、プログラムされない（ｑ−１）個のメモリセル（例えば、ＭＣＮＰ１）に流れる電流（Ｉａ）と、プログラムされるメモリセルＭＣＰとワードラインＷＬ３を共有し、プログラムされない（ｐ−１）個のメモリセル（例えば、ＭＣＮＰ２）に流れる電流（Ｉｂ）と、プログラムされるメモリセルＭＣＰとビットラインＢＬ２とワードラインＷＬ３のいずれも共有せず、プログラムされないメモリセル（例えば、ＭＣＮＰ３）に流れる電流（Ｉｃ）の合計は、プログラムされるメモリセルＭＣＰに流れる電流（図８のＩｓｗ）より小さくなる。
【００６４】
図８に図示するように電圧−電流特性は、例えば第１電極１１５及び第２電極２３３と抵抗変化膜１１６の膜質特性をどのように調節するかにより実現することができる。
【００６５】
例えば、第１電極１１５及び第２電極２３３が４．０ｅＶ〜６ｅＶの仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有するようにし、抵抗変化膜１１６が酸素欠乏によってＮ型半導体特性を有するようにすると、図８に図示するように電圧−電流特性を実現することができる。
【００６６】
このような特性を有する第１電極１１５及び第２電極２３３の例としては、Ｐｔ、Ｉｒ、Ｒｕなどのような貴金属（ｎｏｂｌｅ ｍｅｔａｌ）及びその酸化物、ＴｉＮ、ＴａＮなどのような金属窒化物（ｍｅｔａｌ ｎｉｔｒｉｄｅ）、Ｗ、Ｃｕなどのように遷移金属（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ）が挙げられる。また先立って説明した特性を有する抵抗変化膜１１６の例としては、ＨｆＯ２−ｘ、ＴｉＯ２−ｘ、ＴａＯ２−ｘなどが挙げられる。
【００６７】
一方、図８に図示するように電圧−電流特性を実現できる第１電極１１５及び第２電極２３３と抵抗変化膜１１６の膜質特性が前述した説明に制限されるものではない。
【００６８】
本発明のいくつかの実施形態で、第１電極１１５と第２電極２３３を４．０ｅＶ以下の仕事関数を有するようにし、抵抗変化膜１１６を酸素過剰によってＰ型半導体特性を有する金属酸化膜で構成することによって図８に図示するように電圧−電流特性を実現することも可能である。
【００６９】
このように本実施形態による不揮発性メモリ装置では、不揮発性メモリセルに別途のダイオードを形成しなくても、抵抗変化メモリセルの実現が可能であるため、装置の集積度を大きく向上することができる。
【００７０】
次に、図９〜図１１を参照して本発明の他の実施形態による不揮発性メモリセル及びこれを含む不揮発性メモリ装置について説明する。
【００７１】
図９は、本発明の他の実施形態による不揮発性メモリ装置を説明するための斜視図である。図１０は、図９に示すＸ−Ｘ’線に沿って切断した断面図である。図１１は、図１０に示すＴＳ５領域を詳しく図示する拡大図である。以下では、先立って説明した本発明の一実施形態による不揮発性メモリ装置と実質的に異なる点を中心に説明する。
【００７２】
図９〜図１１を参照すると、本発明の他の実施形態による不揮発性メモリ装置５は分離絶縁膜１２２をさらに含み得る。このような分離絶縁膜１２２は多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とを貫いて、第１電極１２０及び抵抗変化膜１２１と並ぶように形成され得る。具体的には、分離絶縁膜１２２は多数の第２層間絶縁膜１１２と多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）とを貫く第１電極１２０及び抵抗変化膜１２１と第２方向Ｄ２に沿って並ぶように形成され得る。
【００７３】
このとき、抵抗変化膜１２１は、図示するように第２方向Ｄ２に沿って延長されて形成されるだけでなく、第１方向Ｄ１にも延長して形成され得る。また、第１電極１２０と抵抗変化膜１２１は分離絶縁膜１２２の側面を囲む形状で形成され得る。
【００７４】
図１１には不揮発性メモリセル（ＴＳ５）の第１電極１２０と第２電極２３３が、各々拡散防止膜（図示せず）を含まないものを図示しているが、第１電極１２０と第２電極２３３は先立って説明した変形実施形態に多様に変形することが可能である。また、図１１に図示する第１電極１２０または第２電極２３３のうち少なくともいずれか一つの電極に印加される印加電圧により、抵抗変化膜１２１に流れる形成電流を図示する電圧−電流曲線は図８に示す通りである。
【００７５】
次に、図１２〜図１８を参照して本発明の一実施形態による不揮発性メモリ装置の製造方法について説明する。
【００７６】
図１２は、本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。図１３〜図１８は、本発明の一実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。
【００７７】
初めに、図１２と図１３を参照すると、第１層間絶縁膜１１１上に多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とを交互に積層する（Ｓ１００）。このとき、本発明のいくつかの実施形態において、第１層間絶縁膜１１１には互いに離隔され第３方向Ｄ３に沿って延長されたビットライン（３３１〜３３３）と、ビットライン（３３１〜３３３）と電気的に接続して第１層間絶縁膜１１１により露出したビットラインコンタクト３２０が形成されている場合もある。しかし、これは一つの本発明の実施形態に過ぎず、本発明の他の実施形態では第１層間絶縁膜１１１にビットライン（３３１〜３３３）とビットラインコンタクト３２０が形成されていない場合もある。
【００７８】
多数の犠牲膜１１３は多数の第２層間絶縁膜１１２に対してエッチング選択比を有する物質からなる。このような犠牲膜１１３と第２層間絶縁膜１１２の例としては、シリコン窒化膜とシリコン酸化膜が挙げられるが、本発明がこれに制限されるものではない。
【００７９】
次に、図１２と図１４を参照すると、多数のチャンネルトレンチ（ＣＴ１）を形成する（Ｓ１１０）。具体的には、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とをエッチングして、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３の側面を露出させる多数のチャンネルトレンチ（ＣＴ１）を形成する。このとき、多数のチャンネルトレンチ（ＣＴ１）により第１層間絶縁膜１１１が露出され得る。また、本発明のいくつかの実施形態で、このような多数のチャンネルトレンチ（ＣＴ１）により第１層間絶縁膜１１１に形成されたビットラインコンタクト３２０が露出し得る。
【００８０】
図１４にはこのようなチャンネルトレンチ（ＣＴ１）の形状を円柱形状で図示しているが、チャンネルトレンチ（ＣＴ１）の形状はこれに制限されるものではない。すなわち、必要に応じてチャンネルトレンチ（ＣＴ１）の形状は三角柱、六角柱など多様に変形することができる。
【００８１】
次に、図１２と図１５を参照すると、抵抗変化膜１１６と第１電極１１５とを形成する（Ｓ１２０）。具体的には、初めに、各チャンネルトレンチ（ＣＴ１）の内部に露出した多数の第２層間絶縁膜１１２の側面と多数の犠牲膜１１３の側面とに沿って抵抗変化膜１１６を形成する。そして、抵抗変化膜１１６が形成された各チャンネルトレンチ（ＣＴ１）の内部に導電膜（図示せず）を形成し、これを平坦化して多数の第１電極１１５を形成することができる。このとき、本発明のいくつかの実施形態で、多数の第１電極１１５は多数のチャンネルトレンチ（ＣＴ１）により露出したビットラインコンタクト３２０と接触するように形成され得る。
【００８２】
このような多数の第１電極１１５は金属からなる導電膜を含み得る。具体的には、多数の第１電極１１５に含まれた導電膜を成す金属は例えば、Ｒｕ、ＲｕＯｘ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ、Ｃｕまたはこれらの合金からなる。
【００８３】
一方、多数の第１電極１１５は導電物質を含む導電膜（図６の１１５ｂ）と導電物質の拡散を防止する拡散防止膜（図６の１１５ａ）を含む二重膜構造であり得る。このような二重膜構造の多数の第１電極１１５は、抵抗変化膜１１６の側面に沿って拡散防止膜（図６の１１５ａ）を先に形成し、拡散防止膜（図６の１１５ａ）上に導電膜（図６の１１５ｂ）を形成することによって形成され得る。
【００８４】
このような二重膜構造の第１電極１１５の例としては、Ｗ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが、本発明がこれに制限されるものではない。
【００８５】
次に、図１２と図１６を参照すると、分離トレンチＤＴを形成する（Ｓ１３０）。具体的には、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とをエッチングし、多数の犠牲膜１１３の側面を露出させる分離トレンチＤＴを形成することができる。このような分離トレンチＤＴは図示するように第１方向Ｄ１に沿って延長するように形成され得る。
【００８６】
続いて、図１２と図１７を参照すると、電極トレンチ（ＥＴ）を形成する（Ｓ１４０）。具体的には、分離トレンチ（図１６のＤＴ）の側面が露出した多数の犠牲膜１１３をエッチングし、抵抗変化膜１１６の側面を露出させる電極トレンチ（ＥＴ）を形成することができる。このとき、犠牲膜１１３は多数の第２層間絶縁膜１１２及び抵抗変化膜１１６に対するエッチング選択比を利用することによってエッチングされ得る。すなわち、多数の第２層間絶縁膜１１２と抵抗変化膜１１６より犠牲膜１１３に対するエッチング選択比が高い物質または溶液を使用し、犠牲膜１１３のみを選択的にエッチングすることによって電極トレンチ（ＥＴ）を形成することができる。
【００８７】
このように犠牲膜１１３のみを選択的にエッチングする工程として、燐酸やＨＦなどを利用した湿式エッチング（ｗｅｔ ｅｔｃｈｉｎｇ）工程が挙げられるが、本発明がこれに制限されるものではない。
【００８８】
次に、図１２と図１８を参照すると、第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成する（Ｓ１５０）。具体的には、電極トレンチ（図１７のＥＴ）の内部を満たす導電膜（図示せず）を形成し、各不揮発性メモリセルが互いに分離するように導電膜（図示せず）を平坦化することによって多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成することができる。
【００８９】
このような多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は金属からなる導電膜を含み得る。具体的には、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）に含まれた導電膜を成す金属はＷ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｉｒまたはこれらの合金からなる。
【００９０】
一方、多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は導電物質を含む導電膜（図５の２３３ｂ）と導電物質の拡散を防止する拡散防止膜（図５の２３３ａ）を含む二重膜構造であり得る。このような二重膜構造の多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）は、第２層間絶縁膜１１２の下面（図５の２３３’参照）、抵抗変化膜１１６の側面（図５の２３３ａ’’参照）、及び第２層間絶縁膜１１２の上面（図５の２３３ａ’’’参照）に沿って拡散防止膜（図５の２３３ａ）を先に形成し、拡散防止膜（図５の２３３ａ）上に導電膜（図５の２３３ｂ）を形成した後、各不揮発性メモリセルが互いに分離するように拡散防止膜（図５の２３３ａ）と導電膜（図５の２３３ｂ）とを平坦化することによって形成され得る。このような平坦化過程で、第２層間絶縁膜（図５の１１２）の側面と、拡散防止膜（図５の２３３ａ）の側面と、導電膜（図５の２３３ｂ）の側面とは互いに整列するように形成され得る。
【００９１】
このような二重膜構造の多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）の例としてはＷ／ＴｉＮ、Ｔａ／ＴｉＮなどが挙げられるが、本発明がこれに制限されるものではない。
【００９２】
次に、図１９〜図２７を参照して本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明する。
【００９３】
図１９は、本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するためのフロー図である。図２０〜図２７は、本発明の他の実施形態による不揮発性メモリ装置の製造方法について説明するための中間段階図である。以下では、先立って説明した本発明の一実施形態による不揮発性メモリ装置の製造方法と実質的に異なる点を中心に説明する。
【００９４】
図１９及び図２０を参照すると、第１層間絶縁膜１１１上に多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とを交互に積層する（Ｓ２００）。このとき、本発明のいくつかの実施形態で、第１層間絶縁膜１１１にはビットライン（３３１〜３３３）とビットラインコンタクト３２０とが形成され得る。
【００９５】
次に、図１９及び図２１を参照すると、多数の第２層間絶縁膜１１２と、多数の犠牲膜１１３とをエッチングし、多数のチャンネルトレンチ（ＣＴ２）を形成する（Ｓ２１０）。このとき、多数のチャンネルトレンチ（ＣＴ２）は図示するように第１方向Ｄ１に沿って延長された形態で形成され得る。
【００９６】
次に、図１９及び図２２を参照すると、各チャンネルトレンチ（ＣＴ２）の内部に抵抗変化膜１２１を形成する（Ｓ２２０）。このとき、抵抗変化膜１２１は露出した多数の第２層間絶縁膜１１２の側面と多数の犠牲膜１１３の側面とに沿って形成されるが、図示するように第１方向Ｄ１に沿って延長するように形成され得る。
【００９７】
次に、図１９及び図２３を参照すると、抵抗変化膜１２１が形成された各チャンネルトレンチ（ＣＴ２）の内部に多数の分離絶縁膜１２２と多数のチャンネル溝（ＣＨ）とを形成する（Ｓ２３０）。具体的には、初めに、抵抗変化膜１２１が形成された各チャンネルトレンチ（ＣＴ２）の内部に例えば、酸化絶縁膜（図示せず）を形成する。そして、このような酸化絶縁膜（図示せず）をエッチングし、第１層間絶縁膜１１１を露出させる多数のチャンネル溝（ＣＨ）と、多数の分離絶縁膜１２２とを形成する。このとき、本発明のいくつかの実施形態で、このような多数のチャンネル溝（ＣＨ）によって第１層間絶縁膜１１１に形成されたビットラインコンタクト３２０が露出し得る。
【００９８】
次に、図１９及び図２４を参照すると、第１電極１２０を形成する（Ｓ２４０）。具体的には、各チャンネル溝（図２３のＣＨ）の内部に導電膜（図示せず）を形成し、これを平坦化してその側面が抵抗変化膜１２１と分離絶縁膜１２２で囲まれた多数の第１電極１２０を形成することができる。このとき、本発明のいくつかの実施形態で、多数の第１電極１２０は多数のチャンネル溝（ＣＨ）により露出したビットラインコンタクト３２０と接触するように形成され得る。
【００９９】
次に、図１９と図２５を参照すると、多数の第２層間絶縁膜１１２と多数の犠牲膜１１３とをエッチングし、多数の犠牲膜１１３の側面を露出させる分離トレンチＤＴを形成する（Ｓ２５０）。続いて、図１９と図２６を参照すると、側面が露出した多数の犠牲膜１１３をエッチングして抵抗変化膜１２１の側面を露出させる電極トレンチ（ＥＴ）を形成する（Ｓ２６０）。そして図１９及び図２７を参照すると、電極トレンチ（図２５のＥＴ）の内部を満たす導電膜（図示せず）を形成し、各不揮発性メモリセルが互いに分離するように導電膜（図示せず）を平坦化することによって多数の第２電極（２１１〜２９１、２１２〜２９２、２１３〜２９３）を形成する（Ｓ２７０）。
【０１００】
以上で説明した本発明の多様な実施形態による不揮発性メモリ装置の場合、積層される不揮発性メモリセルの数を増やすことが比較的容易である。したがって、集積度が向上した不揮発性メモリ装置の提供が可能である。
【０１０１】
次に、図２８〜図３０を参照して本発明のいくつかの実施形態によるメモリシステム及びその応用例について説明する。
【０１０２】
図２８は、本発明のいくつかの実施形態によるメモリシステムを説明するためのブロック図である。図２９は、図２８のメモリシステムの応用例を示すブロック図である。図３０は、図２９を参照して説明したメモリシステムを含むコンピュータシステムを示すブロック図である。
【０１０３】
図２８を参照すると、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
【０１０４】
不揮発性メモリ装置１１００は、先立って説明した集積度が向上した不揮発性メモリ装置であり得る。
【０１０５】
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホスト（Ｈｏｓｔ）からの要請に応答し、コントローラ１２００は不揮発性メモリ装置１１００にアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読み取り、書き込み、消去、そして背景（ｂａｃｋｇｒｏｕｎｄ）の動作を制御するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成される。コントローラ１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０１０６】
例示的には、コントローラ１２００はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、そしてメモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のようなよく知られている構成要素をさらに含む。ＲＡＭは、プロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間のキャッシュメモリ、そして不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間のバッファメモリのうち少なくとも一つとして利用される。プロセシングユニットはコントローラ１２００の諸般の動作を制御する。
【０１０７】
ホストインターフェースはホスト（Ｈｏｓｔ）及びコントローラ１２００の間のデータ交換を行うためのプロトコルを含む。例示的に、コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどのような多様なインターフェースプロトコルのうち少なくとも一つにより外部（ホスト）と通信するように構成される。メモリインターフェースは不揮発性メモリ装置１１００とインターフェーシングする。例えば、メモリインターフェースはＮＡＮＤインターフェースまたはＮＯＲインターフェースを含む。
【０１０８】
メモリシステム１０００はエラー訂正ブロックを追加して含み構成され得る。エラー訂正ブロックはエラー訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み込んだデータのエラーを検出して、訂正するように構成される。例示的には、エラー訂正ブロックはコントローラ１２００の構成要素として提供される。エラー訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供されてもよい。
【０１０９】
コントローラ１２００と不揮発性メモリ装置１１００とは一つの半導体装置に集積され得る。例示的には、コントローラ１２００と不揮発性メモリ装置１１００とは一つの半導体装置に集積し、メモリカードを構成することができる。例えば、コントローラ１２００と不揮発性メモリ装置１１００は一つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュカード（登録商標）（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのようなメモリカードを構成する。
【０１１０】
コントローラ１２００と不揮発性メモリ装置１１００とは、一つの半導体装置に集積し、半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成することができる。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを保存するように構成される保存装置を含む。メモリシステム１０が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に連結されたホスト（Ｈｏｓｔ）の動作速度は画期的に改善される。
【０１１１】
他の例として、メモリシステム１０００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、電子書籍（ｅ−ｂｏｏｋ）、携帯マルチメディアプレーヤー（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、三次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルボイスレコーダ（ｄｉｇｉｔａｌ ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオ録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオ再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置のうち一つ、コンピュータ・ネットワークを構成する多様な電子装置のうち一つ、テレマティクスネットワークを構成する多様な電子装置のうち一つ、ＲＦＩＤ装置、またはコンピュータシステムを構成する多様な構成要素のうち一つなどのような電子装置の多様な構成要素のうち一つとして提供される。
【０１１２】
例示的に、不揮発性メモリ装置１１００またはメモリシステム１０００は多様な形態のパッケージで実装され得る。例えば、不揮発性メモリ装置１１００またはメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ Ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ Ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化され、実装され得る。
【０１１３】
次に、図２９を参照すると、メモリシステム２０００は不揮発性メモリ装置２１００とコントローラ２２００とを含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは一つの共通チャンネルを介してコントローラ２２００と通信するように構成される。例えば、複数の不揮発性メモリチップは第１〜第ｋチャンネル（ＣＨ１〜ＣＨｋ）を介してコントローラ２２００と通信することを図示している。
【０１１４】
各不揮発性メモリチップは図１〜図１１を参照して説明した不揮発性メモリ装置１と同様に構成される。
【０１１５】
図２９を参照して、一つのチャンネルに複数の不揮発性メモリチップが連結するものと説明した。しかし、一つのチャンネルに一つの不揮発性メモリチップが連結するようにメモリシステム２０００を変形できることを理解することができる。
【０１１６】
次に、図３０を参照すると、コンピュータシステム３０００は、中央処理装置３１００、ＲＡＭ（３２００、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ユーザインターフェース３３００、電源３４００、そしてメモリシステム２０００を含む。
【０１１７】
メモリシステム２０００は、システムバス３５００を介して、中央処理処置３１００、ＲＡＭ３２００、ユーザインターフェース３３００、及び電源３４００に電気的に接続する。ユーザインターフェース３３００を介して提供されるか、または中央処理装置３１００によって処理されたデータはメモリシステム２０００に保存される。
【０１１８】
図３０を参照すると、不揮発性メモリ装置２１００はコントローラ２２００を介してシステムバス３５００に接続するものと図示している。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接連結するように構成され得る。
【０１１９】
図３０で、図２９を参照して説明されたメモリシステム２０００が提供されるものと図示されている。しかし、メモリシステム２０００は図２８を参照して説明されたメモリシステム１０００に代替してもよい。
【０１２０】
例示的に、コンピュータシステム３０００は図２８と図２９を参照して説明したメモリシステム（１０００、２０００）をいずれも含むように構成され得る。
【０１２１】
以上添付された図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【０１２２】
１１１、１１２ 層間絶縁膜
１１３ 犠牲膜
１１５、１２０ 第１電極
１１６、１２１ 抵抗変化膜
２１１〜２９１、２１２〜２９２、２１３〜２９３ 第２電極
３３１、３３２、３３３ ビットライン
３２０ ビットラインコンタクト
Ｓ１００〜Ｓ１５０、Ｓ２００〜Ｓ２７０ 不揮発性メモリ装置の製造方法
【特許請求の範囲】
【請求項１】
互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜とを貫く第１電極と、
前記第１電極の側面に沿って前記第１電極と並ぶように形成された抵抗変化膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜との間に形成された第２電極と、を含み、
前記第２電極は金属からなる導電膜と、前記導電膜が含む導電物質の拡散を防止する拡散防止膜と、を含む不揮発性メモリセル。
【請求項２】
前記拡散防止膜は、前記抵抗変化膜と接触し、前記導電膜は前記拡散防止膜上に形成された請求項１に記載の不揮発性メモリセル。
【請求項３】
前記拡散防止膜は、前記第１層間絶縁膜の上面、前記抵抗変化膜の側面、及び前記第２層間絶縁膜の下面に沿って前記導電膜の一部を囲む形状で形成された請求項２に記載の不揮発性メモリセル。
【請求項４】
前記第１層間絶縁膜及び前記第２層間絶縁膜の側面と、前記拡散防止膜の側面と、前記導電膜の側面とは互いに整列するように形成された請求項３に記載の不揮発性メモリセル。
【請求項５】
前記第１電極は、金属からなる導電膜を含む請求項１に記載の不揮発性メモリセル。
【請求項６】
前記第１電極は、前記導電膜が含む導電物質の拡散を防止する拡散防止膜をさらに含む請求項５に記載の不揮発性メモリセル。
【請求項７】
前記拡散防止膜は前記抵抗変化膜と接触し、前記導電膜は前記拡散防止膜上に形成された請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記抵抗変化膜は、ＴＭＯを含む請求項１に記載の不揮発性メモリセル。
【請求項９】
前記ＴＭＯは、ＨｆＯｘ、ＴｉＯｘ、ＴａＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＺｒＯｘ、ＮｉＯｘ、ＷＯｘ、ＡｌＯｘのうち少なくとも何れか一つを含む請求項８に記載の不揮発性メモリセル。
【請求項１０】
互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜とを貫く第１電極と、
前記第１電極の側面に沿って前記第１電極と並ぶように形成された抵抗変化膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜との間に形成された第２電極と、を含み、
前記第１電極または前記第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、
前記第１電極と前記第２電極の仕事関数は４．０ｅＶ〜６ｅＶであり、
前記抵抗変化膜は酸素欠乏によってＮ型半導体特性を有する金属酸化膜である不揮発性メモリセル。
【請求項１１】
前記第１電極は金属からなる導電膜を含み、
前記第２電極は金属からなる導電膜と、前記導電膜が含む導電物質の拡散を防止する拡散防止膜とを含む請求項１０に記載の不揮発性メモリセル。
【請求項１２】
ビットライン及びビットラインコンタクトが形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に交互に積層された多数の第２層間絶縁膜及び第１電極と、
前記多数の第２層間絶縁膜と前記第１電極とを貫いて、前記ビットラインコンタクトと接触する第２電極と、
前記第２電極の側面に沿って前記第２電極と並ぶように形成された抵抗変化膜と、を含み、
前記第１電極と前記第２電極のうち少なくとも何れか一つは金属からなる導電膜を含む不揮発性メモリ装置。
【請求項１３】
前記第１電極と前記第２電極とは各々金属からなる導電膜を含む請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記第１電極に含まれた導電膜を成す金属と前記第２電極に含まれた導電膜を成す金属とは互いに同一である請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記第１電極に含まれた導電膜を成す金属と前記第２電極に含まれた導電膜を成す金属とは互いに異なる請求項１３に記載の不揮発性メモリ装置。
【請求項１６】
前記多数の第２層間絶縁膜及び第１電極を貫いて、前記第２電極及び前記抵抗変化膜と並ぶように形成された分離絶縁膜をさらに含む請求項１２に記載の不揮発性メモリ装置。
【請求項１７】
前記第２電極と前記抵抗変化膜とは前記分離絶縁膜の側面を囲む形状で形成された請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
第１層間絶縁膜、犠牲膜及び第２層間絶縁膜を順次に形成する工程と、
前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜を貫く抵抗変化膜と第１電極とを形成する工程と、
前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜をエッチングして前記犠牲膜の側面を露出させる分離トレンチを形成する工程と、
前記犠牲膜をエッチングして前記抵抗変化膜の側面を露出させる電極トレンチを形成する工程と、
前記電極トレンチの内部に金属からなる導電膜を形成して第２電極を形成するする工程と、を含む不揮発性メモリ装置の製造方法。
【請求項１９】
前記第２電極は、前記導電膜が含む導電物質の拡散を防止する拡散防止膜をさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
前記電極トレンチの内部に金属からなる前記導電膜を形成する工程は、
前記第１層間絶縁膜の上面、前記露出した抵抗変化膜の側面、及び前記第２層間絶縁膜の下面に沿って前記拡散防止膜を形成する工程と、
前記拡散防止膜上に前記導電膜を形成する工程と、をさらに含む請求項１９に記載の不揮発性メモリ装置の製造方法。
【請求項２１】
前記犠牲膜をエッチングする工程は、前記第１層間絶縁膜、前記抵抗変化膜、前記第２層間絶縁膜に対する前記犠牲膜のエッチング選択比を利用して前記犠牲膜をエッチングする工程をさらに含む請求項１９に記載の不揮発性メモリ装置の製造方法。
【請求項２２】
前記抵抗変化膜と前記第１電極を形成する工程は、
前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜をエッチングして前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜の側面を露出させるチャンネルトレンチを形成する工程と、
前記チャンネルトレンチの内部に露出した前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜の側面に沿って前記抵抗変化膜を形成する工程と、
前記抵抗変化膜が形成されたチャンネルトレンチ内部に金属からなる導電膜を形成して前記第１電極を形成する工程と、をさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
【請求項２３】
前記第１電極は、前記導電膜が含む導電物質の拡散を防止する拡散防止膜をさらに含む請求項２２に記載の不揮発性メモリ装置の製造方法。
【請求項２４】
前記抵抗変化膜が形成されたチャンネルトレンチの内部に導電膜を形成する工程は、
前記抵抗変化膜の側面に沿って前記拡散防止膜を形成する工程と、
前記拡散防止膜上に前記導電膜を形成する工程と、をさらに含む請求項２３に記載の不揮発性メモリ装置の製造方法。
【請求項２５】
前記抵抗変化膜が形成された前記チャンネルトレンチの内部に導電膜を形成する工程は、
前記抵抗変化膜が形成された前記チャンネルトレンチの内部に分離絶縁膜とチャンネル溝とを形成する工程と、
前記チャンネル溝の内部に前記導電膜を形成する工程と、をさらに含む請求項２２に記載の不揮発性メモリ装置の製造方法。
【請求項２６】
前記第１層間絶縁膜を形成する工程は、ビットライン及びビットラインコンタクトが形成された第３層間絶縁膜上に前記第１層間絶縁膜を形成する工程をさらに含み、
前記第１電極を形成する工程は前記ビットラインコンタクトと接触する前記第１電極を形成する工程をさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
【請求項２７】
交互に積層された多数の第１層間絶縁膜及び第１電極と、
前記多数の第１層間絶縁膜と前記第１電極とを貫く多数の第２電極と、
前記第２電極の側面に沿って前記第２電極と直接接触し、並ぶように形成されて前記第１電極と直接接触する多数の抵抗変化膜と、を含み、
前記多数の第１電極と前記多数の第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、
前記多数の第１電極、前記多数の第２電極、及び前記多数の抵抗変化膜はｎ（ここで、ｎ≧２、ｎは自然数）個の不揮発性メモリセルを定義し、
前記各不揮発性メモリセルに印加される電圧により前記各不揮発性メモリセルに含まれた前記抵抗変化膜に流れる電流を図示する電圧−電流曲線は、前記不揮発性メモリセルにインヒビット電圧が印加されることによって前記抵抗変化膜にインヒビット電流が流れ、前記抵抗変化膜の抵抗が変化しない第１区間と、前記不揮発性メモリセルにスイッチング電圧が印加されることによって前記抵抗変化膜にスイッチング電流が流れ、前記抵抗変化膜の抵抗が変化する第２区間とを含み、
前記スイッチング電流と前記インヒビット電流とは次の式を満足する不揮発性メモリ装置。
インヒビット電流×（ｎ−１）＜スイッチング電流 （数式１）
【請求項２８】
前記第１区間での前記抵抗変化膜の抵抗値は前記第２区間での前記抵抗変化膜の最大抵抗値より大きい請求項２７に記載の不揮発性メモリ装置。
【請求項２９】
前記スイッチング電圧は前記インヒビット電圧より大きい請求項２７に記載の不揮発性メモリ装置。
【請求項３０】
第１金属を含む第１電極と、
第２電極と、
前記第１電極及び前記第２電極と接触する抵抗変化膜を含む第１メモリセルと、を含み、
前記第１メモリセルは前記第１電極、前記第２電極及び前記抵抗変化膜のうちいずれか一つと接続するスイッチを含まない不揮発性メモリ装置。
【請求項３１】
前記抵抗変化膜は転換可能物質を含む請求項３０に記載の不揮発性メモリ装置。
【請求項３２】
前記転換可能物質は、非化学量論的であり、酸素が欠乏している物質である請求項３１に記載の不揮発性メモリ装置。
【請求項３３】
前記転換可能物質はＴＭＯである請求項３１に記載の不揮発性メモリ装置。
【請求項３４】
前記第２電極は第２金属を含む請求項３１に記載の不揮発性メモリ装置。
【請求項３５】
前記第１電極は第１拡散防止膜を含み、
前記第１拡散防止膜は前記第１電極と前記第２電極との間に配置される請求項３１に記載の不揮発性メモリ装置。
【請求項３６】
前記第２電極は第２金属と第２拡散防止膜とを含み、
前記第２拡散防止膜は前記第２電極と前記転換可能物質との間に配置される請求項３５に記載の不揮発性メモリ装置。
【請求項３７】
第３金属と第３拡散防止膜とを含む第３電極と、
第４電極と、
前記第３電極と前記第４電極との間に配置された前記抵抗変化膜を含む第２メモリセルと、をさらに含み、
前記第２メモリセルは前記第１メモリセル上に垂直に積層された請求項３６に記載の不揮発性メモリ装置。
【請求項３８】
前記第２メモリセル上に垂直に積層され、前記抵抗変化膜を含む第３メモリセルから第９メモリセルをさらに含む請求項３７に記載の不揮発性メモリ装置。
【請求項３９】
前記第２電極は拡散防止膜を含む請求項３０に記載の不揮発性メモリ装置。
【請求項１】
互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜とを貫く第１電極と、
前記第１電極の側面に沿って前記第１電極と並ぶように形成された抵抗変化膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜との間に形成された第２電極と、を含み、
前記第２電極は金属からなる導電膜と、前記導電膜が含む導電物質の拡散を防止する拡散防止膜と、を含む不揮発性メモリセル。
【請求項２】
前記拡散防止膜は、前記抵抗変化膜と接触し、前記導電膜は前記拡散防止膜上に形成された請求項１に記載の不揮発性メモリセル。
【請求項３】
前記拡散防止膜は、前記第１層間絶縁膜の上面、前記抵抗変化膜の側面、及び前記第２層間絶縁膜の下面に沿って前記導電膜の一部を囲む形状で形成された請求項２に記載の不揮発性メモリセル。
【請求項４】
前記第１層間絶縁膜及び前記第２層間絶縁膜の側面と、前記拡散防止膜の側面と、前記導電膜の側面とは互いに整列するように形成された請求項３に記載の不揮発性メモリセル。
【請求項５】
前記第１電極は、金属からなる導電膜を含む請求項１に記載の不揮発性メモリセル。
【請求項６】
前記第１電極は、前記導電膜が含む導電物質の拡散を防止する拡散防止膜をさらに含む請求項５に記載の不揮発性メモリセル。
【請求項７】
前記拡散防止膜は前記抵抗変化膜と接触し、前記導電膜は前記拡散防止膜上に形成された請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記抵抗変化膜は、ＴＭＯを含む請求項１に記載の不揮発性メモリセル。
【請求項９】
前記ＴＭＯは、ＨｆＯｘ、ＴｉＯｘ、ＴａＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＺｒＯｘ、ＮｉＯｘ、ＷＯｘ、ＡｌＯｘのうち少なくとも何れか一つを含む請求項８に記載の不揮発性メモリセル。
【請求項１０】
互いに離隔され順次に積層された第１層間絶縁膜及び第２層間絶縁膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜とを貫く第１電極と、
前記第１電極の側面に沿って前記第１電極と並ぶように形成された抵抗変化膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜との間に形成された第２電極と、を含み、
前記第１電極または前記第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、
前記第１電極と前記第２電極の仕事関数は４．０ｅＶ〜６ｅＶであり、
前記抵抗変化膜は酸素欠乏によってＮ型半導体特性を有する金属酸化膜である不揮発性メモリセル。
【請求項１１】
前記第１電極は金属からなる導電膜を含み、
前記第２電極は金属からなる導電膜と、前記導電膜が含む導電物質の拡散を防止する拡散防止膜とを含む請求項１０に記載の不揮発性メモリセル。
【請求項１２】
ビットライン及びビットラインコンタクトが形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に交互に積層された多数の第２層間絶縁膜及び第１電極と、
前記多数の第２層間絶縁膜と前記第１電極とを貫いて、前記ビットラインコンタクトと接触する第２電極と、
前記第２電極の側面に沿って前記第２電極と並ぶように形成された抵抗変化膜と、を含み、
前記第１電極と前記第２電極のうち少なくとも何れか一つは金属からなる導電膜を含む不揮発性メモリ装置。
【請求項１３】
前記第１電極と前記第２電極とは各々金属からなる導電膜を含む請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記第１電極に含まれた導電膜を成す金属と前記第２電極に含まれた導電膜を成す金属とは互いに同一である請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記第１電極に含まれた導電膜を成す金属と前記第２電極に含まれた導電膜を成す金属とは互いに異なる請求項１３に記載の不揮発性メモリ装置。
【請求項１６】
前記多数の第２層間絶縁膜及び第１電極を貫いて、前記第２電極及び前記抵抗変化膜と並ぶように形成された分離絶縁膜をさらに含む請求項１２に記載の不揮発性メモリ装置。
【請求項１７】
前記第２電極と前記抵抗変化膜とは前記分離絶縁膜の側面を囲む形状で形成された請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
第１層間絶縁膜、犠牲膜及び第２層間絶縁膜を順次に形成する工程と、
前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜を貫く抵抗変化膜と第１電極とを形成する工程と、
前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜をエッチングして前記犠牲膜の側面を露出させる分離トレンチを形成する工程と、
前記犠牲膜をエッチングして前記抵抗変化膜の側面を露出させる電極トレンチを形成する工程と、
前記電極トレンチの内部に金属からなる導電膜を形成して第２電極を形成するする工程と、を含む不揮発性メモリ装置の製造方法。
【請求項１９】
前記第２電極は、前記導電膜が含む導電物質の拡散を防止する拡散防止膜をさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
前記電極トレンチの内部に金属からなる前記導電膜を形成する工程は、
前記第１層間絶縁膜の上面、前記露出した抵抗変化膜の側面、及び前記第２層間絶縁膜の下面に沿って前記拡散防止膜を形成する工程と、
前記拡散防止膜上に前記導電膜を形成する工程と、をさらに含む請求項１９に記載の不揮発性メモリ装置の製造方法。
【請求項２１】
前記犠牲膜をエッチングする工程は、前記第１層間絶縁膜、前記抵抗変化膜、前記第２層間絶縁膜に対する前記犠牲膜のエッチング選択比を利用して前記犠牲膜をエッチングする工程をさらに含む請求項１９に記載の不揮発性メモリ装置の製造方法。
【請求項２２】
前記抵抗変化膜と前記第１電極を形成する工程は、
前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜をエッチングして前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜の側面を露出させるチャンネルトレンチを形成する工程と、
前記チャンネルトレンチの内部に露出した前記第１層間絶縁膜、前記犠牲膜及び前記第２層間絶縁膜の側面に沿って前記抵抗変化膜を形成する工程と、
前記抵抗変化膜が形成されたチャンネルトレンチ内部に金属からなる導電膜を形成して前記第１電極を形成する工程と、をさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
【請求項２３】
前記第１電極は、前記導電膜が含む導電物質の拡散を防止する拡散防止膜をさらに含む請求項２２に記載の不揮発性メモリ装置の製造方法。
【請求項２４】
前記抵抗変化膜が形成されたチャンネルトレンチの内部に導電膜を形成する工程は、
前記抵抗変化膜の側面に沿って前記拡散防止膜を形成する工程と、
前記拡散防止膜上に前記導電膜を形成する工程と、をさらに含む請求項２３に記載の不揮発性メモリ装置の製造方法。
【請求項２５】
前記抵抗変化膜が形成された前記チャンネルトレンチの内部に導電膜を形成する工程は、
前記抵抗変化膜が形成された前記チャンネルトレンチの内部に分離絶縁膜とチャンネル溝とを形成する工程と、
前記チャンネル溝の内部に前記導電膜を形成する工程と、をさらに含む請求項２２に記載の不揮発性メモリ装置の製造方法。
【請求項２６】
前記第１層間絶縁膜を形成する工程は、ビットライン及びビットラインコンタクトが形成された第３層間絶縁膜上に前記第１層間絶縁膜を形成する工程をさらに含み、
前記第１電極を形成する工程は前記ビットラインコンタクトと接触する前記第１電極を形成する工程をさらに含む請求項１８に記載の不揮発性メモリ装置の製造方法。
【請求項２７】
交互に積層された多数の第１層間絶縁膜及び第１電極と、
前記多数の第１層間絶縁膜と前記第１電極とを貫く多数の第２電極と、
前記第２電極の側面に沿って前記第２電極と直接接触し、並ぶように形成されて前記第１電極と直接接触する多数の抵抗変化膜と、を含み、
前記多数の第１電極と前記多数の第２電極のうち少なくとも何れか一つは金属からなる導電膜を含み、
前記多数の第１電極、前記多数の第２電極、及び前記多数の抵抗変化膜はｎ（ここで、ｎ≧２、ｎは自然数）個の不揮発性メモリセルを定義し、
前記各不揮発性メモリセルに印加される電圧により前記各不揮発性メモリセルに含まれた前記抵抗変化膜に流れる電流を図示する電圧−電流曲線は、前記不揮発性メモリセルにインヒビット電圧が印加されることによって前記抵抗変化膜にインヒビット電流が流れ、前記抵抗変化膜の抵抗が変化しない第１区間と、前記不揮発性メモリセルにスイッチング電圧が印加されることによって前記抵抗変化膜にスイッチング電流が流れ、前記抵抗変化膜の抵抗が変化する第２区間とを含み、
前記スイッチング電流と前記インヒビット電流とは次の式を満足する不揮発性メモリ装置。
インヒビット電流×（ｎ−１）＜スイッチング電流 （数式１）
【請求項２８】
前記第１区間での前記抵抗変化膜の抵抗値は前記第２区間での前記抵抗変化膜の最大抵抗値より大きい請求項２７に記載の不揮発性メモリ装置。
【請求項２９】
前記スイッチング電圧は前記インヒビット電圧より大きい請求項２７に記載の不揮発性メモリ装置。
【請求項３０】
第１金属を含む第１電極と、
第２電極と、
前記第１電極及び前記第２電極と接触する抵抗変化膜を含む第１メモリセルと、を含み、
前記第１メモリセルは前記第１電極、前記第２電極及び前記抵抗変化膜のうちいずれか一つと接続するスイッチを含まない不揮発性メモリ装置。
【請求項３１】
前記抵抗変化膜は転換可能物質を含む請求項３０に記載の不揮発性メモリ装置。
【請求項３２】
前記転換可能物質は、非化学量論的であり、酸素が欠乏している物質である請求項３１に記載の不揮発性メモリ装置。
【請求項３３】
前記転換可能物質はＴＭＯである請求項３１に記載の不揮発性メモリ装置。
【請求項３４】
前記第２電極は第２金属を含む請求項３１に記載の不揮発性メモリ装置。
【請求項３５】
前記第１電極は第１拡散防止膜を含み、
前記第１拡散防止膜は前記第１電極と前記第２電極との間に配置される請求項３１に記載の不揮発性メモリ装置。
【請求項３６】
前記第２電極は第２金属と第２拡散防止膜とを含み、
前記第２拡散防止膜は前記第２電極と前記転換可能物質との間に配置される請求項３５に記載の不揮発性メモリ装置。
【請求項３７】
第３金属と第３拡散防止膜とを含む第３電極と、
第４電極と、
前記第３電極と前記第４電極との間に配置された前記抵抗変化膜を含む第２メモリセルと、をさらに含み、
前記第２メモリセルは前記第１メモリセル上に垂直に積層された請求項３６に記載の不揮発性メモリ装置。
【請求項３８】
前記第２メモリセル上に垂直に積層され、前記抵抗変化膜を含む第３メモリセルから第９メモリセルをさらに含む請求項３７に記載の不揮発性メモリ装置。
【請求項３９】
前記第２電極は拡散防止膜を含む請求項３０に記載の不揮発性メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−２５６８８４（Ｐ２０１２−２５６８８４Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１１８４６５（Ｐ２０１２−１１８４６５）
【出願日】平成２４年５月２４日（２０１２．５．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年５月２４日（２０１２．５．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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