不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
【課題】１つの実施形態は、例えば、メモリセルの特性を向上することに適した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【解決手段】１つの実施形態によれば、第１のラインと第２のラインとメモリセルとを備えた不揮発性半導体記憶装置が提供される。第２のラインは、第１のラインに交差する。メモリセルは、第１のラインと第２のラインとが交差する位置に配されている。メモリセルは、抵抗変化層と上部電極層と下部電極層とダイオード層と第１の酸化膜と第２の酸化膜とを有する。上部電極層は、抵抗変化層の上に配されている。下部電極層は、抵抗変化層の下に配されている。ダイオード層は、上部電極層の上又は下部電極層の下に配されている。第１の酸化膜は、上部電極及び下部電極の少なくとも一方の電極層の側壁を覆う。第２の酸化膜は、ダイオード層の側壁を覆う。第１の酸化膜は、第２の酸化膜より厚い。
【解決手段】１つの実施形態によれば、第１のラインと第２のラインとメモリセルとを備えた不揮発性半導体記憶装置が提供される。第２のラインは、第１のラインに交差する。メモリセルは、第１のラインと第２のラインとが交差する位置に配されている。メモリセルは、抵抗変化層と上部電極層と下部電極層とダイオード層と第１の酸化膜と第２の酸化膜とを有する。上部電極層は、抵抗変化層の上に配されている。下部電極層は、抵抗変化層の下に配されている。ダイオード層は、上部電極層の上又は下部電極層の下に配されている。第１の酸化膜は、上部電極及び下部電極の少なくとも一方の電極層の側壁を覆う。第２の酸化膜は、ダイオード層の側壁を覆う。第１の酸化膜は、第２の酸化膜より厚い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中で、非特許文献１及び非特許文献２に示されるように、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いた不揮発性半導体メモリが注目されている。
【０００３】
この不揮発性半導体メモリにおいては、メモリセルにおける抵抗変化膜に電圧パルスを印加し、低抵抗状態と高抵抗状態とを繰り返し変化させることができ、この２つの状態を２値データ“０”及び“１”に対応させてデータを記録する。このとき、高抵抗状態から低抵抗状態への変化（セット）や低抵抗状態から高抵抗状態への変化（リセット）の特性などメモリセルの特性を高めることが期待されている。例えば、低省電力化の観点から、抵抗変化膜（抵抗変化層）のスイッチング電流（Ｉｓｅｔ／Ｉｒｅｓｅｔ）を低減させた動作が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７１２９８号公報
【特許文献２】特開２０１０−８７２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの実施形態は、例えば、抵抗変化層のスイッチング電流を低減させることなどのメモリセルの特性を向上することに適した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの実施形態によれば、第１のラインと第２のラインとメモリセルとを備えた不揮発性半導体記憶装置が提供される。第２のラインは、第１のラインに交差する。メモリセルは、第１のラインと第２のラインとが交差する位置に配されている。メモリセルは、抵抗変化層と上部電極層と下部電極層とダイオード層と第１の酸化膜と第２の酸化膜とを有する。上部電極層は、抵抗変化層の上に配されている。下部電極層は、抵抗変化層の下に配されている。ダイオード層は、上部電極層の上又は下部電極層の下に配されている。第１の酸化膜は、上部電極及び下部電極の少なくとも一方の電極層の側壁を覆う。第２の酸化膜は、ダイオード層の側壁を覆う。第１の酸化膜は、第２の酸化膜より厚い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【図５】第１の実施形態の変形例に係る不揮発性半導体記憶装置の構成を示す図。
【図６】第１の実施形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す図。
【図７】第１の実施形態の他の変形例に係る不揮発性半導体記憶装置の構成を示す図。
【図８】第１の実施形態の他の変形例に係る不揮発性半導体記憶装置の製造方法を示す図。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【図１３】第２の実施形態の変形例に係る不揮発性半導体記憶装置の構成を示す図。
【図１４】第２の実施形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す図。
【図１５】比較例に係る不揮発性半導体記憶装置の製造方法を示す図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
第１の実施形態に係る不揮発性半導体記憶装置１の構成について図１を用いて説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置１の回路構成を示す図である。
【００１０】
不揮発性半導体記憶装置１は、複数のワードラインＷＬ、複数のビットラインＢＬ、メモリセルアレイ１０、ワードライン選択回路２０ａ、ワードライン駆動回路２０ｂ、ビットライン選択回路３０ａ、及びビットライン駆動回路３０ｂを有する。
【００１１】
複数のワードラインＷＬ（ＷＬ１、ＷＬ２）のそれぞれは、Ｘ方向に沿って延びている。複数のワードラインＷＬは、Ｙ方向に所定ピッチをもって配列されている。
【００１２】
複数のビットラインＢＬ（ＢＬ１、ＢＬ２）のそれぞれは、Ｙ方向に沿って延びている。複数のビットライン（複数の第１のライン）ＢＬは、複数のワードライン（複数の第２のライン）ＷＬと交差する。複数のビットラインＢＬは、Ｘ方向に所定ピッチをもって配列されている。
【００１３】
メモリセルアレイ１０では、複数のメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）が、少なくともマトリクス状に（Ｘ方向及びＹ方向に）配列されている。複数のメモリセルＭＣは、それぞれ、ビットラインＢＬとワードラインＷＬとが交差する位置（クロスポイント）に配されている。すなわち、メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。
【００１４】
各メモリセルＭＣは、ダイオードＤＩ及び抵抗変化素子ＲＷを有する。ダイオードＤＩ及び抵抗変化素子ＲＷは、メモリセルＭＣ内で直列に接続されている。
【００１５】
ダイオードＤＩは、直列に接続された抵抗変化素子ＲＷを選択可能にするために設けられている。すなわち、ダイオードＤＩは、記録／読み出し時における回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を防止するために配置されている。ダイオードＤＩは、例えば、そのアノードがワードラインＷＬに接続され、そのカソードが抵抗変化素子ＲＷに接続されている。
【００１６】
抵抗変化素子ＲＷは、電気的に書き換え可能であって、抵抗値に基づいてデータを不揮発に記憶する。すなわち、抵抗変化素子ＲＷは、ワードライン駆動回路２０ｂ及びワードライン選択回路２０ａから電圧パルスが印加され、低抵抗状態と高抵抗状態とを繰り返し変化させることができる。抵抗変化素子ＲＷは、この２つの状態を２値データ“０”及び“１”に対応させてデータを記憶する。抵抗変化素子ＲＷは、例えば、一端がビットラインＢＬに接続され、他端がダイオードＤＩに接続されている。
【００１７】
なお、各メモリセルＭＣは、ダイオードＤＩが逆極性に接続されたものであっても良いし、ダイオードＤＩと抵抗変化素子ＲＷとの配置を入れ替えたものであっても良い。
【００１８】
ワードライン選択回路２０ａは、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。各選択トランジスタＴｒａは、ソース及びドレインの一方がワードラインＷＬに接続され、ソース及びドレインの他方がワードライン駆動回路２０ｂに接続されている。各選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。すなわち、複数の信号Ｓａ１、Ｓａ２のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタＴｒａ１、Ｔｒａ２のいずれかを選択的にオンさせることにより、複数のワードラインＷＬ１、ＷＬ２のいずれかを選択的にワードライン駆動回路２０ｂに接続する。
【００１９】
ワードライン駆動回路２０ｂは、ワードライン選択回路２０ａを介して接続されたワードラインＷＬへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、メモリセルＭＣのデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しなどに必要な電圧パルスである。
【００２０】
ビットライン選択回路３０ａは、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。各選択トランジスタＴｒｂは、ソース及びドレインの一方がビットラインＢＬに接続され、ソース及びドレインの他方がビットライン駆動回路３０ｂに接続されている。各選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。すなわち、複数の信号Ｓｂ１、Ｓｂ２のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタＴｒｂ１、Ｔｒｂ２のいずれかを選択的にオンさせることにより、ビットラインＢＬを選択的にビットライン駆動回路３０ｂに接続する。
【００２１】
ビットライン駆動回路３０ｂは、ビットライン選択回路３０ａを介して接続されたビットラインＢＬへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、メモリセルＭＣのデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しに必要な電圧パルスである。これにより、そのビットラインＢＬに接続されたメモリセルＭＣにアクセスし、メモリセルＭＣに対してデータの消去・書き込み・読み出しなどの動作を行う。また、ビットライン駆動回路３０ｂは、ビットラインＢＬを介してメモリセルＭＣから読み出したデータを外部に出力する。
【００２２】
次に、図２を参照して、第１の実施形態における不揮発性半導体記憶装置における概略的な層構成について説明する。図２は、第１の実施形態における不揮発性半導体記憶装置における概略的な層構成の一例を示す図である。
【００２３】
不揮発性半導体記憶装置１は、半導体基板４０、第１導電層５０、メモリ層６０、第２導電層７０を有する。
【００２４】
半導体基板４０は、シリコンなどの半導体で形成されている。
【００２５】
第１導電層５０は、半導体基板４０の上方に配されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第１導電層５０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２６】
第１導電層５０は、複数のラインパターン５１〜５３を含む。各ラインパターン５１〜５３は、ワードラインＷＬとして機能する。複数のラインパターン５１〜５３は、Ｙ方向に所定ピッチをもって配列されている。各ラインパターン５１〜５３は、Ｘ方向に延びている。
【００２７】
メモリ層６０は、第１導電層５０と第２導電層７０との間に配されている。メモリ層６０内の構成は後述する。
【００２８】
メモリ層６０は、複数のメモリセル６１〜６９を含む。各メモリセル６１〜６９は、メモリセルＭＣとして機能する。複数のメモリセル６１〜６９は、Ｘ方向及びＹ方向にマトリクス状に配列されている。各メモリセル６１〜６９は、ラインパターン５１〜５３と後述のラインパターン７１〜７３との交差する位置に配されている。複数のメモリセル６１〜６９の配列、すなわちメモリセルアレイ１０（図１参照）は、いわゆる、クロスポイント型にて構成されている。
【００２９】
第２導電層７０は、メモリ層６０の上に配されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第２導電層７０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００３０】
第２導電層７０は、複数のラインパターン７１〜７３を含む。各ラインパターン７１〜７３は、ビットラインＢＬとして機能する。複数のラインパターン７１〜７３は、Ｘ方向に所定ピッチをもって配列されている。各ラインパターン７１〜７３は、Ｙ方向に延びている。
【００３１】
次に、図３を参照して、各メモリセル６１〜６９内の層構成について説明する。図３は、第１の実施の形態におけるメモリセル６１内の層構成を示す断面図である。図３では、主にメモリセル６１内の構成について説明するが、他のメモリセル６２〜６９内の構成についても同様である。なお、メモリ層６０内の構成は各メモリセル６１〜６９内の層構成に対応したものになる。
【００３２】
メモリセル６１は、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、電極層（下部電極層）６１ｄ、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層（上部電極層）６１ｇ、酸化膜（第１の酸化膜）６１ｈ、自然酸化膜（第２の酸化膜）６１ｉ、側壁保護膜６１ｊ、及び側壁保護膜６１ｋを有する。
【００３３】
電極層６１ａは、ラインパターン５１の上に配されている。電極層６１ａは、例えば、金属などの導電体（例えば、ＴｉＮ）で形成されている。電極層６１ａの側壁は、自然酸化膜６１ｉ及び側壁保護膜６１ｊで覆われている。
【００３４】
ダイオード層６１ｂは、電極層６１ａの上に配されている。ダイオード層６１ｂは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層６１ｂは、メモリセルＭＣにおけるダイオードＤＩとして機能する（図１参照）。ダイオード層６１ｂの側壁は、自然酸化膜６１ｉ及び側壁保護膜６１ｊで覆われている。
【００３５】
電極層６１ｃは、ダイオード層６１ｂの上に配されている。電極層６１ｃは、例えば、金属などの導電体（例えば、ＴｉＮ）で形成されている。電極層６１ｃは、本体部６１ｃ１と、本体部６１ｃ１より幅（平面視における面積）の狭い上部６１ｃ２とを有する。上部６１ｃ２の幅（平面視における面積）は、電極層６１ａ、ダイオード層６１ｂ、本体部６１ｃ１、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇのそれぞれの幅（平面視における面積）より狭い。本体部６１ｃ１の側壁は、自然酸化膜６１ｉ及び側壁保護膜６１ｊで覆われている。上部６１ｃ２の側壁は、酸化膜６１ｈ及び側壁保護膜６１ｊで覆われている。本体部６１ｃ１の上面（の一部）は、酸化膜６１ｈで覆われている。
【００３６】
電極層６１ｄは、電極層６１ｃの上に配されているとともに抵抗変化層６１ｅの下に配されており、抵抗変化層６１ｅの下部電極として機能する。電極層６１ｄは、例えば、シリコンなどの半導体（例えば、ポリシリコン）で形成されている。電極層６１ｄは、砒素やリンなどのＮ型の不純物を含む。電極層６１ｄは、ダイオード層６１ｂにおける上記のＮ型層よりもＮ型の不純物を高濃度で含む。なお、電極層６１ｄは、ボロンなどのＰ型の不純物を含んでも良い。この場合、電極層６１ｄは、ダイオード層６１ｂにおける上記のＰ型層よりもＰ型の不純物を高濃度で含む。
電極層６１ｄの幅（平面視における面積）は、電極層６１ａ、ダイオード層６１ｂ、本体部６１ｃ１、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇのそれぞれの幅（平面視における面積）より狭い。電極層６１ｄの側壁は、酸化膜６１ｈ及び側壁保護膜６１ｊで覆われている。電極層６１ｄの厚さは、例えば、２０ｎｍである。
【００３７】
抵抗変化層６１ｅは、電極層６１ｄの上に配されている。抵抗変化層６１ｅは、メモリセルＭＣにおける抵抗変化素子ＲＷとして機能する。抵抗変化層６１ｅは、例えば、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成されている。抵抗変化層６１ｅの側壁は、側壁保護膜６１ｊ及び側壁保護膜６１ｋからなる側壁保護膜（第２の保護膜）６１ｎで覆われている。抵抗変化層６１ｅの厚さは、例えば、５ｎｍである。
【００３８】
拡散バリア層６１ｆは、抵抗変化層６１ｅの上に配されている。拡散バリア層６１ｆは、例えば、ＴｉＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＳｉＯ２、ＳｉＮｘのグループから選択される１つを主成分とする材料（例えば、ＴｉＯｘ）で形成されている。拡散バリア層６１ｆの側壁は、側壁保護膜６１ｊ及び側壁保護膜６１ｋからなる側壁保護膜（第２の保護膜）６１ｎで覆われている。拡散バリア層６１ｆの厚さは、例えば、０．８ｎｍである。
【００３９】
電極層６１ｇは、拡散バリア層６１ｆの上に配されており、拡散バリア層６１ｆの上部電極として機能する。電極層６１ｇは、例えば、金属などの導電体（例えば、ＴｉＮ）で形成されている。電極層６１ｇの側壁は、側壁保護膜６１ｊ及び側壁保護膜６１ｋからなる側壁保護膜（第２の保護膜）６１ｎで覆われている。電極層６１ｇの厚さは、例えば、１０ｎｍである。
【００４０】
酸化膜６１ｈは、電極層６１ｄの側壁と電極層６１ｃの上部６１ｃ２の側壁とをそれぞれ覆っている。酸化膜６１ｈは、後述のように電極層６１ｄの側壁、上部６１ｃ２の側壁、本体部６１ｃ１の上面がそれぞれ酸化されて形成された膜であり、例えば電極層６１ｄの側壁を覆う部分が電極層６１ｄの材料の酸化物（例えば、酸化シリコン）で形成され、例えば上部６１ｃ２の側壁及び本体部６１ｃ１の上面を覆う部分が電極層６１ｃの材料の酸化物（例えば、ＴｉＯＮ）で形成されている。
【００４１】
自然酸化膜６１ｉは、電極層６１ｃの本体部６１ｃ１の側壁、ダイオード層６１ｂの側壁、及び電極層６１ａの側壁をそれぞれ覆っている。自然酸化膜６１ｉは、後述のように電極層６１ｃの本体部６１ｃ１の側壁、ダイオード層６１ｂの側壁、及び電極層６１ａの側壁が自然酸化されて形成された膜である。自然酸化膜６１ｉは、例えば本体部６１ｃ１の側壁を覆う部分が電極層６１ｃの材料の酸化物（例えば、ＴｉＯＮ）で形成され、例えばダイオード層６１ｂの側壁を覆う部分がダイオード層６１ｂの材料の酸化物（例えば、酸化シリコン）で形成され、例えば電極層６１ａの側壁を覆う部分が電極層６１ｃの材料の酸化物（例えば、ＴｉＯＮ）で形成されている。
【００４２】
側壁保護膜６１ｊは、積層構造ＳＳＴ１の側壁を覆っている。積層構造ＳＳＴ１は、例えば、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層された構造である。側壁保護膜６１ｊは、例えば、積層構造ＳＳＴ１の側壁の酸化を抑制するような絶縁物（例えば、窒化シリコン）で形成されている。
【００４３】
側壁保護膜６１ｋは、積層構造ＳＳＴ２の側壁を覆っている。積層構造ＳＳＴ２は、例えば、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、電極層６１ｄ、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層されるとともに、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ（本体部６１ｃ１）の側壁が自然酸化膜６１ｉで覆われ、電極層６１ｃ（上部６１ｃ２）、電極層６１ｄの側壁が酸化膜６１ｈで覆われ、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた構造である。側壁保護膜６１ｋは、例えば、積層構造ＳＳＴ２の側壁の酸化を抑制するような絶縁物（例えば、窒化シリコン）で形成されている。
【００４４】
ここで、電極層６１ｄの側壁を覆う酸化膜６１ｈは、ダイオード層６１ｂの側壁を覆う自然酸化膜６１ｉより厚い。
【００４５】
また、側壁保護膜６１ｋは、酸化膜６１ｈを介して電極層６１ｄの側壁を覆っている。
【００４６】
また、積層構造ＳＳＴ２における積層構造ＳＳＴ１を除く部分の側壁が１層の側壁保護膜６１ｋで覆われているのに対して、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊ、６１ｋからなる２層構造の側壁保護膜６１ｎで覆われている。これに応じて、積層構造ＳＳＴ１の側壁を覆う側壁保護膜６１ｎは、電極層６１ｄの側壁及び酸化膜６１ｈを覆う側壁保護膜６１ｋより厚くなっている。
【００４７】
次に、第１の実施形態にかかる不揮発性半導体記憶装置１の製造方法を、図４及び図３を用いて説明する。図４（ａ）〜（ｆ）は、第１の実施形態にかかる不揮発性半導体記憶装置１の製造方法の各工程を示す工程断面図である。図３は、メモリセル６１内の層構成を示す断面図であるが、不揮発性半導体記憶装置１の製造方法における図４（ｆ）の後の工程を示す工程断面図として流用することにする。
【００４８】
図４（ａ）に示す工程では、公知の方法で、半導体基板４０（図２参照）の上方に、ラインパターン５１等を形成する。そして、ラインパターン５１の上に、電極層６１ａになるべき層（図示せず）、ダイオード層６１ｂになるべき層６１ｂ１、電極層６１ｃになるべき層６１ｃ３、電極層６１ｄになるべき層６１ｄ１、抵抗変化層６１ｅになるべき層６１ｅ１、拡散バリア層６１ｆになるべき層６１ｆ１、電極層６１ｇになるべき層６１ｇ１、ラインパターン７１ａになるべき層７１１を順に形成する。これにより、電極層６１ａになるべき層、ダイオード層６１ｂになるべき層６１ｂ１、電極層６１ｃになるべき層６１ｃ３、電極層６１ｄになるべき層６１ｄ１、抵抗変化層６１ｅになるべき層６１ｅ１、拡散バリア層６１ｆになるべき層６１ｆ１、電極層６１ｇになるべき層６１ｇ１、ラインパターン７１ａになるべき層７１１が順に積層された積層膜が形成される。
【００４９】
例えば、電極層６１ｄになるべき層６１ｄ１は、ＬＰＣＶＤ法などにより砒素やリンなどのＮ型の不純物を含むポリシリコンで形成する。例えば、電極層６１ｇになるべき層６１ｇ１は、反応性スパッタリング法などによりＴｉＮで形成する。なお、各層の成膜方法は、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）など他の成膜方法を用いても良い。
【００５０】
そして、層７１１の上に、所定のパターンを有するハードマスクＨＭを形成する。ハードマスクＨＭは、例えば、窒化シリコンで形成する。
【００５１】
次に、ハードマスクＨＭをマスクとして層７１１、６１ｇ１、６１ｆ１、６１ｅ１をエッチング加工する。すなわち、ハードマスクＨＭのパターンを上記の積層膜における層７１１、６１ｇ１、６１ｆ１、６１ｅ１へ順次に転写しながら、層６１ｄ１の表面が露出されるまで加工していく。これにより、ラインパターン７１ａ、電極層６１ｇ、拡散バリア層６１ｆ、抵抗変化層６１ｅが順次形成される。すなわち、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層され側壁の露出された積層構造ＳＳＴ１が、電極層６１ｄになるべき層６１ｄ１の上に形成される。なお、図４（ａ）には、エッチング加工後もハードマスクＨＭが残存する場合が例示されているが、エッチング加工後にあるいはエッチング加工中にハードマスクＨＭが除去されてしまっても良い。
【００５２】
図４（ｂ）に示す工程では、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）などにより、側壁保護膜６１ｊ１を例えばＳｉＮで全面に堆積する。側壁保護膜６１ｊ１は、側壁保護膜６１ｊとなるべき膜であり、側壁保護膜６１ｊは、積層構造ＳＳＴ１の側壁を酸化雰囲気から保護するための膜である。
【００５３】
図４（ｃ）に示す工程では、側壁保護膜６１ｊ１における層６１ｄ１を覆う部分を除去して層６１ｄ２の表面を露出させる。このとき、側壁保護膜６１ｊ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜６１ｊが形成される。そして、積層構造ＳＳＴ１及び側壁保護膜６１ｊをマスクとして層６１ｄ１をエッチング加工する。すなわち、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態を維持しながら、層６１ｃ３の表面が露出されるまで層６１ｄ１をエッチング加工する。これにより、側壁の露出された電極層６１ｄ２が形成される。
【００５４】
図４（ｄ）に示す工程では、側壁の露出された電極層６１ｄ２の側壁と層６１ｃ３の露出された表面とをそれぞれ酸化する。この酸化は、例えば、酸素プラズマを用いたラジカル酸化により行ってもよいし、熱酸化法によりおこなってもよい。すなわち、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態を維持しながら、側壁の露出された電極層６１ｄ２の側壁を酸化する。これにより、電極層６１ｄの側壁と層６１ｃ３の表面とを覆う酸化膜６１ｈ１が形成される。酸化膜６１ｈ１は、酸化膜６１ｈとなるべき膜である。それとともに、電極層６１ｄの幅（平面視における面積）が積層構造ＳＳＴ１の幅（平面視における面積）より狭くなる。また、電極層６１ｃ４に、積層構造ＳＳＴ１より幅（平面視における面積）の狭い上部６１ｃ２が形成される。
【００５５】
図４（ｅ）に示す工程では、積層構造ＳＳＴ１及び側壁保護膜６１ｊをマスクとして層６１ｃ４、６１ｂ１、電極層６１ａになるべき層（図示せず）をエッチング加工する。すなわち、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態を維持しながら、ラインパターン５１の表面が露出されるまで、層６１ｃ４、６１ｂ１、電極層６１ａになるべき層（図示せず）を順次にエッチング加工する。これにより、酸化膜６１ｈが形成されるとともに、電極層６１ｃ、ダイオード層６１ｂ、電極層６１ａが順次に形成される。
【００５６】
このとき、電極層６１ｃ、ダイオード層６１ｂ、及び電極層６１ａのそれぞれの側壁は、酸素を含む雰囲気中（例えば、空気中）に一時的に晒されるので、自然酸化される。これにより、電極層６１ｃ、ダイオード層６１ｂ、及び電極層６１ａのそれぞれの側壁を覆う自然酸化膜６１ｉが形成されるとともに、積層構造ＳＳＴ２が形成される。積層構造ＳＳＴ２は、例えば、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、電極層６１ｄ、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層されるとともに、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ（本体部６１ｃ１）の側壁が自然酸化膜６１ｉで覆われ、電極層６１ｃ（上部６１ｃ２）、電極層６１ｄの側壁が酸化膜６１ｈで覆われ、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた構造である。
【００５７】
図４（ｆ）に示す工程では、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）などにより、側壁保護膜６１ｋ１を例えばＳｉＮで全面に堆積する。側壁保護膜６１ｋ１は、側壁保護膜６１ｋとなるべき膜であり、側壁保護膜６１ｋは、積層構造ＳＳＴ２の側壁を酸化雰囲気から保護するための膜である。
【００５８】
そして、側壁保護膜６１ｋ１におけるラインパターン５１等を覆う部分を選択的に除去してラインパターン５１等の表面を露出させる。このとき、側壁保護膜６１ｋ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜６１ｋが形成される。そして、積層構造ＳＳＴ２の側壁が側壁保護膜６１ｋで覆われた状態を維持しながら、積層構造ＳＳＴ２の周囲等に層間絶縁膜を埋め込む。
【００５９】
図３に示す工程では、ＣＭＰ法などにより、上面の平坦性を保ちながら、ラインパターン７１ａの表面が露出されるまで研磨を行う。さらに、ラインパターン７１ａの上に、例えば積層構造ＳＳＴ２及び側壁保護膜６１ｋの合計幅に対応した幅で、ラインパターン７１ｂを形成する。これにより、ラインパターン７１ａ及びラインパターン７１ｂからなるラインパターン７１が形成される。
【００６０】
このようにして、不揮発性半導体記憶装置１が形成される。
【００６１】
ここで、比較例として、抵抗変化層やダイオード層の側壁が露出している状態で電極層の側壁酸化を行う場合について考える。具体的には、図１５（ａ）に示す工程で、ハードマスク（図示せず）を用いて、ダイオード層９６１ｂ１、電極層９６１ｃ３、電極層９６１ｄ１、抵抗変化層９６１ｅ１、拡散バリア層９６１ｆ１、電極層９６１ｇ１が順に積層された積層構造ＳＳＴ９０２を形成する。そして、図１５（ｂ）に示す工程で、積層構造ＳＳＴ９０２の側壁が露出されたままの状態で、例えば酸素プラズマを用いたラジカル酸化等により、電極層９６１ｄの側壁を酸化する。この場合、図１５（ｂ）に示すように、抵抗変化層９６１ｅ１の側壁やダイオード層９６１ｂ１の側壁も酸化されてしまい、ダイオード層９６１ｂ、電極層９６１ｃ、電極層９６１ｄ、抵抗変化層９６１ｅ、拡散バリア層９６１ｆ、及び電極層９６１ｇの全ての側壁を覆う酸化膜９６１ｈが形成されてしまう。これにより、抵抗変化層９６１ｅの特性が劣化する可能性があるとともに、ダイオード層９６１ｂの順方向電流の特性が劣化する可能性がある。
【００６２】
それに対して、第１の実施形態では、図４（ｄ）に示す工程において、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態で、かつ、ダイオード層６１ｂの側壁が露出されていない状態で、側壁の露出された電極層６１ｄ２の側壁が酸化される。これにより、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２の側壁を選択的に酸化することができるので、メモリセルＭＣにおける抵抗変化層６１ｅの電極の実効面積を低減することができる。この結果、メモリセルＭＣの動作時における抵抗変化層６１ｅへ流す電流量を減らしながら電流が流れる部分の電流密度を増加させることができるので、抵抗変化層６１ｅが低抵抗状態及び高抵抗状態との間でスイッチング（遷移）させやすくなり、抵抗変化層６１ｅのスイッチング電流（Ｉｓｅｔ／Ｉｒｅｓｅｔ）を低減させた動作（低電流動作）が可能になる。すなわち、第１の実施形態にかかる不揮発性半導体記憶装置１の製造方法によれば、不揮発性半導体記憶装置１におけるメモリセルＭＣの特性を向上させることができる。
【００６３】
また、第１の実施形態にかかる不揮発性半導体記憶装置１のメモリセルＭＣでは、電極層６１ｄの側壁を覆う酸化膜６１ｈが、ダイオード層６１ｂの側壁を覆う自然酸化膜６１ｉより厚い。この構造は、上記のように、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２の側壁を選択的に酸化することで製造できる。すなわち、第１の実施形態にかかる不揮発性半導体記憶装置１の構成によれば、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６４】
また、第１の実施形態では、側壁保護膜６１ｋが、酸化膜６１ｈを介して電極層６１ｄの側壁を覆っている。この構造は、図４（ｆ）に示す工程において、積層構造ＳＳＴ２の周囲等に層間絶縁膜を埋め込む際に、ダイオード層６１ｄの側壁が側壁保護膜６１ｋで覆われた状態にしてダイオード層６１ｄの側壁の酸化を抑制するように製造することで得ることができる。すなわち、この観点からも、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６５】
また、第１の実施形態では、積層構造ＳＳＴ１の側壁を覆う側壁保護膜６１ｎが、側壁保護膜６１ｊ、６１ｋからなる２層構造を有し、電極層６１ｄの側壁及び酸化膜６１ｈを覆う側壁保護膜６１ｋより厚くなっている。この構造は、図４（ｄ）に示す工程において、電極層６１ｄ２の側壁を酸化する際に、抵抗変化層６１ｅの側壁が側壁保護膜６１ｊで覆われた状態にして抵抗変化層６１ｅの側壁の酸化を抑制するように製造することで得ることができる。すなわち、この観点からも、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６６】
なお、第１の実施形態では、ダイオード層６１ｂが電極層６１ａと電極層６１ｃとの間に配された構成について説明したが、メモリセルＭＣにおいてダイオード層６１ｂは電極層６１ｇとラインパターン７１との間に配されていても良い。この構造は、図４（ｄ）に示す工程において、電極層６１ｄ２の側壁を酸化する際に、ダイオード層６１ｄの側壁が側壁保護膜６１ｊで覆われた状態にしてダイオード層６１ｄの側壁の酸化を抑制するように製造することで得ることができる。すなわち、このような構成によっても、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６７】
あるいは、図４（ｄ）に示す工程において、電極層６１ｄ２の側壁に酸化膜６１ｈを形成する際に、電極層６１ｄ２の露出された側壁を酸化する処理と側壁に形成された酸化膜を選択的に除去する処理とを複数回繰り返して、電極層６１ｄ２のスリミングを行ってもよい。側壁に形成された酸化膜を選択的に除去する処理は、例えばＨＦ等をエッチャントとして用いたウェットエッチング等により行ってもよい。これにより、電極層６１ｄの幅（平面視における面積）を効率的に低減できる。
【００６８】
あるいは、抵抗変化層６１ｅがその側壁の酸化されにくい材料で形成されている場合、抵抗変化層６１ｅの上部電極と下部電極との両方の側壁に酸化膜を形成しても良い。例えば、図５に示すように、不揮発性半導体記憶装置１００におけるメモリセルＭＣ（メモリセル１６１）は、下部電極として機能する電極層６１ｄの側壁を覆う酸化膜６１ｈに加えて、上部電極として機能する電極層１６１ｇの側壁を覆う酸化膜１６１ｐをさらに有する。この構造は、抵抗変化層６１ｅがその側壁の酸化されにくい材料で形成されている場合に、図６に示すように、ダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２、１６１ｇ２の側壁を選択的に酸化することで製造できる。
【００６９】
具体的には、図６（ａ）に示す工程において、図４（ａ）に示す工程と同様の処理を行った後、側壁保護膜６１ｊ１を形成せずに（図４（ｂ）に示す工程を行わずに）、図４（ｃ）に示す工程と同様の処理を行う。図６（ｂ）に示す工程において、電極層６１ｄ２、１６１ｇ２の側壁を露出された状態で酸化させる。そして、図６（ｃ）〜（ｅ）に示す工程において、図４（ｅ）、（ｆ）に示す工程と同様の処理を行う。
【００７０】
このように、図６（ｂ）に示す工程において、ダイオード層６１ｂの側壁が露出されていない状態で電極層６１ｄ２、１６１ｇ２（図６（ａ）参照）の側壁を酸化するので、ダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２、１６１ｇ２の側壁を選択的に酸化することができる。
【００７１】
あるいは、抵抗変化層６１ｅの下部電極の側壁に酸化膜を形成せずに上部電極の側壁に酸化膜を形成しても良い。例えば、図７に示すように、不揮発性半導体記憶装置２００におけるメモリセルＭＣ（メモリセル２６１）は、下部電極として機能する電極層２６１ｃの側壁を覆う酸化膜を有せずに、上部電極として機能する電極層２６１ｄの側壁を覆う酸化膜２６１ｈを有する。このとき、抵抗変化層６１ｅの積層順は、第１の実施形態と逆でも良い。この構造は、図８に示すように、抵抗変化層６１ｅ、６１ｆの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層２６１ｄ２の側壁を選択的に酸化することで製造できる。
【００７２】
具体的には、図８（ａ）、（ｂ）に示す工程において、図４（ａ）、（ｂ）に示す工程と同様の処理を行った後、図８（ｃ）に示す工程において、層６１ｅ１の表面が露出されるまで層２６１ｄ１をエッチング加工する。これにより、側壁の露出された電極層２６１ｄ２が形成される。図８（ｄ）に示す工程において、側壁の露出された電極層２６１ｄ２の側壁を酸化する。これにより、電極層２６１ｄの側壁を覆う酸化膜２６１ｈが形成される。そして、図８（ｅ）、（ｆ）に示す工程において、図４（ｅ）、（ｆ）に示す工程と同様の処理を行う。
【００７３】
このように、図８（ｄ）に示す工程において、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁が露出されていない状態で電極層２６１ｄ２の側壁を酸化するので、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層２６１ｄ２の側壁を選択的に酸化することができる。
【００７４】
（第２の実施形態）
次に、第２の実施形態に係る不揮発性半導体記憶装置３００について図９を用いて説明する。図９は、第２の実施形態に係る不揮発性半導体記憶装置３００における概略的な層構成の一例を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００７５】
第１の実施形態では、複数のメモリセルを２次元的に配列させた場合について説明したが、第２の実施形態では、複数のメモリセルを３次元的に配列させる。
【００７６】
具体的には、不揮発性半導体記憶装置３００は、第２メモリ層３８０、及び第３導電層３９０をさらに有する。
【００７７】
第２メモリ層３８０は、第２導電層７０と第３導電層３９０との間に配されている。第２メモリ層３８０内の構成は、メモリ層６０内の構成と同様である。
【００７８】
第２メモリ層３８０は、複数のメモリセル３８１〜３８９を含む。各メモリセル３８１〜３８９は、メモリセルＭＣとして機能する。複数のメモリセル３８１〜３８９は、Ｘ方向及びＹ方向にマトリクス状に配列されている。各メモリセル３８１〜３８９は、ラインパターン７１〜７３と後述のラインパターン３９１〜３９３との交差する位置に配されている。複数のメモリセル３８１〜３８９の配列は、いわゆる、クロスポイント型にて構成されている。すなわち、メモリセルアレイ１０（図１参照）は、複数のメモリセル６１〜６９の配列と複数のメモリセル３８１〜３８９の配列とを含む。言い換えれば、メモリセルアレイ１０では、複数のメモリセルＭＣがＸ方向及びＹ方向に加えてＺ方向にも配列されている。
【００７９】
第３導電層３９０は、第２メモリ層３８０の上に配されている。第３導電層３９０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第３導電層３９０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００８０】
第３導電層３９０は、複数のラインパターン３９１〜３９３を含む。各ラインパターン３９１〜３９３は、ワード線ＷＬとして機能する。複数のラインパターン３９１〜３９３は、Ｙ方向に所定ピッチをもって配列されている。各ラインパターン３９１〜３９３は、Ｘ方向に延びている。
【００８１】
図１０に示すように、メモリセル（第２のメモリセル）３８１は、ラインパターン７１を介してメモリセル６１の上に配されている。メモリセル３８１は、メモリセル６１に対応する層構成を有している。すなわち、図１１に示すように、メモリセル３８１は、電極層３８１ａ、ダイオード層３８１ｂ、電極層３８１ｃ、電極層（第２の下部電極層）３８１ｄ、抵抗変化層（第２の抵抗変化層）３８１ｅ、拡散バリア層３８１ｆ、電極層（第２の上部電極層）３８１ｇ、酸化膜（第３の酸化膜）３８１ｈ、自然酸化膜３８１ｉ、側壁保護膜３８１ｊ、側壁保護膜３６１ｊ、及び側壁保護膜３６１ｋを有する。
【００８２】
ここで、下部電極としての電極層３８１ｄの側壁を覆う酸化膜３８１ｈは、自然酸化膜６１ｉ、３８１ｉより厚く、かつ、メモリセル６１における下部電極としての電極層６１ｄの側壁を覆う酸化膜６１ｈより薄い。
【００８３】
また、側壁保護膜３８１ｊは、積層構造ＳＳＴ３０３の側壁を覆っている。積層構造ＳＳＴ３０３は、例えば、抵抗変化層３８１ｅ〜ラインパターン３９１ａが順に積層された構造である。側壁保護膜３６１ｊは、積層構造ＳＳＴ３０１の側壁を覆っている。積層構造ＳＳＴ３０１は、例えば、主として、図１１に示す抵抗変化層６１ｅ〜ラインパターン３９１ａが順に積層された構造である。側壁保護膜３６１ｋは、積層構造ＳＳＴ３０２の側壁を覆っている。積層構造ＳＳＴ３０２は、例えば、主として、図１１に示す電極層６１ａ〜ラインパターン３９１ａが順に積層された構造である。
【００８４】
また、積層構造ＳＳＴ３０２における積層構造ＳＳＴ３０１を除く部分の側壁が１層の側壁保護膜３６１ｋで覆われ、積層構造ＳＳＴ３０１における積層構造ＳＳＴ３０３を除く部分の側壁が側壁保護膜３６１ｊ、３６１ｋからなる２層構造の側壁保護膜６１ｎで覆われているのに対して、積層構造ＳＳＴ３０３の側壁が側壁保護膜３８１ｊ、３６１ｊ、３６１ｋからなる３層構造の側壁保護膜３８１ｎで覆われている。これに応じて、積層構造ＳＳＴ３０３の側壁を覆う側壁保護膜３８１ｎ（３８１ｊ、３６１ｊ、３６１ｋ）は、電極層３８１ｄの側壁を覆う側壁保護膜６１ｎ（３６１ｊ、３６１ｋ）より厚くなっているとともに、電極層６１ｄの側壁を覆う側壁保護膜３６１ｋより厚くなっている。
【００８５】
また、図１２及び図１１に示すように、不揮発性半導体記憶装置３００の製造方法は次の点で第１の実施形態と異なる。
【００８６】
図４（ａ）〜（ｆ）に示す工程と同様の処理を行ってメモリセル３８１を形成した後、図１２（ａ）に示す工程を行う。図１２（ａ）に示す工程では、抵抗変化層３８１ｅ〜ハードマスクＨＭが順に積層された積層構造ＳＳＴ３０１を形成し、側壁保護膜３６１ｊ１を例えばＳｉＮで全面に堆積する。
【００８７】
図１２（ｂ）に示す工程では、側壁保護膜３６１ｊ１における層６１ｄ１を覆う部分を除去して層６１ｄ１の表面を露出させる。このとき、側壁保護膜３６１ｊ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜３６１ｊが形成される。そして、積層構造ＳＳＴ３０１及び側壁保護膜３６１ｊをマスクとして層６１ｄ１をエッチング加工する。すなわち、積層構造ＳＳＴ３０１の側壁が側壁保護膜３６１ｊで覆われた状態を維持しながら、層６１ｃ３の表面が露出されるまで層６１ｄ１をエッチング加工する。これにより、側壁の露出された電極層６１ｄ２（図４（ｃ）参照）が形成される。そして、側壁の露出された電極層６１ｄ２の側壁を酸化して、電極層６１ｄの側壁を覆う酸化膜６１ｈを形成する。
【００８８】
ここで、電極層６１ｄの幅（平面視における面積）が電極層３８１ｄの幅（平面視における面積）と略同じになるように、側壁の酸化量すなわち酸化膜６１ｈの厚さを調整する。このとき、第１の実施形態の変形例で述べたような、電極層６１ｄ２の露出された側壁を酸化する処理と側壁に形成された酸化膜を選択的に除去する処理とを複数回繰り返すスリミング処理を行ってもよい。このスリミング処理を行えば、酸化膜６１ｈの厚さを容易に厚く調整することができる。
【００８９】
図１２（ｃ）に示す工程では、図４（ｅ）に示す工程と同様の処理が行われる。
【００９０】
図１２（ｄ）に示す工程では、側壁保護膜３６１ｋ１を例えばＳｉＮで全面に堆積する。そして、側壁保護膜３６１ｋ１におけるラインパターン５１等を覆う部分を除去してラインパターン５１等の表面を露出させる。このとき、側壁保護膜３６１ｋ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜３６１ｋが形成される。そして、積層構造ＳＳＴ３０２の側壁が側壁保護膜３６１ｋで覆われた状態を維持しながら、積層構造ＳＳＴ３０２の周囲等に層間絶縁膜を埋め込む。
【００９１】
図１１に示す工程では、ＣＭＰ法などにより、上面の平坦性を保ちながら、ラインパターン３９１ａの表面が露出されるまで研磨を行う。さらに、ラインパターン３９１ａの上に、例えば積層構造ＳＳＴ３０２及び側壁保護膜３６１ｋの合計幅に対応した幅で、ラインパターン３９１ｂを形成する。これにより、ラインパターン３９１ａ及びラインパターン３９１ｂからなるラインパターン３９１が形成される。
【００９２】
以上のように、第２の実施形態にかかる不揮発性半導体記憶装置３００では、上側のメモリセル３８１における下部電極としての電極層３８１ｄの側壁を覆う酸化膜３８１ｈが、ダイオード層３８１ｂの側壁を覆う自然酸化膜３８１ｉより厚く、かつ、下側のメモリセル６１における下部電極としての電極層６１ｄの側壁を覆う酸化膜６１ｈより薄い。この構造により、上記のように、上側のメモリセル３８１における電極層３８１ｄの幅（平面視における面積）と下側のメモリセル６１における電極層６１ｄの幅（平面視における面積）とを揃えることができる。すなわち、第２の実施形態にかかる不揮発性半導体記憶装置３００の構成によれば、上下のメモリセルＭＣで電極の実効面積を同程度に低減できるので、第１の実施形態による効果に加えて、メモリセルＭＣの特性ばらつきを低減することに適した不揮発性半導体記憶装置３００を提供することができる。
【００９３】
なお、不揮発性半導体記憶装置４００では、図１３に示すように、上側のメモリセル３８１と下側のメモリセル４６１とでダイオード層の積層位置が異なっていても良い。すなわち、下側のメモリセル４６１では、拡散バリア層６１ｆと電極層６１ｇとの間に電極層４６１ｃ及びダイオード層４６１ｂが順に積層されていても良い。
【００９４】
すなわち、第２の実施形態では、下側のメモリセル６１におけるダイオード層６１ｂの側壁を１層の側壁保護膜３６１ｋが覆うのに対し、上側のメモリセル３８１におけるダイオード層３８１ｂの側壁を側壁保護膜３６１ｊ及び側壁保護膜３６１ｋからなる２層構造の側壁保護膜６１ｎが覆っている。これにより、上下のメモリセルＭＣでダイオード層の幅（平面視における面積）が異なることもある。
【００９５】
それに対して、不揮発性半導体記憶装置４００では、下側のメモリセル４６１におけるダイオード層４６１ｂの側壁も上側のメモリセル３８１におけるダイオード層３８１ｂの側壁も、ともに、側壁保護膜３６１ｊ及び側壁保護膜３６１ｋからなる２層構造の側壁保護膜６１ｎが覆っている。この構造は、上下のメモリセルＭＣでダイオード層の幅（平面視における面積）を揃えることに適した構造である。すなわち、第２の実施形態の変形例にかかる不揮発性半導体記憶装置４００の構成によれば、上下のメモリセルＭＣで電極の実効面積を同程度に低減できることに加えて、上下のメモリセルＭＣでダイオード層のＩＶ特性を同程度に揃えることができる。
【００９６】
なお、図１４（ａ）〜（ｄ）に示すように、不揮発性半導体記憶装置４００の製造方法は、下側のメモリセル４６１におけるダイオード層４６１ｂの積層する位置が異なること以外は第２の実施形態と同様である。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１、１００、２００、３００、４００ 不揮発性半導体記憶装置、６１、１６１、２６１、３８１、ＭＣ メモリセル、 ６１ｂ、３８１ｂ、４６１ｂ、９６１ｂ ダイオード層、６１ｃ、２６１ｃ、３８１ｃ、４６１ｃ、９６１ｃ 電極層、６１ｄ、２６１ｄ、３８１ｄ、９６１ｄ 電極層、６１ｅ、３８１ｅ、９６１ｅ 抵抗変化層、６１ｆ、３８１ｆ、９６１ｆ 拡散バリア層、６１ｇ、３８１ｇ、９６１ｇ 電極層、６１ｈ、２６１ｈ、３８１ｈ、９６１ｈ 酸化膜、６１ｉ、３８１ｉ 自然酸化膜、６１ｊ、６１ｋ、６１ｎ、３６１ｊ、３６１ｋ、３８１ｊ、３８１ｎ 側壁保護膜、１６１ｇ 電極層、１６１ｐ 酸化膜、ＢＬ、ＢＬ１、ＢＬ２ ビットライン、ＳＳＴ１、ＳＳＴ２、ＳＳＴ３０１、ＳＳＴ３０２、ＳＳＴ３０３、ＳＳＴ９０２ 積層構造、ＷＬ、ＷＬ１、ＷＬ２ ワードライン。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中で、非特許文献１及び非特許文献２に示されるように、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いた不揮発性半導体メモリが注目されている。
【０００３】
この不揮発性半導体メモリにおいては、メモリセルにおける抵抗変化膜に電圧パルスを印加し、低抵抗状態と高抵抗状態とを繰り返し変化させることができ、この２つの状態を２値データ“０”及び“１”に対応させてデータを記録する。このとき、高抵抗状態から低抵抗状態への変化（セット）や低抵抗状態から高抵抗状態への変化（リセット）の特性などメモリセルの特性を高めることが期待されている。例えば、低省電力化の観点から、抵抗変化膜（抵抗変化層）のスイッチング電流（Ｉｓｅｔ／Ｉｒｅｓｅｔ）を低減させた動作が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７１２９８号公報
【特許文献２】特開２０１０−８７２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの実施形態は、例えば、抵抗変化層のスイッチング電流を低減させることなどのメモリセルの特性を向上することに適した不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの実施形態によれば、第１のラインと第２のラインとメモリセルとを備えた不揮発性半導体記憶装置が提供される。第２のラインは、第１のラインに交差する。メモリセルは、第１のラインと第２のラインとが交差する位置に配されている。メモリセルは、抵抗変化層と上部電極層と下部電極層とダイオード層と第１の酸化膜と第２の酸化膜とを有する。上部電極層は、抵抗変化層の上に配されている。下部電極層は、抵抗変化層の下に配されている。ダイオード層は、上部電極層の上又は下部電極層の下に配されている。第１の酸化膜は、上部電極及び下部電極の少なくとも一方の電極層の側壁を覆う。第２の酸化膜は、ダイオード層の側壁を覆う。第１の酸化膜は、第２の酸化膜より厚い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【図５】第１の実施形態の変形例に係る不揮発性半導体記憶装置の構成を示す図。
【図６】第１の実施形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す図。
【図７】第１の実施形態の他の変形例に係る不揮発性半導体記憶装置の構成を示す図。
【図８】第１の実施形態の他の変形例に係る不揮発性半導体記憶装置の製造方法を示す図。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【図１３】第２の実施形態の変形例に係る不揮発性半導体記憶装置の構成を示す図。
【図１４】第２の実施形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す図。
【図１５】比較例に係る不揮発性半導体記憶装置の製造方法を示す図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
第１の実施形態に係る不揮発性半導体記憶装置１の構成について図１を用いて説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置１の回路構成を示す図である。
【００１０】
不揮発性半導体記憶装置１は、複数のワードラインＷＬ、複数のビットラインＢＬ、メモリセルアレイ１０、ワードライン選択回路２０ａ、ワードライン駆動回路２０ｂ、ビットライン選択回路３０ａ、及びビットライン駆動回路３０ｂを有する。
【００１１】
複数のワードラインＷＬ（ＷＬ１、ＷＬ２）のそれぞれは、Ｘ方向に沿って延びている。複数のワードラインＷＬは、Ｙ方向に所定ピッチをもって配列されている。
【００１２】
複数のビットラインＢＬ（ＢＬ１、ＢＬ２）のそれぞれは、Ｙ方向に沿って延びている。複数のビットライン（複数の第１のライン）ＢＬは、複数のワードライン（複数の第２のライン）ＷＬと交差する。複数のビットラインＢＬは、Ｘ方向に所定ピッチをもって配列されている。
【００１３】
メモリセルアレイ１０では、複数のメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）が、少なくともマトリクス状に（Ｘ方向及びＹ方向に）配列されている。複数のメモリセルＭＣは、それぞれ、ビットラインＢＬとワードラインＷＬとが交差する位置（クロスポイント）に配されている。すなわち、メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。
【００１４】
各メモリセルＭＣは、ダイオードＤＩ及び抵抗変化素子ＲＷを有する。ダイオードＤＩ及び抵抗変化素子ＲＷは、メモリセルＭＣ内で直列に接続されている。
【００１５】
ダイオードＤＩは、直列に接続された抵抗変化素子ＲＷを選択可能にするために設けられている。すなわち、ダイオードＤＩは、記録／読み出し時における回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を防止するために配置されている。ダイオードＤＩは、例えば、そのアノードがワードラインＷＬに接続され、そのカソードが抵抗変化素子ＲＷに接続されている。
【００１６】
抵抗変化素子ＲＷは、電気的に書き換え可能であって、抵抗値に基づいてデータを不揮発に記憶する。すなわち、抵抗変化素子ＲＷは、ワードライン駆動回路２０ｂ及びワードライン選択回路２０ａから電圧パルスが印加され、低抵抗状態と高抵抗状態とを繰り返し変化させることができる。抵抗変化素子ＲＷは、この２つの状態を２値データ“０”及び“１”に対応させてデータを記憶する。抵抗変化素子ＲＷは、例えば、一端がビットラインＢＬに接続され、他端がダイオードＤＩに接続されている。
【００１７】
なお、各メモリセルＭＣは、ダイオードＤＩが逆極性に接続されたものであっても良いし、ダイオードＤＩと抵抗変化素子ＲＷとの配置を入れ替えたものであっても良い。
【００１８】
ワードライン選択回路２０ａは、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。各選択トランジスタＴｒａは、ソース及びドレインの一方がワードラインＷＬに接続され、ソース及びドレインの他方がワードライン駆動回路２０ｂに接続されている。各選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。すなわち、複数の信号Ｓａ１、Ｓａ２のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタＴｒａ１、Ｔｒａ２のいずれかを選択的にオンさせることにより、複数のワードラインＷＬ１、ＷＬ２のいずれかを選択的にワードライン駆動回路２０ｂに接続する。
【００１９】
ワードライン駆動回路２０ｂは、ワードライン選択回路２０ａを介して接続されたワードラインＷＬへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、メモリセルＭＣのデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しなどに必要な電圧パルスである。
【００２０】
ビットライン選択回路３０ａは、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。各選択トランジスタＴｒｂは、ソース及びドレインの一方がビットラインＢＬに接続され、ソース及びドレインの他方がビットライン駆動回路３０ｂに接続されている。各選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。すなわち、複数の信号Ｓｂ１、Ｓｂ２のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタＴｒｂ１、Ｔｒｂ２のいずれかを選択的にオンさせることにより、ビットラインＢＬを選択的にビットライン駆動回路３０ｂに接続する。
【００２１】
ビットライン駆動回路３０ｂは、ビットライン選択回路３０ａを介して接続されたビットラインＢＬへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、メモリセルＭＣのデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しに必要な電圧パルスである。これにより、そのビットラインＢＬに接続されたメモリセルＭＣにアクセスし、メモリセルＭＣに対してデータの消去・書き込み・読み出しなどの動作を行う。また、ビットライン駆動回路３０ｂは、ビットラインＢＬを介してメモリセルＭＣから読み出したデータを外部に出力する。
【００２２】
次に、図２を参照して、第１の実施形態における不揮発性半導体記憶装置における概略的な層構成について説明する。図２は、第１の実施形態における不揮発性半導体記憶装置における概略的な層構成の一例を示す図である。
【００２３】
不揮発性半導体記憶装置１は、半導体基板４０、第１導電層５０、メモリ層６０、第２導電層７０を有する。
【００２４】
半導体基板４０は、シリコンなどの半導体で形成されている。
【００２５】
第１導電層５０は、半導体基板４０の上方に配されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第１導電層５０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２６】
第１導電層５０は、複数のラインパターン５１〜５３を含む。各ラインパターン５１〜５３は、ワードラインＷＬとして機能する。複数のラインパターン５１〜５３は、Ｙ方向に所定ピッチをもって配列されている。各ラインパターン５１〜５３は、Ｘ方向に延びている。
【００２７】
メモリ層６０は、第１導電層５０と第２導電層７０との間に配されている。メモリ層６０内の構成は後述する。
【００２８】
メモリ層６０は、複数のメモリセル６１〜６９を含む。各メモリセル６１〜６９は、メモリセルＭＣとして機能する。複数のメモリセル６１〜６９は、Ｘ方向及びＹ方向にマトリクス状に配列されている。各メモリセル６１〜６９は、ラインパターン５１〜５３と後述のラインパターン７１〜７３との交差する位置に配されている。複数のメモリセル６１〜６９の配列、すなわちメモリセルアレイ１０（図１参照）は、いわゆる、クロスポイント型にて構成されている。
【００２９】
第２導電層７０は、メモリ層６０の上に配されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第２導電層７０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００３０】
第２導電層７０は、複数のラインパターン７１〜７３を含む。各ラインパターン７１〜７３は、ビットラインＢＬとして機能する。複数のラインパターン７１〜７３は、Ｘ方向に所定ピッチをもって配列されている。各ラインパターン７１〜７３は、Ｙ方向に延びている。
【００３１】
次に、図３を参照して、各メモリセル６１〜６９内の層構成について説明する。図３は、第１の実施の形態におけるメモリセル６１内の層構成を示す断面図である。図３では、主にメモリセル６１内の構成について説明するが、他のメモリセル６２〜６９内の構成についても同様である。なお、メモリ層６０内の構成は各メモリセル６１〜６９内の層構成に対応したものになる。
【００３２】
メモリセル６１は、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、電極層（下部電極層）６１ｄ、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層（上部電極層）６１ｇ、酸化膜（第１の酸化膜）６１ｈ、自然酸化膜（第２の酸化膜）６１ｉ、側壁保護膜６１ｊ、及び側壁保護膜６１ｋを有する。
【００３３】
電極層６１ａは、ラインパターン５１の上に配されている。電極層６１ａは、例えば、金属などの導電体（例えば、ＴｉＮ）で形成されている。電極層６１ａの側壁は、自然酸化膜６１ｉ及び側壁保護膜６１ｊで覆われている。
【００３４】
ダイオード層６１ｂは、電極層６１ａの上に配されている。ダイオード層６１ｂは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層６１ｂは、メモリセルＭＣにおけるダイオードＤＩとして機能する（図１参照）。ダイオード層６１ｂの側壁は、自然酸化膜６１ｉ及び側壁保護膜６１ｊで覆われている。
【００３５】
電極層６１ｃは、ダイオード層６１ｂの上に配されている。電極層６１ｃは、例えば、金属などの導電体（例えば、ＴｉＮ）で形成されている。電極層６１ｃは、本体部６１ｃ１と、本体部６１ｃ１より幅（平面視における面積）の狭い上部６１ｃ２とを有する。上部６１ｃ２の幅（平面視における面積）は、電極層６１ａ、ダイオード層６１ｂ、本体部６１ｃ１、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇのそれぞれの幅（平面視における面積）より狭い。本体部６１ｃ１の側壁は、自然酸化膜６１ｉ及び側壁保護膜６１ｊで覆われている。上部６１ｃ２の側壁は、酸化膜６１ｈ及び側壁保護膜６１ｊで覆われている。本体部６１ｃ１の上面（の一部）は、酸化膜６１ｈで覆われている。
【００３６】
電極層６１ｄは、電極層６１ｃの上に配されているとともに抵抗変化層６１ｅの下に配されており、抵抗変化層６１ｅの下部電極として機能する。電極層６１ｄは、例えば、シリコンなどの半導体（例えば、ポリシリコン）で形成されている。電極層６１ｄは、砒素やリンなどのＮ型の不純物を含む。電極層６１ｄは、ダイオード層６１ｂにおける上記のＮ型層よりもＮ型の不純物を高濃度で含む。なお、電極層６１ｄは、ボロンなどのＰ型の不純物を含んでも良い。この場合、電極層６１ｄは、ダイオード層６１ｂにおける上記のＰ型層よりもＰ型の不純物を高濃度で含む。
電極層６１ｄの幅（平面視における面積）は、電極層６１ａ、ダイオード層６１ｂ、本体部６１ｃ１、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇのそれぞれの幅（平面視における面積）より狭い。電極層６１ｄの側壁は、酸化膜６１ｈ及び側壁保護膜６１ｊで覆われている。電極層６１ｄの厚さは、例えば、２０ｎｍである。
【００３７】
抵抗変化層６１ｅは、電極層６１ｄの上に配されている。抵抗変化層６１ｅは、メモリセルＭＣにおける抵抗変化素子ＲＷとして機能する。抵抗変化層６１ｅは、例えば、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成されている。抵抗変化層６１ｅの側壁は、側壁保護膜６１ｊ及び側壁保護膜６１ｋからなる側壁保護膜（第２の保護膜）６１ｎで覆われている。抵抗変化層６１ｅの厚さは、例えば、５ｎｍである。
【００３８】
拡散バリア層６１ｆは、抵抗変化層６１ｅの上に配されている。拡散バリア層６１ｆは、例えば、ＴｉＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＳｉＯ２、ＳｉＮｘのグループから選択される１つを主成分とする材料（例えば、ＴｉＯｘ）で形成されている。拡散バリア層６１ｆの側壁は、側壁保護膜６１ｊ及び側壁保護膜６１ｋからなる側壁保護膜（第２の保護膜）６１ｎで覆われている。拡散バリア層６１ｆの厚さは、例えば、０．８ｎｍである。
【００３９】
電極層６１ｇは、拡散バリア層６１ｆの上に配されており、拡散バリア層６１ｆの上部電極として機能する。電極層６１ｇは、例えば、金属などの導電体（例えば、ＴｉＮ）で形成されている。電極層６１ｇの側壁は、側壁保護膜６１ｊ及び側壁保護膜６１ｋからなる側壁保護膜（第２の保護膜）６１ｎで覆われている。電極層６１ｇの厚さは、例えば、１０ｎｍである。
【００４０】
酸化膜６１ｈは、電極層６１ｄの側壁と電極層６１ｃの上部６１ｃ２の側壁とをそれぞれ覆っている。酸化膜６１ｈは、後述のように電極層６１ｄの側壁、上部６１ｃ２の側壁、本体部６１ｃ１の上面がそれぞれ酸化されて形成された膜であり、例えば電極層６１ｄの側壁を覆う部分が電極層６１ｄの材料の酸化物（例えば、酸化シリコン）で形成され、例えば上部６１ｃ２の側壁及び本体部６１ｃ１の上面を覆う部分が電極層６１ｃの材料の酸化物（例えば、ＴｉＯＮ）で形成されている。
【００４１】
自然酸化膜６１ｉは、電極層６１ｃの本体部６１ｃ１の側壁、ダイオード層６１ｂの側壁、及び電極層６１ａの側壁をそれぞれ覆っている。自然酸化膜６１ｉは、後述のように電極層６１ｃの本体部６１ｃ１の側壁、ダイオード層６１ｂの側壁、及び電極層６１ａの側壁が自然酸化されて形成された膜である。自然酸化膜６１ｉは、例えば本体部６１ｃ１の側壁を覆う部分が電極層６１ｃの材料の酸化物（例えば、ＴｉＯＮ）で形成され、例えばダイオード層６１ｂの側壁を覆う部分がダイオード層６１ｂの材料の酸化物（例えば、酸化シリコン）で形成され、例えば電極層６１ａの側壁を覆う部分が電極層６１ｃの材料の酸化物（例えば、ＴｉＯＮ）で形成されている。
【００４２】
側壁保護膜６１ｊは、積層構造ＳＳＴ１の側壁を覆っている。積層構造ＳＳＴ１は、例えば、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層された構造である。側壁保護膜６１ｊは、例えば、積層構造ＳＳＴ１の側壁の酸化を抑制するような絶縁物（例えば、窒化シリコン）で形成されている。
【００４３】
側壁保護膜６１ｋは、積層構造ＳＳＴ２の側壁を覆っている。積層構造ＳＳＴ２は、例えば、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、電極層６１ｄ、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層されるとともに、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ（本体部６１ｃ１）の側壁が自然酸化膜６１ｉで覆われ、電極層６１ｃ（上部６１ｃ２）、電極層６１ｄの側壁が酸化膜６１ｈで覆われ、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた構造である。側壁保護膜６１ｋは、例えば、積層構造ＳＳＴ２の側壁の酸化を抑制するような絶縁物（例えば、窒化シリコン）で形成されている。
【００４４】
ここで、電極層６１ｄの側壁を覆う酸化膜６１ｈは、ダイオード層６１ｂの側壁を覆う自然酸化膜６１ｉより厚い。
【００４５】
また、側壁保護膜６１ｋは、酸化膜６１ｈを介して電極層６１ｄの側壁を覆っている。
【００４６】
また、積層構造ＳＳＴ２における積層構造ＳＳＴ１を除く部分の側壁が１層の側壁保護膜６１ｋで覆われているのに対して、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊ、６１ｋからなる２層構造の側壁保護膜６１ｎで覆われている。これに応じて、積層構造ＳＳＴ１の側壁を覆う側壁保護膜６１ｎは、電極層６１ｄの側壁及び酸化膜６１ｈを覆う側壁保護膜６１ｋより厚くなっている。
【００４７】
次に、第１の実施形態にかかる不揮発性半導体記憶装置１の製造方法を、図４及び図３を用いて説明する。図４（ａ）〜（ｆ）は、第１の実施形態にかかる不揮発性半導体記憶装置１の製造方法の各工程を示す工程断面図である。図３は、メモリセル６１内の層構成を示す断面図であるが、不揮発性半導体記憶装置１の製造方法における図４（ｆ）の後の工程を示す工程断面図として流用することにする。
【００４８】
図４（ａ）に示す工程では、公知の方法で、半導体基板４０（図２参照）の上方に、ラインパターン５１等を形成する。そして、ラインパターン５１の上に、電極層６１ａになるべき層（図示せず）、ダイオード層６１ｂになるべき層６１ｂ１、電極層６１ｃになるべき層６１ｃ３、電極層６１ｄになるべき層６１ｄ１、抵抗変化層６１ｅになるべき層６１ｅ１、拡散バリア層６１ｆになるべき層６１ｆ１、電極層６１ｇになるべき層６１ｇ１、ラインパターン７１ａになるべき層７１１を順に形成する。これにより、電極層６１ａになるべき層、ダイオード層６１ｂになるべき層６１ｂ１、電極層６１ｃになるべき層６１ｃ３、電極層６１ｄになるべき層６１ｄ１、抵抗変化層６１ｅになるべき層６１ｅ１、拡散バリア層６１ｆになるべき層６１ｆ１、電極層６１ｇになるべき層６１ｇ１、ラインパターン７１ａになるべき層７１１が順に積層された積層膜が形成される。
【００４９】
例えば、電極層６１ｄになるべき層６１ｄ１は、ＬＰＣＶＤ法などにより砒素やリンなどのＮ型の不純物を含むポリシリコンで形成する。例えば、電極層６１ｇになるべき層６１ｇ１は、反応性スパッタリング法などによりＴｉＮで形成する。なお、各層の成膜方法は、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）など他の成膜方法を用いても良い。
【００５０】
そして、層７１１の上に、所定のパターンを有するハードマスクＨＭを形成する。ハードマスクＨＭは、例えば、窒化シリコンで形成する。
【００５１】
次に、ハードマスクＨＭをマスクとして層７１１、６１ｇ１、６１ｆ１、６１ｅ１をエッチング加工する。すなわち、ハードマスクＨＭのパターンを上記の積層膜における層７１１、６１ｇ１、６１ｆ１、６１ｅ１へ順次に転写しながら、層６１ｄ１の表面が露出されるまで加工していく。これにより、ラインパターン７１ａ、電極層６１ｇ、拡散バリア層６１ｆ、抵抗変化層６１ｅが順次形成される。すなわち、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層され側壁の露出された積層構造ＳＳＴ１が、電極層６１ｄになるべき層６１ｄ１の上に形成される。なお、図４（ａ）には、エッチング加工後もハードマスクＨＭが残存する場合が例示されているが、エッチング加工後にあるいはエッチング加工中にハードマスクＨＭが除去されてしまっても良い。
【００５２】
図４（ｂ）に示す工程では、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）などにより、側壁保護膜６１ｊ１を例えばＳｉＮで全面に堆積する。側壁保護膜６１ｊ１は、側壁保護膜６１ｊとなるべき膜であり、側壁保護膜６１ｊは、積層構造ＳＳＴ１の側壁を酸化雰囲気から保護するための膜である。
【００５３】
図４（ｃ）に示す工程では、側壁保護膜６１ｊ１における層６１ｄ１を覆う部分を除去して層６１ｄ２の表面を露出させる。このとき、側壁保護膜６１ｊ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜６１ｊが形成される。そして、積層構造ＳＳＴ１及び側壁保護膜６１ｊをマスクとして層６１ｄ１をエッチング加工する。すなわち、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態を維持しながら、層６１ｃ３の表面が露出されるまで層６１ｄ１をエッチング加工する。これにより、側壁の露出された電極層６１ｄ２が形成される。
【００５４】
図４（ｄ）に示す工程では、側壁の露出された電極層６１ｄ２の側壁と層６１ｃ３の露出された表面とをそれぞれ酸化する。この酸化は、例えば、酸素プラズマを用いたラジカル酸化により行ってもよいし、熱酸化法によりおこなってもよい。すなわち、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態を維持しながら、側壁の露出された電極層６１ｄ２の側壁を酸化する。これにより、電極層６１ｄの側壁と層６１ｃ３の表面とを覆う酸化膜６１ｈ１が形成される。酸化膜６１ｈ１は、酸化膜６１ｈとなるべき膜である。それとともに、電極層６１ｄの幅（平面視における面積）が積層構造ＳＳＴ１の幅（平面視における面積）より狭くなる。また、電極層６１ｃ４に、積層構造ＳＳＴ１より幅（平面視における面積）の狭い上部６１ｃ２が形成される。
【００５５】
図４（ｅ）に示す工程では、積層構造ＳＳＴ１及び側壁保護膜６１ｊをマスクとして層６１ｃ４、６１ｂ１、電極層６１ａになるべき層（図示せず）をエッチング加工する。すなわち、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態を維持しながら、ラインパターン５１の表面が露出されるまで、層６１ｃ４、６１ｂ１、電極層６１ａになるべき層（図示せず）を順次にエッチング加工する。これにより、酸化膜６１ｈが形成されるとともに、電極層６１ｃ、ダイオード層６１ｂ、電極層６１ａが順次に形成される。
【００５６】
このとき、電極層６１ｃ、ダイオード層６１ｂ、及び電極層６１ａのそれぞれの側壁は、酸素を含む雰囲気中（例えば、空気中）に一時的に晒されるので、自然酸化される。これにより、電極層６１ｃ、ダイオード層６１ｂ、及び電極層６１ａのそれぞれの側壁を覆う自然酸化膜６１ｉが形成されるとともに、積層構造ＳＳＴ２が形成される。積層構造ＳＳＴ２は、例えば、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、電極層６１ｄ、抵抗変化層６１ｅ、拡散バリア層６１ｆ、電極層６１ｇ、ラインパターン７１ａが順に積層されるとともに、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ（本体部６１ｃ１）の側壁が自然酸化膜６１ｉで覆われ、電極層６１ｃ（上部６１ｃ２）、電極層６１ｄの側壁が酸化膜６１ｈで覆われ、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた構造である。
【００５７】
図４（ｆ）に示す工程では、ＣＶＤ法（例えば、ＣＶＤ法の一種のＡＬＤ法）などにより、側壁保護膜６１ｋ１を例えばＳｉＮで全面に堆積する。側壁保護膜６１ｋ１は、側壁保護膜６１ｋとなるべき膜であり、側壁保護膜６１ｋは、積層構造ＳＳＴ２の側壁を酸化雰囲気から保護するための膜である。
【００５８】
そして、側壁保護膜６１ｋ１におけるラインパターン５１等を覆う部分を選択的に除去してラインパターン５１等の表面を露出させる。このとき、側壁保護膜６１ｋ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜６１ｋが形成される。そして、積層構造ＳＳＴ２の側壁が側壁保護膜６１ｋで覆われた状態を維持しながら、積層構造ＳＳＴ２の周囲等に層間絶縁膜を埋め込む。
【００５９】
図３に示す工程では、ＣＭＰ法などにより、上面の平坦性を保ちながら、ラインパターン７１ａの表面が露出されるまで研磨を行う。さらに、ラインパターン７１ａの上に、例えば積層構造ＳＳＴ２及び側壁保護膜６１ｋの合計幅に対応した幅で、ラインパターン７１ｂを形成する。これにより、ラインパターン７１ａ及びラインパターン７１ｂからなるラインパターン７１が形成される。
【００６０】
このようにして、不揮発性半導体記憶装置１が形成される。
【００６１】
ここで、比較例として、抵抗変化層やダイオード層の側壁が露出している状態で電極層の側壁酸化を行う場合について考える。具体的には、図１５（ａ）に示す工程で、ハードマスク（図示せず）を用いて、ダイオード層９６１ｂ１、電極層９６１ｃ３、電極層９６１ｄ１、抵抗変化層９６１ｅ１、拡散バリア層９６１ｆ１、電極層９６１ｇ１が順に積層された積層構造ＳＳＴ９０２を形成する。そして、図１５（ｂ）に示す工程で、積層構造ＳＳＴ９０２の側壁が露出されたままの状態で、例えば酸素プラズマを用いたラジカル酸化等により、電極層９６１ｄの側壁を酸化する。この場合、図１５（ｂ）に示すように、抵抗変化層９６１ｅ１の側壁やダイオード層９６１ｂ１の側壁も酸化されてしまい、ダイオード層９６１ｂ、電極層９６１ｃ、電極層９６１ｄ、抵抗変化層９６１ｅ、拡散バリア層９６１ｆ、及び電極層９６１ｇの全ての側壁を覆う酸化膜９６１ｈが形成されてしまう。これにより、抵抗変化層９６１ｅの特性が劣化する可能性があるとともに、ダイオード層９６１ｂの順方向電流の特性が劣化する可能性がある。
【００６２】
それに対して、第１の実施形態では、図４（ｄ）に示す工程において、積層構造ＳＳＴ１の側壁が側壁保護膜６１ｊで覆われた状態で、かつ、ダイオード層６１ｂの側壁が露出されていない状態で、側壁の露出された電極層６１ｄ２の側壁が酸化される。これにより、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２の側壁を選択的に酸化することができるので、メモリセルＭＣにおける抵抗変化層６１ｅの電極の実効面積を低減することができる。この結果、メモリセルＭＣの動作時における抵抗変化層６１ｅへ流す電流量を減らしながら電流が流れる部分の電流密度を増加させることができるので、抵抗変化層６１ｅが低抵抗状態及び高抵抗状態との間でスイッチング（遷移）させやすくなり、抵抗変化層６１ｅのスイッチング電流（Ｉｓｅｔ／Ｉｒｅｓｅｔ）を低減させた動作（低電流動作）が可能になる。すなわち、第１の実施形態にかかる不揮発性半導体記憶装置１の製造方法によれば、不揮発性半導体記憶装置１におけるメモリセルＭＣの特性を向上させることができる。
【００６３】
また、第１の実施形態にかかる不揮発性半導体記憶装置１のメモリセルＭＣでは、電極層６１ｄの側壁を覆う酸化膜６１ｈが、ダイオード層６１ｂの側壁を覆う自然酸化膜６１ｉより厚い。この構造は、上記のように、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２の側壁を選択的に酸化することで製造できる。すなわち、第１の実施形態にかかる不揮発性半導体記憶装置１の構成によれば、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６４】
また、第１の実施形態では、側壁保護膜６１ｋが、酸化膜６１ｈを介して電極層６１ｄの側壁を覆っている。この構造は、図４（ｆ）に示す工程において、積層構造ＳＳＴ２の周囲等に層間絶縁膜を埋め込む際に、ダイオード層６１ｄの側壁が側壁保護膜６１ｋで覆われた状態にしてダイオード層６１ｄの側壁の酸化を抑制するように製造することで得ることができる。すなわち、この観点からも、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６５】
また、第１の実施形態では、積層構造ＳＳＴ１の側壁を覆う側壁保護膜６１ｎが、側壁保護膜６１ｊ、６１ｋからなる２層構造を有し、電極層６１ｄの側壁及び酸化膜６１ｈを覆う側壁保護膜６１ｋより厚くなっている。この構造は、図４（ｄ）に示す工程において、電極層６１ｄ２の側壁を酸化する際に、抵抗変化層６１ｅの側壁が側壁保護膜６１ｊで覆われた状態にして抵抗変化層６１ｅの側壁の酸化を抑制するように製造することで得ることができる。すなわち、この観点からも、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６６】
なお、第１の実施形態では、ダイオード層６１ｂが電極層６１ａと電極層６１ｃとの間に配された構成について説明したが、メモリセルＭＣにおいてダイオード層６１ｂは電極層６１ｇとラインパターン７１との間に配されていても良い。この構造は、図４（ｄ）に示す工程において、電極層６１ｄ２の側壁を酸化する際に、ダイオード層６１ｄの側壁が側壁保護膜６１ｊで覆われた状態にしてダイオード層６１ｄの側壁の酸化を抑制するように製造することで得ることができる。すなわち、このような構成によっても、メモリセルＭＣの特性を向上することに適した不揮発性半導体記憶装置１を提供することができる。
【００６７】
あるいは、図４（ｄ）に示す工程において、電極層６１ｄ２の側壁に酸化膜６１ｈを形成する際に、電極層６１ｄ２の露出された側壁を酸化する処理と側壁に形成された酸化膜を選択的に除去する処理とを複数回繰り返して、電極層６１ｄ２のスリミングを行ってもよい。側壁に形成された酸化膜を選択的に除去する処理は、例えばＨＦ等をエッチャントとして用いたウェットエッチング等により行ってもよい。これにより、電極層６１ｄの幅（平面視における面積）を効率的に低減できる。
【００６８】
あるいは、抵抗変化層６１ｅがその側壁の酸化されにくい材料で形成されている場合、抵抗変化層６１ｅの上部電極と下部電極との両方の側壁に酸化膜を形成しても良い。例えば、図５に示すように、不揮発性半導体記憶装置１００におけるメモリセルＭＣ（メモリセル１６１）は、下部電極として機能する電極層６１ｄの側壁を覆う酸化膜６１ｈに加えて、上部電極として機能する電極層１６１ｇの側壁を覆う酸化膜１６１ｐをさらに有する。この構造は、抵抗変化層６１ｅがその側壁の酸化されにくい材料で形成されている場合に、図６に示すように、ダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２、１６１ｇ２の側壁を選択的に酸化することで製造できる。
【００６９】
具体的には、図６（ａ）に示す工程において、図４（ａ）に示す工程と同様の処理を行った後、側壁保護膜６１ｊ１を形成せずに（図４（ｂ）に示す工程を行わずに）、図４（ｃ）に示す工程と同様の処理を行う。図６（ｂ）に示す工程において、電極層６１ｄ２、１６１ｇ２の側壁を露出された状態で酸化させる。そして、図６（ｃ）〜（ｅ）に示す工程において、図４（ｅ）、（ｆ）に示す工程と同様の処理を行う。
【００７０】
このように、図６（ｂ）に示す工程において、ダイオード層６１ｂの側壁が露出されていない状態で電極層６１ｄ２、１６１ｇ２（図６（ａ）参照）の側壁を酸化するので、ダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層６１ｄ２、１６１ｇ２の側壁を選択的に酸化することができる。
【００７１】
あるいは、抵抗変化層６１ｅの下部電極の側壁に酸化膜を形成せずに上部電極の側壁に酸化膜を形成しても良い。例えば、図７に示すように、不揮発性半導体記憶装置２００におけるメモリセルＭＣ（メモリセル２６１）は、下部電極として機能する電極層２６１ｃの側壁を覆う酸化膜を有せずに、上部電極として機能する電極層２６１ｄの側壁を覆う酸化膜２６１ｈを有する。このとき、抵抗変化層６１ｅの積層順は、第１の実施形態と逆でも良い。この構造は、図８に示すように、抵抗変化層６１ｅ、６１ｆの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層２６１ｄ２の側壁を選択的に酸化することで製造できる。
【００７２】
具体的には、図８（ａ）、（ｂ）に示す工程において、図４（ａ）、（ｂ）に示す工程と同様の処理を行った後、図８（ｃ）に示す工程において、層６１ｅ１の表面が露出されるまで層２６１ｄ１をエッチング加工する。これにより、側壁の露出された電極層２６１ｄ２が形成される。図８（ｄ）に示す工程において、側壁の露出された電極層２６１ｄ２の側壁を酸化する。これにより、電極層２６１ｄの側壁を覆う酸化膜２６１ｈが形成される。そして、図８（ｅ）、（ｆ）に示す工程において、図４（ｅ）、（ｆ）に示す工程と同様の処理を行う。
【００７３】
このように、図８（ｄ）に示す工程において、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁が露出されていない状態で電極層２６１ｄ２の側壁を酸化するので、抵抗変化層６１ｅの側壁やダイオード層６１ｂの側壁を酸化雰囲気に晒すことなく、電極層２６１ｄ２の側壁を選択的に酸化することができる。
【００７４】
（第２の実施形態）
次に、第２の実施形態に係る不揮発性半導体記憶装置３００について図９を用いて説明する。図９は、第２の実施形態に係る不揮発性半導体記憶装置３００における概略的な層構成の一例を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００７５】
第１の実施形態では、複数のメモリセルを２次元的に配列させた場合について説明したが、第２の実施形態では、複数のメモリセルを３次元的に配列させる。
【００７６】
具体的には、不揮発性半導体記憶装置３００は、第２メモリ層３８０、及び第３導電層３９０をさらに有する。
【００７７】
第２メモリ層３８０は、第２導電層７０と第３導電層３９０との間に配されている。第２メモリ層３８０内の構成は、メモリ層６０内の構成と同様である。
【００７８】
第２メモリ層３８０は、複数のメモリセル３８１〜３８９を含む。各メモリセル３８１〜３８９は、メモリセルＭＣとして機能する。複数のメモリセル３８１〜３８９は、Ｘ方向及びＹ方向にマトリクス状に配列されている。各メモリセル３８１〜３８９は、ラインパターン７１〜７３と後述のラインパターン３９１〜３９３との交差する位置に配されている。複数のメモリセル３８１〜３８９の配列は、いわゆる、クロスポイント型にて構成されている。すなわち、メモリセルアレイ１０（図１参照）は、複数のメモリセル６１〜６９の配列と複数のメモリセル３８１〜３８９の配列とを含む。言い換えれば、メモリセルアレイ１０では、複数のメモリセルＭＣがＸ方向及びＹ方向に加えてＺ方向にも配列されている。
【００７９】
第３導電層３９０は、第２メモリ層３８０の上に配されている。第３導電層３９０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第３導電層３９０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００８０】
第３導電層３９０は、複数のラインパターン３９１〜３９３を含む。各ラインパターン３９１〜３９３は、ワード線ＷＬとして機能する。複数のラインパターン３９１〜３９３は、Ｙ方向に所定ピッチをもって配列されている。各ラインパターン３９１〜３９３は、Ｘ方向に延びている。
【００８１】
図１０に示すように、メモリセル（第２のメモリセル）３８１は、ラインパターン７１を介してメモリセル６１の上に配されている。メモリセル３８１は、メモリセル６１に対応する層構成を有している。すなわち、図１１に示すように、メモリセル３８１は、電極層３８１ａ、ダイオード層３８１ｂ、電極層３８１ｃ、電極層（第２の下部電極層）３８１ｄ、抵抗変化層（第２の抵抗変化層）３８１ｅ、拡散バリア層３８１ｆ、電極層（第２の上部電極層）３８１ｇ、酸化膜（第３の酸化膜）３８１ｈ、自然酸化膜３８１ｉ、側壁保護膜３８１ｊ、側壁保護膜３６１ｊ、及び側壁保護膜３６１ｋを有する。
【００８２】
ここで、下部電極としての電極層３８１ｄの側壁を覆う酸化膜３８１ｈは、自然酸化膜６１ｉ、３８１ｉより厚く、かつ、メモリセル６１における下部電極としての電極層６１ｄの側壁を覆う酸化膜６１ｈより薄い。
【００８３】
また、側壁保護膜３８１ｊは、積層構造ＳＳＴ３０３の側壁を覆っている。積層構造ＳＳＴ３０３は、例えば、抵抗変化層３８１ｅ〜ラインパターン３９１ａが順に積層された構造である。側壁保護膜３６１ｊは、積層構造ＳＳＴ３０１の側壁を覆っている。積層構造ＳＳＴ３０１は、例えば、主として、図１１に示す抵抗変化層６１ｅ〜ラインパターン３９１ａが順に積層された構造である。側壁保護膜３６１ｋは、積層構造ＳＳＴ３０２の側壁を覆っている。積層構造ＳＳＴ３０２は、例えば、主として、図１１に示す電極層６１ａ〜ラインパターン３９１ａが順に積層された構造である。
【００８４】
また、積層構造ＳＳＴ３０２における積層構造ＳＳＴ３０１を除く部分の側壁が１層の側壁保護膜３６１ｋで覆われ、積層構造ＳＳＴ３０１における積層構造ＳＳＴ３０３を除く部分の側壁が側壁保護膜３６１ｊ、３６１ｋからなる２層構造の側壁保護膜６１ｎで覆われているのに対して、積層構造ＳＳＴ３０３の側壁が側壁保護膜３８１ｊ、３６１ｊ、３６１ｋからなる３層構造の側壁保護膜３８１ｎで覆われている。これに応じて、積層構造ＳＳＴ３０３の側壁を覆う側壁保護膜３８１ｎ（３８１ｊ、３６１ｊ、３６１ｋ）は、電極層３８１ｄの側壁を覆う側壁保護膜６１ｎ（３６１ｊ、３６１ｋ）より厚くなっているとともに、電極層６１ｄの側壁を覆う側壁保護膜３６１ｋより厚くなっている。
【００８５】
また、図１２及び図１１に示すように、不揮発性半導体記憶装置３００の製造方法は次の点で第１の実施形態と異なる。
【００８６】
図４（ａ）〜（ｆ）に示す工程と同様の処理を行ってメモリセル３８１を形成した後、図１２（ａ）に示す工程を行う。図１２（ａ）に示す工程では、抵抗変化層３８１ｅ〜ハードマスクＨＭが順に積層された積層構造ＳＳＴ３０１を形成し、側壁保護膜３６１ｊ１を例えばＳｉＮで全面に堆積する。
【００８７】
図１２（ｂ）に示す工程では、側壁保護膜３６１ｊ１における層６１ｄ１を覆う部分を除去して層６１ｄ１の表面を露出させる。このとき、側壁保護膜３６１ｊ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜３６１ｊが形成される。そして、積層構造ＳＳＴ３０１及び側壁保護膜３６１ｊをマスクとして層６１ｄ１をエッチング加工する。すなわち、積層構造ＳＳＴ３０１の側壁が側壁保護膜３６１ｊで覆われた状態を維持しながら、層６１ｃ３の表面が露出されるまで層６１ｄ１をエッチング加工する。これにより、側壁の露出された電極層６１ｄ２（図４（ｃ）参照）が形成される。そして、側壁の露出された電極層６１ｄ２の側壁を酸化して、電極層６１ｄの側壁を覆う酸化膜６１ｈを形成する。
【００８８】
ここで、電極層６１ｄの幅（平面視における面積）が電極層３８１ｄの幅（平面視における面積）と略同じになるように、側壁の酸化量すなわち酸化膜６１ｈの厚さを調整する。このとき、第１の実施形態の変形例で述べたような、電極層６１ｄ２の露出された側壁を酸化する処理と側壁に形成された酸化膜を選択的に除去する処理とを複数回繰り返すスリミング処理を行ってもよい。このスリミング処理を行えば、酸化膜６１ｈの厚さを容易に厚く調整することができる。
【００８９】
図１２（ｃ）に示す工程では、図４（ｅ）に示す工程と同様の処理が行われる。
【００９０】
図１２（ｄ）に示す工程では、側壁保護膜３６１ｋ１を例えばＳｉＮで全面に堆積する。そして、側壁保護膜３６１ｋ１におけるラインパターン５１等を覆う部分を除去してラインパターン５１等の表面を露出させる。このとき、側壁保護膜３６１ｋ１におけるハードマスクＨＭの上面を覆う部分も除去されて、ハードマスクＨＭの上面が露出される。これにより、側壁保護膜３６１ｋが形成される。そして、積層構造ＳＳＴ３０２の側壁が側壁保護膜３６１ｋで覆われた状態を維持しながら、積層構造ＳＳＴ３０２の周囲等に層間絶縁膜を埋め込む。
【００９１】
図１１に示す工程では、ＣＭＰ法などにより、上面の平坦性を保ちながら、ラインパターン３９１ａの表面が露出されるまで研磨を行う。さらに、ラインパターン３９１ａの上に、例えば積層構造ＳＳＴ３０２及び側壁保護膜３６１ｋの合計幅に対応した幅で、ラインパターン３９１ｂを形成する。これにより、ラインパターン３９１ａ及びラインパターン３９１ｂからなるラインパターン３９１が形成される。
【００９２】
以上のように、第２の実施形態にかかる不揮発性半導体記憶装置３００では、上側のメモリセル３８１における下部電極としての電極層３８１ｄの側壁を覆う酸化膜３８１ｈが、ダイオード層３８１ｂの側壁を覆う自然酸化膜３８１ｉより厚く、かつ、下側のメモリセル６１における下部電極としての電極層６１ｄの側壁を覆う酸化膜６１ｈより薄い。この構造により、上記のように、上側のメモリセル３８１における電極層３８１ｄの幅（平面視における面積）と下側のメモリセル６１における電極層６１ｄの幅（平面視における面積）とを揃えることができる。すなわち、第２の実施形態にかかる不揮発性半導体記憶装置３００の構成によれば、上下のメモリセルＭＣで電極の実効面積を同程度に低減できるので、第１の実施形態による効果に加えて、メモリセルＭＣの特性ばらつきを低減することに適した不揮発性半導体記憶装置３００を提供することができる。
【００９３】
なお、不揮発性半導体記憶装置４００では、図１３に示すように、上側のメモリセル３８１と下側のメモリセル４６１とでダイオード層の積層位置が異なっていても良い。すなわち、下側のメモリセル４６１では、拡散バリア層６１ｆと電極層６１ｇとの間に電極層４６１ｃ及びダイオード層４６１ｂが順に積層されていても良い。
【００９４】
すなわち、第２の実施形態では、下側のメモリセル６１におけるダイオード層６１ｂの側壁を１層の側壁保護膜３６１ｋが覆うのに対し、上側のメモリセル３８１におけるダイオード層３８１ｂの側壁を側壁保護膜３６１ｊ及び側壁保護膜３６１ｋからなる２層構造の側壁保護膜６１ｎが覆っている。これにより、上下のメモリセルＭＣでダイオード層の幅（平面視における面積）が異なることもある。
【００９５】
それに対して、不揮発性半導体記憶装置４００では、下側のメモリセル４６１におけるダイオード層４６１ｂの側壁も上側のメモリセル３８１におけるダイオード層３８１ｂの側壁も、ともに、側壁保護膜３６１ｊ及び側壁保護膜３６１ｋからなる２層構造の側壁保護膜６１ｎが覆っている。この構造は、上下のメモリセルＭＣでダイオード層の幅（平面視における面積）を揃えることに適した構造である。すなわち、第２の実施形態の変形例にかかる不揮発性半導体記憶装置４００の構成によれば、上下のメモリセルＭＣで電極の実効面積を同程度に低減できることに加えて、上下のメモリセルＭＣでダイオード層のＩＶ特性を同程度に揃えることができる。
【００９６】
なお、図１４（ａ）〜（ｄ）に示すように、不揮発性半導体記憶装置４００の製造方法は、下側のメモリセル４６１におけるダイオード層４６１ｂの積層する位置が異なること以外は第２の実施形態と同様である。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１、１００、２００、３００、４００ 不揮発性半導体記憶装置、６１、１６１、２６１、３８１、ＭＣ メモリセル、 ６１ｂ、３８１ｂ、４６１ｂ、９６１ｂ ダイオード層、６１ｃ、２６１ｃ、３８１ｃ、４６１ｃ、９６１ｃ 電極層、６１ｄ、２６１ｄ、３８１ｄ、９６１ｄ 電極層、６１ｅ、３８１ｅ、９６１ｅ 抵抗変化層、６１ｆ、３８１ｆ、９６１ｆ 拡散バリア層、６１ｇ、３８１ｇ、９６１ｇ 電極層、６１ｈ、２６１ｈ、３８１ｈ、９６１ｈ 酸化膜、６１ｉ、３８１ｉ 自然酸化膜、６１ｊ、６１ｋ、６１ｎ、３６１ｊ、３６１ｋ、３８１ｊ、３８１ｎ 側壁保護膜、１６１ｇ 電極層、１６１ｐ 酸化膜、ＢＬ、ＢＬ１、ＢＬ２ ビットライン、ＳＳＴ１、ＳＳＴ２、ＳＳＴ３０１、ＳＳＴ３０２、ＳＳＴ３０３、ＳＳＴ９０２ 積層構造、ＷＬ、ＷＬ１、ＷＬ２ ワードライン。
【特許請求の範囲】
【請求項１】
半導体基板と、
第１のラインと、
前記第１のラインより前記半導体基板から遠い位置で前記第１のラインに交差する第２のラインと、
前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルと、
前記第２のラインを介して前記メモリセルの上に配された第２のメモリセルと、
を備え、
前記メモリセルは、
抵抗変化層と、
前記抵抗変化層の上に配された上部電極層と、
前記抵抗変化層の下に配された下部電極層と、
前記上部電極層の上又は前記下部電極層の下に配されたダイオード層と、
前記上部電極層及び前記下部電極層の少なくとも一方の電極層の側壁に存在する第１の酸化膜と、
前記少なくとも一方の電極層の側壁及び前記第１の酸化膜を覆う保護膜と、
前記ダイオード層の側壁に存在する第２の酸化膜と、
を有し、
前記第２のメモリセルは、
第２の抵抗変化層と、
前記第２の抵抗変化層の上に配された第２の上部電極層と、
前記第２の抵抗変化層の下に配された第２の下部電極層と、
前記第２の上部電極層の上又は前記第２の下部電極層の下に配された第２のダイオード層と、
前記第２の上部電極層及び前記第２の下部電極層の少なくとも一方の電極層の側壁に存在する第３の酸化膜と、
を有し、
前記第１の酸化膜の膜厚は、前記第２の酸化膜の膜厚および前記第３の酸化膜の膜厚より厚く
前記第３の酸化膜の膜厚は、前記第２の酸化膜の膜厚より厚い
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１のラインと、
前記第１のラインに交差する第２のラインと、
前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルと、
を備え、
前記メモリセルは、
抵抗変化層と、
前記抵抗変化層の上に配された上部電極層と、
前記抵抗変化層の下に配された下部電極層と、
前記上部電極層の上又は前記下部電極層の下に配されたダイオード層と、
前記上部電極層及び前記下部電極層の少なくとも一方の電極層の側壁に存在する第１の酸化膜と、
前記ダイオード層の側壁に存在する第２の酸化膜と、
を有し、
前記第１の酸化膜の膜厚は、前記第２の酸化膜の膜厚より厚い
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、前記少なくとも一方の電極層の側壁及び前記第１の酸化膜を覆う保護膜をさらに有する
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のラインは、前記メモリセルの上に配され、
前記メモリセルは、前記メモリセルにおける前記少なくとも一方の電極層と前記第２のラインとの間の積層構造の側壁を覆う第２の保護膜をさらに有し、
前記第２の保護膜は、前記保護膜より厚い
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを有し、前記メモリセルがダイオード層、下部電極層、抵抗変化層、及び上部電極層を有する不揮発性半導体記憶装置の製造方法であって、
前記メモリセルの形成では、
前記下部電極層及び前記上部電極層のいずれかの電極層となるべき層を形成し、
前記電極層となるべき層の上に、前記ダイオード層となるべき層を含む積層膜を形成し、
前記積層膜を加工して側壁の露出された積層構造を形成し、
前記積層構造の側壁を覆う保護膜を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記電極層となるべき層を加工して側壁の露出された電極層を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記側壁の露出された電極層の側壁を酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記いずれかの電極層は、前記下部電極層であり、
前記積層膜では、前記抵抗変化層となるべき層、前記上部電極層となるべき層、前記ダイオード層となるべき層が前記半導体基板側から順に積層されており、
前記積層構造では、前記抵抗変化層、前記上部電極層、前記ダイオード層が前記半導体基板側から順に積層されている
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記いずれかの電極層は、前記上部電極層であり、
前記メモリセルの形成では、
前記下部電極層となるべき層、前記抵抗変化層となるべき層、前記上部電極層となるべき層を前記半導体基板側から順に形成した後に、前記上部電極層となるべき層の上に前記積層膜を形成し、
前記上部電極層の側壁を酸化した後に、前記積層構造の側壁が前記保護膜で覆われた状態で、前記抵抗変化層となるべき層及び前記下部電極層となるべき層を加工してそれぞれ側壁の露出された前記下部電極層及び前記抵抗変化層を形成し、
前記下部電極層及び前記抵抗変化層の側壁を覆う第２の保護膜を形成する
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
半導体基板上に第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを有し、前記メモリセルがダイオード層、下部電極層、抵抗変化層、及び上部電極層を有する不揮発性半導体記憶装置の製造方法であって、
前記メモリセルの形成では、
前記ダイオード層となるべき層を形成し、
前記ダイオード層となるべき層の上方に前記下部電極層及び前記上部電極層のいずれかの電極層となるべき層を形成し、
前記電極層となるべき層の上に積層膜を形成し、
前記積層膜を加工して側壁の露出された積層構造を形成し、
前記積層構造の側壁を覆う保護膜を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記電極層となるべき層を加工して側壁の露出された電極層を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記側壁の露出された電極層の側壁を酸化し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記ダイオード層となるべき層を加工して側壁の露出された前記ダイオード層を形成し、
前記ダイオード層の側壁を覆う第２の保護膜を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記いずれかの電極層は、前記下部電極層であり、
前記積層膜では、前記抵抗変化層となるべき層、前記上部電極層となるべき層、前記ダイオード層となるべき層が前記半導体基板側から順に積層されており、
前記積層構造では、前記抵抗変化層、前記上部電極層、前記ダイオード層が前記半導体基板側から順に積層されている
ことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記いずれかの電極層は、前記上部電極層であり、
前記メモリセルの形成では、
前記下部電極層となるべき層、前記抵抗変化層となるべき層、前記上部電極層となるべき層を前記半導体基板側から順に形成した後に、前記上部電極層となるべき層の上に前記積層膜を形成し、
前記上部電極層の側壁を酸化した後に、前記積層構造の側壁が前記保護膜で覆われた状態で、前記抵抗変化層となるべき層、前記下部電極層となるべき層、及び前記ダイオード層となるべき層を加工してそれぞれ側壁の露出された前記抵抗変化層、前記下部電極層、及び前記ダイオード層を形成し、
前記抵抗変化層、前記下部電極層、及び前記ダイオード層の側壁を覆う前記第２の保護膜を形成する
ことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
第１のラインと、
前記第１のラインより前記半導体基板から遠い位置で前記第１のラインに交差する第２のラインと、
前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルと、
前記第２のラインを介して前記メモリセルの上に配された第２のメモリセルと、
を備え、
前記メモリセルは、
抵抗変化層と、
前記抵抗変化層の上に配された上部電極層と、
前記抵抗変化層の下に配された下部電極層と、
前記上部電極層の上又は前記下部電極層の下に配されたダイオード層と、
前記上部電極層及び前記下部電極層の少なくとも一方の電極層の側壁に存在する第１の酸化膜と、
前記少なくとも一方の電極層の側壁及び前記第１の酸化膜を覆う保護膜と、
前記ダイオード層の側壁に存在する第２の酸化膜と、
を有し、
前記第２のメモリセルは、
第２の抵抗変化層と、
前記第２の抵抗変化層の上に配された第２の上部電極層と、
前記第２の抵抗変化層の下に配された第２の下部電極層と、
前記第２の上部電極層の上又は前記第２の下部電極層の下に配された第２のダイオード層と、
前記第２の上部電極層及び前記第２の下部電極層の少なくとも一方の電極層の側壁に存在する第３の酸化膜と、
を有し、
前記第１の酸化膜の膜厚は、前記第２の酸化膜の膜厚および前記第３の酸化膜の膜厚より厚く
前記第３の酸化膜の膜厚は、前記第２の酸化膜の膜厚より厚い
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１のラインと、
前記第１のラインに交差する第２のラインと、
前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルと、
を備え、
前記メモリセルは、
抵抗変化層と、
前記抵抗変化層の上に配された上部電極層と、
前記抵抗変化層の下に配された下部電極層と、
前記上部電極層の上又は前記下部電極層の下に配されたダイオード層と、
前記上部電極層及び前記下部電極層の少なくとも一方の電極層の側壁に存在する第１の酸化膜と、
前記ダイオード層の側壁に存在する第２の酸化膜と、
を有し、
前記第１の酸化膜の膜厚は、前記第２の酸化膜の膜厚より厚い
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、前記少なくとも一方の電極層の側壁及び前記第１の酸化膜を覆う保護膜をさらに有する
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のラインは、前記メモリセルの上に配され、
前記メモリセルは、前記メモリセルにおける前記少なくとも一方の電極層と前記第２のラインとの間の積層構造の側壁を覆う第２の保護膜をさらに有し、
前記第２の保護膜は、前記保護膜より厚い
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを有し、前記メモリセルがダイオード層、下部電極層、抵抗変化層、及び上部電極層を有する不揮発性半導体記憶装置の製造方法であって、
前記メモリセルの形成では、
前記下部電極層及び前記上部電極層のいずれかの電極層となるべき層を形成し、
前記電極層となるべき層の上に、前記ダイオード層となるべき層を含む積層膜を形成し、
前記積層膜を加工して側壁の露出された積層構造を形成し、
前記積層構造の側壁を覆う保護膜を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記電極層となるべき層を加工して側壁の露出された電極層を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記側壁の露出された電極層の側壁を酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記いずれかの電極層は、前記下部電極層であり、
前記積層膜では、前記抵抗変化層となるべき層、前記上部電極層となるべき層、前記ダイオード層となるべき層が前記半導体基板側から順に積層されており、
前記積層構造では、前記抵抗変化層、前記上部電極層、前記ダイオード層が前記半導体基板側から順に積層されている
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記いずれかの電極層は、前記上部電極層であり、
前記メモリセルの形成では、
前記下部電極層となるべき層、前記抵抗変化層となるべき層、前記上部電極層となるべき層を前記半導体基板側から順に形成した後に、前記上部電極層となるべき層の上に前記積層膜を形成し、
前記上部電極層の側壁を酸化した後に、前記積層構造の側壁が前記保護膜で覆われた状態で、前記抵抗変化層となるべき層及び前記下部電極層となるべき層を加工してそれぞれ側壁の露出された前記下部電極層及び前記抵抗変化層を形成し、
前記下部電極層及び前記抵抗変化層の側壁を覆う第２の保護膜を形成する
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
半導体基板上に第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを有し、前記メモリセルがダイオード層、下部電極層、抵抗変化層、及び上部電極層を有する不揮発性半導体記憶装置の製造方法であって、
前記メモリセルの形成では、
前記ダイオード層となるべき層を形成し、
前記ダイオード層となるべき層の上方に前記下部電極層及び前記上部電極層のいずれかの電極層となるべき層を形成し、
前記電極層となるべき層の上に積層膜を形成し、
前記積層膜を加工して側壁の露出された積層構造を形成し、
前記積層構造の側壁を覆う保護膜を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記電極層となるべき層を加工して側壁の露出された電極層を形成し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記側壁の露出された電極層の側壁を酸化し、
前記積層構造の側壁が前記保護膜で覆われた状態で、前記ダイオード層となるべき層を加工して側壁の露出された前記ダイオード層を形成し、
前記ダイオード層の側壁を覆う第２の保護膜を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記いずれかの電極層は、前記下部電極層であり、
前記積層膜では、前記抵抗変化層となるべき層、前記上部電極層となるべき層、前記ダイオード層となるべき層が前記半導体基板側から順に積層されており、
前記積層構造では、前記抵抗変化層、前記上部電極層、前記ダイオード層が前記半導体基板側から順に積層されている
ことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記いずれかの電極層は、前記上部電極層であり、
前記メモリセルの形成では、
前記下部電極層となるべき層、前記抵抗変化層となるべき層、前記上部電極層となるべき層を前記半導体基板側から順に形成した後に、前記上部電極層となるべき層の上に前記積層膜を形成し、
前記上部電極層の側壁を酸化した後に、前記積層構造の側壁が前記保護膜で覆われた状態で、前記抵抗変化層となるべき層、前記下部電極層となるべき層、及び前記ダイオード層となるべき層を加工してそれぞれ側壁の露出された前記抵抗変化層、前記下部電極層、及び前記ダイオード層を形成し、
前記抵抗変化層、前記下部電極層、及び前記ダイオード層の側壁を覆う前記第２の保護膜を形成する
ことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１９５５３０（Ｐ２０１２−１９５５３０Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−６０１４７（Ｐ２０１１−６０１４７）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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