位相制御回路
【課題】 データ信号とクロック信号がどのような位相差であっても位相差に応じたパルス幅の位相差信号を出力する。
【解決手段】 データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。
【解決手段】 データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号とクロック信号の位相を比較し、その位相差に応じたパルス幅の位相差信号を出力する位相比較回路に関する。
【背景技術】
【０００２】
ディジタルデータ伝送システムにおいてデータを確実に受信するためには、受信装置のクロックと受信データとの間で同期をとる必要がある。送信系および受信系のそれぞれの動作クロックが設計値通りに生成されている場合には、同期をとることは比較的容易であるが、実際には製造ばらつきや温度等の条件により、全く同一のクロック周波数を得ることは困難である。
【０００３】
一方、伝送されるＮＲＺ信号等のディジタルデータには、その信号の生成に用いたクロックの周波数情報が含まれている。そのため、データ信号に含まれるクロックの周波数情報からクロック信号を抽出し、そのクロック信号を用いてデータ信号を識別するＣＤＲ(Clock and Data Recovery) 回路が用いられる。このＣＤＲ回路では、抽出したクロック信号とデータ信号を常に比較し、位相差を検出するための位相比較回路が用いられる。
【０００４】
図６は、従来の位相比較回路の構成例および動作例を示す（非特許文献１）。図において、データ信号とクロック信号をＤＦＦ（Ｄフリップフロップ）６１のＤ端子とＣＫ端子にそれぞれ入力し、データ信号をクロック信号で取り込んだ信号Ｘを出力する。ＥＸＯＲ回路６２は、この信号Ｘとデータ信号を入力して排他的論理和をとり、データ信号とクロック信号の位相差信号を出力する構成である。この構成では、データ信号とクロック信号の位相が適切であれば、図６(2) のようにクロック信号と同じパルス幅の位相差信号が得られるが、クロック信号の位相が進んだ場合には、図６(3) に示すように位相差信号のパルス幅が狭まり、さらにデータ信号とクロック信号の立ち上がりが近接すると不安定な動作になる。
【０００５】
そこで、データ信号に対してハーフレートのクロック信号を用い、さらに広いパルス幅の位相差信号が得られるようにした回路も提案されている（非特許文献２）。
【非特許文献１】C.HOGGE,"A Self Correcting Recovery Circuit", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.ED-32,No.12, December 1985
【非特許文献２】Y.Ohtomo, et al., "A 12.5-Gb/s Parallel Phase Detection Clock and Data Recovery Circuit in 0.13-μm CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.9, September 2006
【発明の開示】
【発明が解決しようとする課題】
【０００６】
受信ごとに位相同期が必要になるバーストデータを受信する場合は、位相同期処理を短時間で終える必要がある。しかし、従来の位相比較回路は、データ信号の立ち上がりとクロック信号の立ち上がりが同時または近接すると不安定な動作になり、その間は不正確な位相差信号を出力し、位相同期が安定するまでに長時間を要していたので、バーストデータの位相同期に用いることができなかった。
【０００７】
なお、データ信号よりも高速なクロック信号、または多相クロックを用いればこの問題を解決することが可能である。しかし、データ信号よりも高速なクロック信号の生成や取り扱いは困難であり、多相クロックを用いる場合は回路の増大および複雑化が避けられなかった。
【０００８】
本発明は、データ信号とクロック信号がどのような位相差であっても位相差に応じたパルス幅の位相差信号を出力することができる位相比較回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の位相比較回路は、データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。
【００１０】
第１の保持手段は、反転した信号Ｙをデータ信号の遷移タイミングで取り込むフリップフロップとし、第２の保持手段は、信号Ｘをクロック信号の遷移タイミングで取り込むフリップフロップとしてもよい。比較手段は、信号Ｘと信号Ｙの排他的論理和をとり、位相差信号を出力するＥＸＯＲ回路としてよい。
【００１１】
また、第１の保持手段は、反転した信号Ｙをデータ信号の遷移タイミングで取り込む第１のフリップフロップとし、第２の保持手段は、信号Ｘをクロック信号の遷移タイミングで取り込む第２のフリップフロップとし、比較手段は、信号Ｘと信号Ｙの排他的論理和をとり、位相差信号を出力する第１のＥＸＯＲ回路とし、さらに、信号Ｙをクロック信号の遷移タイミングで取り込む第３のフリップフロップと、信号Ｙと第３のフリップフロップの出力Ｙ’の排他的論理和をとり、位相差信号が出力されるタイミングでクロック信号の１周期分のパルス幅を有し、位相差信号のパルス幅との比較により、データ信号とクロック信号の同期状態または非同期状態の判定基準となる参照信号を出力する第２のＥＸＯＲ回路とを備える構成としてよい。
【発明の効果】
【００１２】
本発明は、データ信号とクロック信号がどのような位相関係にあっても、その位相差に応じたパルス幅を有する位相差信号を生成することができる。特に、データ信号とクロック信号の立ち上がりが同時または近接していたとしても、保持手段（フリップフロップ）が誤動作することなく、対応する位相差情報を有する位相差信号を生成することができる。
【００１３】
さらに、データ信号とクロック信号の同期状態または非同期状態の判定基準となる参照信号を生成することができ、同期、非同期（進相、遅相）を示す位相差信号を得ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
図１は、本発明の位相比較回路の第１の実施形態を示す。図２は、本発明の位相比較回路の第１の実施形態の動作例を示す。
【００１５】
図１において、本実施形態の位相比較回路は、２つのＤＦＦ（Ｄフリップフロップ）１１，１２と、インバータ１３と、ＥＸＯＲ回路１４により構成される。ＤＦＦ１１のＣＫ端子にデータ信号を入力し、ＤＦＦ１２のＣＫ端子にクロック信号を入力し、ＤＦＦ１１の出力ＸをＤＦＦ１２のＤ端子に入力し、ＤＦＦ１２の出力Ｙをインバータ１３で反転してＤＦＦ１１のＤ端子に入力する。さらに、ＤＦＦ１１の出力ＸとＤＦＦ１２の出力ＹをＥＸＯＲ回路１４に入力し、ＥＸＯＲ回路１４から位相差信号を出力する。
【００１６】
ここで、一般的な分周器の構成例および動作例を図３に示す。分周器は、ＤＦＦ１１の出力とＤ端子をインバータ１３を介して接続した構成であり、ＤＦＦ１１のＣＫ端子の入力信号ＩＮの立ち上がりで論理０から論理１、論理１から論理０に変化する出力信号ＯＵＴが得られる。
【００１７】
図１に示す位相比較回路の第１の実施形態の構成では、データ信号とクロック信号が同レートであるときに、データ信号とＤＦＦ１１の出力Ｘの関係が、図３の分周器における入力信号ＩＮと出力信号ＯＵＴの関係に相当する。すなわち、ＤＦＦ１１の出力Ｘは、図２に示すように、データ信号の立ち上がりで論理０から論理１、論理１から論理０に変化するデータ信号の半分のレートをもつ信号となる。ＤＦＦ１２の出力Ｙは、ＤＦＦ１１の出力Ｘをクロック信号で取り込んだ信号となる。
【００１８】
したがって、ＥＸＯＲ回路１４で出力Ｘ，Ｙの排他的論理和をとれば、データ信号の立ち上がりで論理０から論理１に変化し、クロック信号の立ち上がりで論理１から論理０に変化する出力信号が得られる。すなわち、この出力信号は、データ信号の立ち上がりからクロック信号の立ち上がりまでのパルス幅をもつ信号となり、データ信号とクロック信号の位相差に応じたパルス幅をもつ位相差信号となる。
【００１９】
ここで、出力Ｘの立ち上がり（立ち下がり）とクロック信号の立ち上がりが同時、またはごく近接していたとしても、出力Ｙは図２に示す破線のようにはならず、次のクロック信号の立ち上がりで変化する。従来のデータ信号をクロック信号で直接取り込む場合と異なり、出力Ｘはデータ信号の半分のレートであるため、データ信号を次のクロック信号で取り込む場合も出力Ｘは変化しておらず、正しく取り込むことが可能となる。このように、データ信号とクロック信号の位相差が同時または近接していた場合には、位相差信号のパルス幅はクロック信号の１周期分が確保され、常に一定以上のパルス幅をもつ位相差信号が出力されることになる。
【００２０】
（第２の実施形態）
図４は、本発明の位相比較回路の第２の実施形態を示す。図５は、本発明の位相比較回路の第２の実施形態の動作例を示す。
【００２１】
図４において、本実施形態の位相比較回路は、ＤＦＦ１１，１２、インバータ１３、ＥＸＯＲ回路１４は第１の実施形態と同じ構成であり、さらにＤＦＦ１５およびＥＸＯＲ回路１６が追加された構成である。ＤＦＦ１５のＣＫ端子にクロック信号を入力し、ＤＦＦ１５のＤ端子にＤＦＦ１２の出力Ｙを入力し、ＤＦＦ１２の出力ＹおよびＤＦＦ１５の出力Ｙ’をＥＸＯＲ回路１６に入力し、ＥＸＯＲ回路１６から参照信号を出力する。
【００２２】
ＤＦＦ１５の出力Ｙ’は、ＤＦＦ１２の出力Ｙをクロック信号で取り込んだものであり、ＤＦＦ１２の出力Ｙがちょうど１クロック分ずれた信号となる。そのため、ＤＦＦ１２の出力ＹとＤＦＦ１５の出力Ｙ’の排他的論理和出力は、図５に示すように、ＥＸＯＲ回路１４から位相差信号が出力されるごとに発生し、クロック信号１周期分の一定のパルス幅を有する参照信号となる。
【００２３】
したがって、ＥＸＯＲ回路１４から出力される位相差信号と、ＥＸＯＲ回路１６から出力される参照信号を入力する図示しない後段の回路において、両者のパルス幅を比較することにより、データ信号がクロック信号に対して同期状態と非同期状態（進相、遅相）を判定し、かつ位相差信号のパルス幅からデータ信号とクロック信号の位相差を判定することができる。
【００２４】
なお、図５に示すタイムチャートは、各部の遅延時間、パルスの立ち上がり時間および立ち下がり時間を省略しているが、実際にはそれぞれ有限の時間を有する。これらを考慮した位相差信号と参照信号のパルス幅を比較することにより、データ信号がクロック信号の対して同期、進相、遅相の各状態を判定することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の位相比較回路の第１の実施形態を示す図。
【図２】本発明の位相比較回路の第１の実施形態の動作例を示すタイムチャート。
【図３】分周器の構成例および動作例を示す図。
【図４】本発明の位相比較回路の第２の実施形態を示す図。
【図５】本発明の位相比較回路の第２の実施形態の動作例を示すタイムチャート。
【図６】従来の位相比較回路の構成例および動作例を示す図。
【符号の説明】
【００２６】
１１，１２，１５，６１ ＤＦＦ（Ｄフリップフロップ）
１３ インバータ
１４，１６，６２ ＥＸＯＲ回路（排他的論理和回路）
【技術分野】
【０００１】
本発明は、データ信号とクロック信号の位相を比較し、その位相差に応じたパルス幅の位相差信号を出力する位相比較回路に関する。
【背景技術】
【０００２】
ディジタルデータ伝送システムにおいてデータを確実に受信するためには、受信装置のクロックと受信データとの間で同期をとる必要がある。送信系および受信系のそれぞれの動作クロックが設計値通りに生成されている場合には、同期をとることは比較的容易であるが、実際には製造ばらつきや温度等の条件により、全く同一のクロック周波数を得ることは困難である。
【０００３】
一方、伝送されるＮＲＺ信号等のディジタルデータには、その信号の生成に用いたクロックの周波数情報が含まれている。そのため、データ信号に含まれるクロックの周波数情報からクロック信号を抽出し、そのクロック信号を用いてデータ信号を識別するＣＤＲ(Clock and Data Recovery) 回路が用いられる。このＣＤＲ回路では、抽出したクロック信号とデータ信号を常に比較し、位相差を検出するための位相比較回路が用いられる。
【０００４】
図６は、従来の位相比較回路の構成例および動作例を示す（非特許文献１）。図において、データ信号とクロック信号をＤＦＦ（Ｄフリップフロップ）６１のＤ端子とＣＫ端子にそれぞれ入力し、データ信号をクロック信号で取り込んだ信号Ｘを出力する。ＥＸＯＲ回路６２は、この信号Ｘとデータ信号を入力して排他的論理和をとり、データ信号とクロック信号の位相差信号を出力する構成である。この構成では、データ信号とクロック信号の位相が適切であれば、図６(2) のようにクロック信号と同じパルス幅の位相差信号が得られるが、クロック信号の位相が進んだ場合には、図６(3) に示すように位相差信号のパルス幅が狭まり、さらにデータ信号とクロック信号の立ち上がりが近接すると不安定な動作になる。
【０００５】
そこで、データ信号に対してハーフレートのクロック信号を用い、さらに広いパルス幅の位相差信号が得られるようにした回路も提案されている（非特許文献２）。
【非特許文献１】C.HOGGE,"A Self Correcting Recovery Circuit", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.ED-32,No.12, December 1985
【非特許文献２】Y.Ohtomo, et al., "A 12.5-Gb/s Parallel Phase Detection Clock and Data Recovery Circuit in 0.13-μm CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.9, September 2006
【発明の開示】
【発明が解決しようとする課題】
【０００６】
受信ごとに位相同期が必要になるバーストデータを受信する場合は、位相同期処理を短時間で終える必要がある。しかし、従来の位相比較回路は、データ信号の立ち上がりとクロック信号の立ち上がりが同時または近接すると不安定な動作になり、その間は不正確な位相差信号を出力し、位相同期が安定するまでに長時間を要していたので、バーストデータの位相同期に用いることができなかった。
【０００７】
なお、データ信号よりも高速なクロック信号、または多相クロックを用いればこの問題を解決することが可能である。しかし、データ信号よりも高速なクロック信号の生成や取り扱いは困難であり、多相クロックを用いる場合は回路の増大および複雑化が避けられなかった。
【０００８】
本発明は、データ信号とクロック信号がどのような位相差であっても位相差に応じたパルス幅の位相差信号を出力することができる位相比較回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の位相比較回路は、データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。
【００１０】
第１の保持手段は、反転した信号Ｙをデータ信号の遷移タイミングで取り込むフリップフロップとし、第２の保持手段は、信号Ｘをクロック信号の遷移タイミングで取り込むフリップフロップとしてもよい。比較手段は、信号Ｘと信号Ｙの排他的論理和をとり、位相差信号を出力するＥＸＯＲ回路としてよい。
【００１１】
また、第１の保持手段は、反転した信号Ｙをデータ信号の遷移タイミングで取り込む第１のフリップフロップとし、第２の保持手段は、信号Ｘをクロック信号の遷移タイミングで取り込む第２のフリップフロップとし、比較手段は、信号Ｘと信号Ｙの排他的論理和をとり、位相差信号を出力する第１のＥＸＯＲ回路とし、さらに、信号Ｙをクロック信号の遷移タイミングで取り込む第３のフリップフロップと、信号Ｙと第３のフリップフロップの出力Ｙ’の排他的論理和をとり、位相差信号が出力されるタイミングでクロック信号の１周期分のパルス幅を有し、位相差信号のパルス幅との比較により、データ信号とクロック信号の同期状態または非同期状態の判定基準となる参照信号を出力する第２のＥＸＯＲ回路とを備える構成としてよい。
【発明の効果】
【００１２】
本発明は、データ信号とクロック信号がどのような位相関係にあっても、その位相差に応じたパルス幅を有する位相差信号を生成することができる。特に、データ信号とクロック信号の立ち上がりが同時または近接していたとしても、保持手段（フリップフロップ）が誤動作することなく、対応する位相差情報を有する位相差信号を生成することができる。
【００１３】
さらに、データ信号とクロック信号の同期状態または非同期状態の判定基準となる参照信号を生成することができ、同期、非同期（進相、遅相）を示す位相差信号を得ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
図１は、本発明の位相比較回路の第１の実施形態を示す。図２は、本発明の位相比較回路の第１の実施形態の動作例を示す。
【００１５】
図１において、本実施形態の位相比較回路は、２つのＤＦＦ（Ｄフリップフロップ）１１，１２と、インバータ１３と、ＥＸＯＲ回路１４により構成される。ＤＦＦ１１のＣＫ端子にデータ信号を入力し、ＤＦＦ１２のＣＫ端子にクロック信号を入力し、ＤＦＦ１１の出力ＸをＤＦＦ１２のＤ端子に入力し、ＤＦＦ１２の出力Ｙをインバータ１３で反転してＤＦＦ１１のＤ端子に入力する。さらに、ＤＦＦ１１の出力ＸとＤＦＦ１２の出力ＹをＥＸＯＲ回路１４に入力し、ＥＸＯＲ回路１４から位相差信号を出力する。
【００１６】
ここで、一般的な分周器の構成例および動作例を図３に示す。分周器は、ＤＦＦ１１の出力とＤ端子をインバータ１３を介して接続した構成であり、ＤＦＦ１１のＣＫ端子の入力信号ＩＮの立ち上がりで論理０から論理１、論理１から論理０に変化する出力信号ＯＵＴが得られる。
【００１７】
図１に示す位相比較回路の第１の実施形態の構成では、データ信号とクロック信号が同レートであるときに、データ信号とＤＦＦ１１の出力Ｘの関係が、図３の分周器における入力信号ＩＮと出力信号ＯＵＴの関係に相当する。すなわち、ＤＦＦ１１の出力Ｘは、図２に示すように、データ信号の立ち上がりで論理０から論理１、論理１から論理０に変化するデータ信号の半分のレートをもつ信号となる。ＤＦＦ１２の出力Ｙは、ＤＦＦ１１の出力Ｘをクロック信号で取り込んだ信号となる。
【００１８】
したがって、ＥＸＯＲ回路１４で出力Ｘ，Ｙの排他的論理和をとれば、データ信号の立ち上がりで論理０から論理１に変化し、クロック信号の立ち上がりで論理１から論理０に変化する出力信号が得られる。すなわち、この出力信号は、データ信号の立ち上がりからクロック信号の立ち上がりまでのパルス幅をもつ信号となり、データ信号とクロック信号の位相差に応じたパルス幅をもつ位相差信号となる。
【００１９】
ここで、出力Ｘの立ち上がり（立ち下がり）とクロック信号の立ち上がりが同時、またはごく近接していたとしても、出力Ｙは図２に示す破線のようにはならず、次のクロック信号の立ち上がりで変化する。従来のデータ信号をクロック信号で直接取り込む場合と異なり、出力Ｘはデータ信号の半分のレートであるため、データ信号を次のクロック信号で取り込む場合も出力Ｘは変化しておらず、正しく取り込むことが可能となる。このように、データ信号とクロック信号の位相差が同時または近接していた場合には、位相差信号のパルス幅はクロック信号の１周期分が確保され、常に一定以上のパルス幅をもつ位相差信号が出力されることになる。
【００２０】
（第２の実施形態）
図４は、本発明の位相比較回路の第２の実施形態を示す。図５は、本発明の位相比較回路の第２の実施形態の動作例を示す。
【００２１】
図４において、本実施形態の位相比較回路は、ＤＦＦ１１，１２、インバータ１３、ＥＸＯＲ回路１４は第１の実施形態と同じ構成であり、さらにＤＦＦ１５およびＥＸＯＲ回路１６が追加された構成である。ＤＦＦ１５のＣＫ端子にクロック信号を入力し、ＤＦＦ１５のＤ端子にＤＦＦ１２の出力Ｙを入力し、ＤＦＦ１２の出力ＹおよびＤＦＦ１５の出力Ｙ’をＥＸＯＲ回路１６に入力し、ＥＸＯＲ回路１６から参照信号を出力する。
【００２２】
ＤＦＦ１５の出力Ｙ’は、ＤＦＦ１２の出力Ｙをクロック信号で取り込んだものであり、ＤＦＦ１２の出力Ｙがちょうど１クロック分ずれた信号となる。そのため、ＤＦＦ１２の出力ＹとＤＦＦ１５の出力Ｙ’の排他的論理和出力は、図５に示すように、ＥＸＯＲ回路１４から位相差信号が出力されるごとに発生し、クロック信号１周期分の一定のパルス幅を有する参照信号となる。
【００２３】
したがって、ＥＸＯＲ回路１４から出力される位相差信号と、ＥＸＯＲ回路１６から出力される参照信号を入力する図示しない後段の回路において、両者のパルス幅を比較することにより、データ信号がクロック信号に対して同期状態と非同期状態（進相、遅相）を判定し、かつ位相差信号のパルス幅からデータ信号とクロック信号の位相差を判定することができる。
【００２４】
なお、図５に示すタイムチャートは、各部の遅延時間、パルスの立ち上がり時間および立ち下がり時間を省略しているが、実際にはそれぞれ有限の時間を有する。これらを考慮した位相差信号と参照信号のパルス幅を比較することにより、データ信号がクロック信号の対して同期、進相、遅相の各状態を判定することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の位相比較回路の第１の実施形態を示す図。
【図２】本発明の位相比較回路の第１の実施形態の動作例を示すタイムチャート。
【図３】分周器の構成例および動作例を示す図。
【図４】本発明の位相比較回路の第２の実施形態を示す図。
【図５】本発明の位相比較回路の第２の実施形態の動作例を示すタイムチャート。
【図６】従来の位相比較回路の構成例および動作例を示す図。
【符号の説明】
【００２６】
１１，１２，１５，６１ ＤＦＦ（Ｄフリップフロップ）
１３ インバータ
１４，１６，６２ ＥＸＯＲ回路（排他的論理和回路）
【特許請求の範囲】
【請求項１】
データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、
クロック信号および前記信号Ｘを入力し、前記信号Ｘをクロック信号の遷移タイミングで保持して前記信号Ｙを出力する第２の保持手段と、
前記信号Ｘおよび前記信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、前記データ信号と前記クロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段と
を備えたことを特徴とする位相比較回路。
【請求項２】
請求項１に記載の位相比較回路において、
前記第１の保持手段は、前記反転した信号Ｙを前記データ信号の遷移タイミングで取り込むフリップフロップであり、
前記第２の保持手段は、前記信号Ｘを前記クロック信号の遷移タイミングで取り込むフリップフロップである
ことを特徴とする位相比較回路。
【請求項３】
請求項１に記載の位相比較回路において、
前記比較手段は、前記信号Ｘと前記信号Ｙの排他的論理和をとり、前記位相差信号を出力するＥＸＯＲ回路である
ことを特徴とする位相比較回路。
【請求項４】
請求項１に記載の位相比較回路において、
前記第１の保持手段は、前記反転した信号Ｙを前記データ信号の遷移タイミングで取り込む第１のフリップフロップであり、
前記第２の保持手段は、前記信号Ｘを前記クロック信号の遷移タイミングで取り込む第２のフリップフロップであり、
前記比較手段は、前記信号Ｘと前記信号Ｙの排他的論理和をとり、前記位相差信号を出力する第１のＥＸＯＲ回路であり、
さらに、
前記信号Ｙを前記クロック信号の遷移タイミングで取り込む第３のフリップフロップと、
前記信号Ｙと前記第３のフリップフロップの出力Ｙ’の排他的論理和をとり、前記位相差信号が出力されるタイミングで前記クロック信号の１周期分のパルス幅を有し、前記位相差信号のパルス幅との比較により、前記データ信号と前記クロック信号の同期状態または非同期状態の判定基準となる参照信号を出力する第２のＥＸＯＲ回路と
を備えたことを特徴とする位相比較回路。
【請求項１】
データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、
クロック信号および前記信号Ｘを入力し、前記信号Ｘをクロック信号の遷移タイミングで保持して前記信号Ｙを出力する第２の保持手段と、
前記信号Ｘおよび前記信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、前記データ信号と前記クロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段と
を備えたことを特徴とする位相比較回路。
【請求項２】
請求項１に記載の位相比較回路において、
前記第１の保持手段は、前記反転した信号Ｙを前記データ信号の遷移タイミングで取り込むフリップフロップであり、
前記第２の保持手段は、前記信号Ｘを前記クロック信号の遷移タイミングで取り込むフリップフロップである
ことを特徴とする位相比較回路。
【請求項３】
請求項１に記載の位相比較回路において、
前記比較手段は、前記信号Ｘと前記信号Ｙの排他的論理和をとり、前記位相差信号を出力するＥＸＯＲ回路である
ことを特徴とする位相比較回路。
【請求項４】
請求項１に記載の位相比較回路において、
前記第１の保持手段は、前記反転した信号Ｙを前記データ信号の遷移タイミングで取り込む第１のフリップフロップであり、
前記第２の保持手段は、前記信号Ｘを前記クロック信号の遷移タイミングで取り込む第２のフリップフロップであり、
前記比較手段は、前記信号Ｘと前記信号Ｙの排他的論理和をとり、前記位相差信号を出力する第１のＥＸＯＲ回路であり、
さらに、
前記信号Ｙを前記クロック信号の遷移タイミングで取り込む第３のフリップフロップと、
前記信号Ｙと前記第３のフリップフロップの出力Ｙ’の排他的論理和をとり、前記位相差信号が出力されるタイミングで前記クロック信号の１周期分のパルス幅を有し、前記位相差信号のパルス幅との比較により、前記データ信号と前記クロック信号の同期状態または非同期状態の判定基準となる参照信号を出力する第２のＥＸＯＲ回路と
を備えたことを特徴とする位相比較回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−２５３３６５（Ｐ２００９−２５３３６５Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９５１８５（Ｐ２００８−９５１８５）
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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